JP3380206B2 - 内部クロック発生回路 - Google Patents
内部クロック発生回路Info
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にシステムクロックに同期して動作する同期式半
導体記憶装置に用いる内部クロック発生回路に関する。
し、特にシステムクロックに同期して動作する同期式半
導体記憶装置に用いる内部クロック発生回路に関する。
【０００２】
【従来の技術】近年、供給されるシステムクロックに同
期して動作する半導体記憶装置において、システムクロ
ックの周波数が高くなり、その動作速度の高速化が要求
されている。このため、システムクロックが半導体記憶
装置に入力されてからデータ出力を行うまでの伝達遅延
時間がシステムクロックのクロックサイクルに対して相
対的に大きくなり、これが誤動作の要因となっている。
期して動作する半導体記憶装置において、システムクロ
ックの周波数が高くなり、その動作速度の高速化が要求
されている。このため、システムクロックが半導体記憶
装置に入力されてからデータ出力を行うまでの伝達遅延
時間がシステムクロックのクロックサイクルに対して相
対的に大きくなり、これが誤動作の要因となっている。
【０００３】図１３（ａ）は、システムクロックに同期
して動作する半導体記憶装置のデータ出力タイムチャー
トを示したもので、半導体記憶装置に入力されたシステ
ムクロック（以後、外部クロックφｅｘｔ）が、装置内
を遅延時間ｔｄ０で伝達し、データ出力タイミングクロ
ックＣＬＫｄとなり、このクロックに同期してデータφ
ｏｕｔが出力される様子を示している。このデータφｏ
ｕｔは、出力回路の遅延ｄｏｕｔ分クロックＣＬＫｄよ
りも遅れて出力され、このデータがシステムのストロー
ブ信号φｓにより授受される。
して動作する半導体記憶装置のデータ出力タイムチャー
トを示したもので、半導体記憶装置に入力されたシステ
ムクロック（以後、外部クロックφｅｘｔ）が、装置内
を遅延時間ｔｄ０で伝達し、データ出力タイミングクロ
ックＣＬＫｄとなり、このクロックに同期してデータφ
ｏｕｔが出力される様子を示している。このデータφｏ
ｕｔは、出力回路の遅延ｄｏｕｔ分クロックＣＬＫｄよ
りも遅れて出力され、このデータがシステムのストロー
ブ信号φｓにより授受される。
【０００４】しかしながら、外部クロックφｅｘｔの動
作周波数が高くなると図１３（ｂ）に示すように、φｏ
ｕｔの出力が確定されないうちにストローブ信号φｓが
出力され、誤動作が生じる。
作周波数が高くなると図１３（ｂ）に示すように、φｏ
ｕｔの出力が確定されないうちにストローブ信号φｓが
出力され、誤動作が生じる。
【０００５】このような問題を解決するために、半導体
記憶装置においてＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
（ＰＬＬ）やＤｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ（Ｄ
ＬＬ）のような内部クロック発生回路が提案され、シス
テムクロックに同期したチップ内部の動作を実現してい
る。
記憶装置においてＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
（ＰＬＬ）やＤｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ（Ｄ
ＬＬ）のような内部クロック発生回路が提案され、シス
テムクロックに同期したチップ内部の動作を実現してい
る。
【０００６】図１４は、従来の内部クロック発生回路の
概略図である。この内部クロック発生回路は、外部クロ
ックφｅｘｔとデ−タ出力φｏｕｔの位相差を最小化す
るような遅延量を生成するための遅延線１０２と、この
遅延線１０２を制御する制御回路２００と、半導体記憶
装置の出力回路１０４の遅延量をモニタするモニタ回路
で１０６で構成される。
概略図である。この内部クロック発生回路は、外部クロ
ックφｅｘｔとデ−タ出力φｏｕｔの位相差を最小化す
るような遅延量を生成するための遅延線１０２と、この
遅延線１０２を制御する制御回路２００と、半導体記憶
装置の出力回路１０４の遅延量をモニタするモニタ回路
で１０６で構成される。
【０００７】制御回路２００は、位相比較器１００とシ
フトレジスタ１０１とからなる。位相比較器１００は、
外部クロックφｅｘｔと、内部クロックφｉｎｔがモニ
タ回路１０６を経由することにより出力回路１０４の遅
延時間ｄｏｕｔだけ遅延されてフィ−ドバックされるク
ロックφｆｂとの位相を比較して、その位相差を検出
し、検出信号φ１をシフトレジスタ１０１へ出力する。
シフトレジスタ１０１は、検出信号φ１をカウントし、
かつ遅延線１０２を制御するために検出信号φ１に応答
し、制御信号φ２を遅延線１０２に出力する。
フトレジスタ１０１とからなる。位相比較器１００は、
外部クロックφｅｘｔと、内部クロックφｉｎｔがモニ
タ回路１０６を経由することにより出力回路１０４の遅
延時間ｄｏｕｔだけ遅延されてフィ−ドバックされるク
ロックφｆｂとの位相を比較して、その位相差を検出
し、検出信号φ１をシフトレジスタ１０１へ出力する。
シフトレジスタ１０１は、検出信号φ１をカウントし、
かつ遅延線１０２を制御するために検出信号φ１に応答
し、制御信号φ２を遅延線１０２に出力する。
【０００８】遅延線１０２は、制御信号φ２に応じて制
御され、外部クロックφｅｘｔとデ−タ出力φｏｕｔの
位相差を最小化するような遅延量を調整する。
御され、外部クロックφｅｘｔとデ−タ出力φｏｕｔの
位相差を最小化するような遅延量を調整する。
【０００９】図１６は、図１４の回路のデータ出力タイ
ミングチャートである。外部クロックφｅｘｔが遅延線
１０２に入力されると、制御信号φ２によって遅延線の
遅延量が制御され、この遅延量ｔＬｉｎｅが、ｔＬｉｎ
ｅ＝ｔＣＫ−ｄｏｕｔ（ｔＣＫ：クロックのサイクル時
間）となるような内部クロックφｉｎｔを生成すること
により、外部クロックφｅｘｔに対して遅延が最小化さ
れたデータ出力φｏｕｔを実現することができる。この
ように、内部クロック発生回路は、外部クロックφｅｘ
ｔより１周期分遅延されたデータ出力φｏｕｔを実現す
るような内部クロックφｉｎｔを発生させる。
ミングチャートである。外部クロックφｅｘｔが遅延線
１０２に入力されると、制御信号φ２によって遅延線の
遅延量が制御され、この遅延量ｔＬｉｎｅが、ｔＬｉｎ
ｅ＝ｔＣＫ−ｄｏｕｔ（ｔＣＫ：クロックのサイクル時
間）となるような内部クロックφｉｎｔを生成すること
により、外部クロックφｅｘｔに対して遅延が最小化さ
れたデータ出力φｏｕｔを実現することができる。この
ように、内部クロック発生回路は、外部クロックφｅｘ
ｔより１周期分遅延されたデータ出力φｏｕｔを実現す
るような内部クロックφｉｎｔを発生させる。
【００１０】図１５は、従来の内部クロック発生回路内
の遅延線１０２の回路構成を示した図である。図１５に
示すように、遅延線１０２は、遅延素子２０２で構成さ
れており、制御信号φ２に応じて、この遅延線のＴＡＰ
（ＴＡＰ１〜ＴＡＰｎ）のいずれか１つを選択すること
で有効遅延素子数を制御し、外部クロックφｅｘｔの遅
延量を調整する。尚、この遅延素子２０２の単位遅延時
間を遅延ステップと定義する。
の遅延線１０２の回路構成を示した図である。図１５に
示すように、遅延線１０２は、遅延素子２０２で構成さ
れており、制御信号φ２に応じて、この遅延線のＴＡＰ
（ＴＡＰ１〜ＴＡＰｎ）のいずれか１つを選択すること
で有効遅延素子数を制御し、外部クロックφｅｘｔの遅
延量を調整する。尚、この遅延素子２０２の単位遅延時
間を遅延ステップと定義する。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
内部クロック発生回路は、内部クロック発生可能な周波
数範囲が、（遅延ステップ）×（遅延素子数）で決定さ
れるので、遅延ステップを小さくした場合、広い周波数
範囲で内部クロックを発生させるためには、遅延素子数
を増やさなくてはならず、チップ面積の増大を招くとい
う問題が生じる。例えば、動作周波数が６６ＭＨｚの場
合、クロックのサイクル時間は１５ｎｓとなり、遅延ス
テップが０．３０ｎｓのときの遅延素子数は、１５÷
０．３０＝５０個必要となる。このとき、遅延ステップ
を半分の０．１５ｎｓにすると、同様に遅延素子数は２
倍の１００個必要となる。
内部クロック発生回路は、内部クロック発生可能な周波
数範囲が、（遅延ステップ）×（遅延素子数）で決定さ
れるので、遅延ステップを小さくした場合、広い周波数
範囲で内部クロックを発生させるためには、遅延素子数
を増やさなくてはならず、チップ面積の増大を招くとい
う問題が生じる。例えば、動作周波数が６６ＭＨｚの場
合、クロックのサイクル時間は１５ｎｓとなり、遅延ス
テップが０．３０ｎｓのときの遅延素子数は、１５÷
０．３０＝５０個必要となる。このとき、遅延ステップ
を半分の０．１５ｎｓにすると、同様に遅延素子数は２
倍の１００個必要となる。
【００１２】本発明は、遅延線の遅延ステップを低減し
つつチップ面積の増大を抑えることができ、より広い周
波数範囲で内部クロックを発生し得る内部クロック発生
回路を提供することを目的とする。
つつチップ面積の増大を抑えることができ、より広い周
波数範囲で内部クロックを発生し得る内部クロック発生
回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明の内部クロック発生回路は、異なる遅延量を
有する複数の遅延線と（例えば粗い遅延線と精細遅延
線）、内部クロック信号を入力して、この内部クロック
信号から予め決められた時間遅延したフィードバックク
ロック信号を出力するモニタ回路と、モニタ回路に接続
され、フィードバッククロック信号と外部クロック信号
との位相差を検出して、その位相差に応じた検出信号
（φ１）を出力する位相比較器と、位相比較器及び遅延
線に接続され、検出信号（φ１）に応じて遅延線の遅延
量を制御する制御信号（φ２）を出力するシフトレジス
タと、遅延線と位相比較器に接続され、前記検出信号
（φ１）に応じて遅延線を選択する為の制御信号（φ
３）を出力するフィルタとを備えている。
に、本発明の内部クロック発生回路は、異なる遅延量を
有する複数の遅延線と（例えば粗い遅延線と精細遅延
線）、内部クロック信号を入力して、この内部クロック
信号から予め決められた時間遅延したフィードバックク
ロック信号を出力するモニタ回路と、モニタ回路に接続
され、フィードバッククロック信号と外部クロック信号
との位相差を検出して、その位相差に応じた検出信号
（φ１）を出力する位相比較器と、位相比較器及び遅延
線に接続され、検出信号（φ１）に応じて遅延線の遅延
量を制御する制御信号（φ２）を出力するシフトレジス
タと、遅延線と位相比較器に接続され、前記検出信号
（φ１）に応じて遅延線を選択する為の制御信号（φ
３）を出力するフィルタとを備えている。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を具体的に説明する。 ＜第１の実施形態＞図１は、本発明の内部クロック発生
回路の第１の実施形態を示すブロック図である。図１に
示すように、内部クロック発生回路は、位相比較器３０
２、シフトレジスタ３０３、フィルタ３０４、モニタ回
路３０５、複数の遅延線、例えば第１及び第２の遅延線
３００、３０１で構成されている。
実施の形態を具体的に説明する。 ＜第１の実施形態＞図１は、本発明の内部クロック発生
回路の第１の実施形態を示すブロック図である。図１に
示すように、内部クロック発生回路は、位相比較器３０
２、シフトレジスタ３０３、フィルタ３０４、モニタ回
路３０５、複数の遅延線、例えば第１及び第２の遅延線
３００、３０１で構成されている。
【００１５】ここで、第１及び第２の遅延線３００、３
０１は、それぞれ異なる遅延ステップを有しており、第
１の遅延線３００は、第２の遅延線３０１よりも大きい
遅延ステップを有している。
０１は、それぞれ異なる遅延ステップを有しており、第
１の遅延線３００は、第２の遅延線３０１よりも大きい
遅延ステップを有している。
【００１６】モニタ回路３０５は、半導体記憶装置の出
力回路が内部クロックφｉｎｔを受けてからデータ出力
φｏｕｔを出力するまでの遅延ｄｏｕｔをモニタする。
力回路が内部クロックφｉｎｔを受けてからデータ出力
φｏｕｔを出力するまでの遅延ｄｏｕｔをモニタする。
【００１７】位相比較器３０２は、外部クロックφｅｘ
ｔと、内部クロックφｉｎｔがモニタ回路３０５を通じ
てｄｏｕｔだけ遅延されたフィ−ドバッククロックφｆ
ｂとの位相を比較して、外部クロックφｅｘｔに対して
フィードバッククロックφｆｂの位相が進んでいるか、
遅れているかを検出信号φ１としてシフトレジスタ１０
１へ出力する。シフトレジスタ１０１は、検出信号φ１
をカウントし、第１の遅延線３００及び第２の遅延線３
０１を制御する制御信号φ２を出力する。
ｔと、内部クロックφｉｎｔがモニタ回路３０５を通じ
てｄｏｕｔだけ遅延されたフィ−ドバッククロックφｆ
ｂとの位相を比較して、外部クロックφｅｘｔに対して
フィードバッククロックφｆｂの位相が進んでいるか、
遅れているかを検出信号φ１としてシフトレジスタ１０
１へ出力する。シフトレジスタ１０１は、検出信号φ１
をカウントし、第１の遅延線３００及び第２の遅延線３
０１を制御する制御信号φ２を出力する。
【００１８】検出信号φ１はフィルタ３０４にも伝達さ
れ、検出信号φ１をラッチして制御信号φ３を出力す
る。ここで、制御信号φ３がＬレベルのとき、第１の遅
延線３００が選択され、この第１の遅延線３００の遅延
量が制御信号φ２により制御される。第１の遅延線３０
０において遅延量が調整され、この遅延線３００によっ
て遅延量の制御がこれ以上できなくなったことを位相比
較器３０２において検出し、この検出信号φ１がフィル
タ304に伝達されたとき、制御信号φ３がＨレベルに切
り換わり第１の遅延線３００の遅延量が保持され回路が
ロックされる。このとき、第２の遅延線３０１が選択さ
れ、制御信号φ２が遅延線３０１の遅延量を制御するよ
うに切り替わる。
れ、検出信号φ１をラッチして制御信号φ３を出力す
る。ここで、制御信号φ３がＬレベルのとき、第１の遅
延線３００が選択され、この第１の遅延線３００の遅延
量が制御信号φ２により制御される。第１の遅延線３０
０において遅延量が調整され、この遅延線３００によっ
て遅延量の制御がこれ以上できなくなったことを位相比
較器３０２において検出し、この検出信号φ１がフィル
タ304に伝達されたとき、制御信号φ３がＨレベルに切
り換わり第１の遅延線３００の遅延量が保持され回路が
ロックされる。このとき、第２の遅延線３０１が選択さ
れ、制御信号φ２が遅延線３０１の遅延量を制御するよ
うに切り替わる。
【００１９】図２は、第１の遅延線３００の回路構成を
示す図である。制御信号φ３がＬレベルのとき、どのＴ
ＡＰを選択するかを制御する制御信号φ２と、ＴＡＰを
選択するタイミングクロックである制御クロックφＣＴ
Ｌによって遅延線制御回路４０１が制御される。遅延線
制御回路４０１により、ＴＡＰがＴＡＰ１から順にＴＡ
Ｐ２、ＴＡＰ３、・・・と一つずつ選択されＨレベルと
なる。例えば、選択されているＴＡＰがＴＡＰｍ（１≦
ｍ≦ｎ）であるとき、有効遅延素子数はｍ−１個とな
り、遅延素子４１１の遅延ステップがｔｄｃのとき、第
１の遅延線３００の遅延量はｔｄｃ×（ｍ−１）とな
る。つまり、遅延線３００に入力された外部クロックφ
ｅｘｔはｔｄｃ×（ｍ−１）遅延されてＣＬＫｆとして
出力される。このＣＬＫｆは、第２の遅延線３０１を経
由して内部クロックφｉｎｔとして出力される。
示す図である。制御信号φ３がＬレベルのとき、どのＴ
ＡＰを選択するかを制御する制御信号φ２と、ＴＡＰを
選択するタイミングクロックである制御クロックφＣＴ
Ｌによって遅延線制御回路４０１が制御される。遅延線
制御回路４０１により、ＴＡＰがＴＡＰ１から順にＴＡ
Ｐ２、ＴＡＰ３、・・・と一つずつ選択されＨレベルと
なる。例えば、選択されているＴＡＰがＴＡＰｍ（１≦
ｍ≦ｎ）であるとき、有効遅延素子数はｍ−１個とな
り、遅延素子４１１の遅延ステップがｔｄｃのとき、第
１の遅延線３００の遅延量はｔｄｃ×（ｍ−１）とな
る。つまり、遅延線３００に入力された外部クロックφ
ｅｘｔはｔｄｃ×（ｍ−１）遅延されてＣＬＫｆとして
出力される。このＣＬＫｆは、第２の遅延線３０１を経
由して内部クロックφｉｎｔとして出力される。
【００２０】外部クロックφｅｘｔとフィードバックク
ロックφｆｂとの位相差が最小となるように遅延線３０
０の遅延量が調整されたとき、制御信号φ３がＨにな
り、遅延線制御回路４０１がロックされ遅延量が保持さ
れる。
ロックφｆｂとの位相差が最小となるように遅延線３０
０の遅延量が調整されたとき、制御信号φ３がＨにな
り、遅延線制御回路４０１がロックされ遅延量が保持さ
れる。
【００２１】図３は、第２の遅延線３０１の回路構成を
示す図である。制御信号φ３がＬレベルのとき、遅延線
制御回路５０１により第２の遅延線の中間のＴＡＰであ
るＴＡＰ０が常にＨレベルになっている。制御信号φ３
がＨレベルになったとき、遅延線制御回路５０１が制御
信号φ２により制御されＴＡＰ０、ＴＡＰＬ１〜ＴＡＰ
Ｌ３及びＴＡＰＲ１〜ＴＡＰＲ３のいずれか１つが選択
されＨレベルになる。ここで、制御信号φ２がＬレベル
のとき、第２の遅延線３０１のＴＡＰは左方向に１段階
ずつシフトし遅延量が減少され、制御信号φ２がＨレベ
ルのとき、ＴＡＰは右方向にシフトし遅延量が増加され
る。このように、第２の遅延線３０１は、遅延ステップ
のより大きい第１の遅延線３００から段階的に切り換わ
るときに、遅延量が増減可能な構成を備えている。
示す図である。制御信号φ３がＬレベルのとき、遅延線
制御回路５０１により第２の遅延線の中間のＴＡＰであ
るＴＡＰ０が常にＨレベルになっている。制御信号φ３
がＨレベルになったとき、遅延線制御回路５０１が制御
信号φ２により制御されＴＡＰ０、ＴＡＰＬ１〜ＴＡＰ
Ｌ３及びＴＡＰＲ１〜ＴＡＰＲ３のいずれか１つが選択
されＨレベルになる。ここで、制御信号φ２がＬレベル
のとき、第２の遅延線３０１のＴＡＰは左方向に１段階
ずつシフトし遅延量が減少され、制御信号φ２がＨレベ
ルのとき、ＴＡＰは右方向にシフトし遅延量が増加され
る。このように、第２の遅延線３０１は、遅延ステップ
のより大きい第１の遅延線３００から段階的に切り換わ
るときに、遅延量が増減可能な構成を備えている。
【００２２】図４は、第１及び第２の遅延線３００、３
０１の調整範囲を説明するための図である。図４に示す
ように第１の遅延線３００の遅延ステップｔｄｃと、よ
り小さい遅延ステップｔｄｆを持つ第２の遅延線３０１
の遅延量を増加あるいは減少することが可能な調整範囲
６０２との間には、（１／２×ｎ）×ｔｄｆ≧ｔｄｃの
関係が成り立つ。なお、ｎは第２の遅延線３０１の遅延
素子数であり図４において、ｎ＝６である。
０１の調整範囲を説明するための図である。図４に示す
ように第１の遅延線３００の遅延ステップｔｄｃと、よ
り小さい遅延ステップｔｄｆを持つ第２の遅延線３０１
の遅延量を増加あるいは減少することが可能な調整範囲
６０２との間には、（１／２×ｎ）×ｔｄｆ≧ｔｄｃの
関係が成り立つ。なお、ｎは第２の遅延線３０１の遅延
素子数であり図４において、ｎ＝６である。
【００２３】第２の遅延線３０１の遅延量を増加あるい
は減少可能な調整範囲６０２を上記のように設定するこ
とにより、第１の遅延線３００において保持された遅延
量を更に細かく調整可能になる。
は減少可能な調整範囲６０２を上記のように設定するこ
とにより、第１の遅延線３００において保持された遅延
量を更に細かく調整可能になる。
【００２４】図５は、図１の内部クロック発生回路の動
作を説明するためのタイミングチャートである。まず、
位相比較器３０２からの検出信号φ１よりシフトレジス
タ３０３の制御信号φ２が出力される。この制御信号φ
２により第１の遅延線３００のＴＡＰが制御クロックφ
ＣＴＬに同期して遅延量をを増加させる方向に段階的に
制御される（τ００１〜τ００３）。検出信号φ１より
フィルタ３０４の制御信号φ３がＨレベルになり回路が
ロックされ（τ００４）、制御信号φ２により制御され
る遅延線が遅延ステップの大きい第１の遅延線３００か
ら小さい第２の遅延線３０１に切り換わる（τ００
５）。このとき、第１の遅延線３００のＴＡＰ４がＨレ
ベルで保持される（τ００６）。更に、制御信号φ２に
より第２の遅延線３０１のＴＡＰが段階的に制御される
（τ００７〜τ００８）。
作を説明するためのタイミングチャートである。まず、
位相比較器３０２からの検出信号φ１よりシフトレジス
タ３０３の制御信号φ２が出力される。この制御信号φ
２により第１の遅延線３００のＴＡＰが制御クロックφ
ＣＴＬに同期して遅延量をを増加させる方向に段階的に
制御される（τ００１〜τ００３）。検出信号φ１より
フィルタ３０４の制御信号φ３がＨレベルになり回路が
ロックされ（τ００４）、制御信号φ２により制御され
る遅延線が遅延ステップの大きい第１の遅延線３００か
ら小さい第２の遅延線３０１に切り換わる（τ００
５）。このとき、第１の遅延線３００のＴＡＰ４がＨレ
ベルで保持される（τ００６）。更に、制御信号φ２に
より第２の遅延線３０１のＴＡＰが段階的に制御される
（τ００７〜τ００８）。
【００２５】上記の制御において、本実施形態の内部ク
ロック発生回路は、遅延ステップの大きい第１の遅延線
３００から遅延ステップの小さい第２の遅延線３０１に
段階的に切り換わることより、外部クロックφｅｘｔと
フィードバッククロックφｆｂの位相差が微調整された
内部クロックφｉｎｔを発生する。
ロック発生回路は、遅延ステップの大きい第１の遅延線
３００から遅延ステップの小さい第２の遅延線３０１に
段階的に切り換わることより、外部クロックφｅｘｔと
フィードバッククロックφｆｂの位相差が微調整された
内部クロックφｉｎｔを発生する。
【００２６】＜第２の実施形態＞図６は、本発明の第２
の実施の形態の内部クロック発生回路を示すブロック図
である。第２の実施の形態は、第１の実施の形態の内部
クロック発生回路に遅延線モニタ回路３０６を設けたこ
とを特徴とする。この遅延線モニタ回路３０６は、第２
の遅延線３０１の調整範囲内かどうかをモニタする。
の実施の形態の内部クロック発生回路を示すブロック図
である。第２の実施の形態は、第１の実施の形態の内部
クロック発生回路に遅延線モニタ回路３０６を設けたこ
とを特徴とする。この遅延線モニタ回路３０６は、第２
の遅延線３０１の調整範囲内かどうかをモニタする。
【００２７】図７は、第２の実施の形態の遅延ステップ
の小さい遅延線３０１の構成図である。第２の実施の形
態は、図３の遅延線３０１の第１の実施の形態の両端の
ＴＡＰ、ＴＡＰＲ３およびＴＡＰＬ３をモニタする信号
としてφＥＤＧＲおよびφＥＤＧＬを追加している。
の小さい遅延線３０１の構成図である。第２の実施の形
態は、図３の遅延線３０１の第１の実施の形態の両端の
ＴＡＰ、ＴＡＰＲ３およびＴＡＰＬ３をモニタする信号
としてφＥＤＧＲおよびφＥＤＧＬを追加している。
【００２８】遅延線３０１が、制御信号φ２により遅延
量を増加する方向、つまりＴＡＰ位置が右にシフトし、
ＴＡＰＲ３が選択されたとき、φＥＤＧＲがＨレベルに
なり遅延線３０１の調整範囲を超えたことを検知する。
同様に、遅延線３０１が、制御信号φ２により遅延量を
減少する方向、つまりＴＡＰ位置が左にシフトし、ＴＡ
ＰＬ３が選択されたとき、φＥＤＧＬがＨレベルになり
遅延線３０１の調整範囲を超えたことを検知する。
量を増加する方向、つまりＴＡＰ位置が右にシフトし、
ＴＡＰＲ３が選択されたとき、φＥＤＧＲがＨレベルに
なり遅延線３０１の調整範囲を超えたことを検知する。
同様に、遅延線３０１が、制御信号φ２により遅延量を
減少する方向、つまりＴＡＰ位置が左にシフトし、ＴＡ
ＰＬ３が選択されたとき、φＥＤＧＬがＨレベルになり
遅延線３０１の調整範囲を超えたことを検知する。
【００２９】遅延線モニタ回路３０６は、φＥＤＧＲと
φＥＤＧＬのレベルにより遅延線３０１の制御範囲内か
否かををモニタし、遅延線のモニタ信号φＥＤＧＲある
いはφＥＤＧＬのいずれかがＨレベルになったとき、φ
ＥＤＧがＨレベルになり遅延線３０１の調整範囲を超え
たことを遅延線３０１に伝達する。φＥＤＧがＨレベル
になったとき遅延線３０１はリセットされ、制御信号φ
２が遅延線３００に切り換わる。
φＥＤＧＬのレベルにより遅延線３０１の制御範囲内か
否かををモニタし、遅延線のモニタ信号φＥＤＧＲある
いはφＥＤＧＬのいずれかがＨレベルになったとき、φ
ＥＤＧがＨレベルになり遅延線３０１の調整範囲を超え
たことを遅延線３０１に伝達する。φＥＤＧがＨレベル
になったとき遅延線３０１はリセットされ、制御信号φ
２が遅延線３００に切り換わる。
【００３０】図８は、第２の実施の形態の遅延ステップ
の大きい遅延線３００を示す図である。図８において
は、遅延線３０１が遅延量を増加する方向で調整範囲を
超えたとき、制御信号φ２が遅延ステップの小さい遅延
線３０１から大きい遅延線３００に切り換わり、遅延線
３００の遅延量が１ステップ増加する。同様に、遅延線
３０１が遅延量を減少する方向で調整範囲を超えたと
き、制御信号φ２が遅遅延線３０１から遅延線３００に
切り換わり、遅延線３００の遅延量を１ステップ減少さ
せる。
の大きい遅延線３００を示す図である。図８において
は、遅延線３０１が遅延量を増加する方向で調整範囲を
超えたとき、制御信号φ２が遅延ステップの小さい遅延
線３０１から大きい遅延線３００に切り換わり、遅延線
３００の遅延量が１ステップ増加する。同様に、遅延線
３０１が遅延量を減少する方向で調整範囲を超えたと
き、制御信号φ２が遅遅延線３０１から遅延線３００に
切り換わり、遅延線３００の遅延量を１ステップ減少さ
せる。
【００３１】図９は、第２の実施の形態の動作を説明す
るためのタイミングチャートである。制御信号φ２がＨ
レベルの時に、制御クロックφＣＴＬに同期して遅延線
３００のＴＡＰが一段階ずつ制御され（τ１０１〜τ１
０３）、位相差が検出されなくなった時、制御信号φ３
により回路がロックされ（τ１０４）、遅延線３００の
遅延量が保持されて（τ１１２）、遅延線の制御がが遅
延線３０１に切り換わり（τ１０５）、制御信号φ２が
遅延線３０１に伝達される。制御信号φ２により、遅延
線３０１における遅延量が減少する方向に１段階毎に制
御され（τ１０６〜τ１０８）、遅延線３０１の左端の
φＥＤＧＬがＨレベルになったとき、調整範囲を超えた
ことを検知し、遅延線モニタ回路３０６のモニタ信号φ
ＥＤＧがＨレベル（τ１０９）になる。このとき遅延線
３０１はリセットされ（τ１１０）、制御信号φ２が遅
延線３００に切り換わり、保持されていたＴＡＰ４（φ
Ｄ）のレベルがＨからＬになると共にＴＡＰ３（φＣ）
のレベルがＨレベル（τ１１１）になる。従って、遅延
線３００の遅延量は、保持されていた遅延量から１ステ
ップ減少する。
るためのタイミングチャートである。制御信号φ２がＨ
レベルの時に、制御クロックφＣＴＬに同期して遅延線
３００のＴＡＰが一段階ずつ制御され（τ１０１〜τ１
０３）、位相差が検出されなくなった時、制御信号φ３
により回路がロックされ（τ１０４）、遅延線３００の
遅延量が保持されて（τ１１２）、遅延線の制御がが遅
延線３０１に切り換わり（τ１０５）、制御信号φ２が
遅延線３０１に伝達される。制御信号φ２により、遅延
線３０１における遅延量が減少する方向に１段階毎に制
御され（τ１０６〜τ１０８）、遅延線３０１の左端の
φＥＤＧＬがＨレベルになったとき、調整範囲を超えた
ことを検知し、遅延線モニタ回路３０６のモニタ信号φ
ＥＤＧがＨレベル（τ１０９）になる。このとき遅延線
３０１はリセットされ（τ１１０）、制御信号φ２が遅
延線３００に切り換わり、保持されていたＴＡＰ４（φ
Ｄ）のレベルがＨからＬになると共にＴＡＰ３（φＣ）
のレベルがＨレベル（τ１１１）になる。従って、遅延
線３００の遅延量は、保持されていた遅延量から１ステ
ップ減少する。
【００３２】図１０は、図９の遅延線３０１の遅延量が
増加する方向で制御されるときの第２の実施の形態の動
作を説明するタイミングチャートを示している。制御信
号φ２により、遅延線３００が制御され（τ２０１〜τ
２０３）、回路がロックしたとき（τ２０４）、遅延線
３００の遅延量が保持され、遅延線の制御が遅延線３０
１に切り換わり（τ２０５）、制御信号φ２が遅延線３
０１に伝達される。制御信号φ２により、遅延線３０１
が増加する方向に１段階毎に制御され（τ２０６〜τ２
０８）、遅延線３０１の右端のφＥＤＧＲがＨレベルに
なったとき、調整範囲を超えたことを検知し、遅延線モ
ニタ回路３０６のモニタ信号φＥＤＧがＨレベル（τ２
０９）になる。このとき遅延線３０１はリセットされ
（τ２１０）、制御信号φ２が遅延線３００に切り換わ
り、保持されていたＴＡＰ４（φＤ）のレベルがＨから
Ｌに変化し、ＴＡＰ５（φＨ）がＨレベル（τ２１１）
になり遅延線３００の遅延量が１ステップ増加する。
増加する方向で制御されるときの第２の実施の形態の動
作を説明するタイミングチャートを示している。制御信
号φ２により、遅延線３００が制御され（τ２０１〜τ
２０３）、回路がロックしたとき（τ２０４）、遅延線
３００の遅延量が保持され、遅延線の制御が遅延線３０
１に切り換わり（τ２０５）、制御信号φ２が遅延線３
０１に伝達される。制御信号φ２により、遅延線３０１
が増加する方向に１段階毎に制御され（τ２０６〜τ２
０８）、遅延線３０１の右端のφＥＤＧＲがＨレベルに
なったとき、調整範囲を超えたことを検知し、遅延線モ
ニタ回路３０６のモニタ信号φＥＤＧがＨレベル（τ２
０９）になる。このとき遅延線３０１はリセットされ
（τ２１０）、制御信号φ２が遅延線３００に切り換わ
り、保持されていたＴＡＰ４（φＤ）のレベルがＨから
Ｌに変化し、ＴＡＰ５（φＨ）がＨレベル（τ２１１）
になり遅延線３００の遅延量が１ステップ増加する。
【００３３】図１１は、上記図９、図１０の遅延線３０
１の動作を説明するための図である。遅延線３０１が遅
延ステップの大きい回路から小さい回路に切り換わり
（τ１０５、τ２０５）、制御信号φ２により遅延線３
００の遅延量を増加（τ２０６〜τ２０８）あるいは減
少（τ１０６〜τ１０８）する方向に遅延線３０１が制
御される。遅延量が増加する方向（τ２０６〜τ２０
８）で調整範囲を超えたとき、遅延線３０１から遅延線
３００に制御信号φ２が切り換わり、遅延線３００の遅
延量が１ステップ増加する（τ２１１）。このとき、遅
延線３０１は遅延線の中間にリセットされる（τ２１
０）。同様に、遅延量が減少する方向（τ１０６〜τ１
０８）で調整範囲を超えたとき、遅延線３０１から遅延
線３００に制御信号φ２が切り換わり、遅延線３００の
遅延量が１ステップ減少する（τ１１１）。このとき、
遅延線３０１は遅延線の中間でリセットされる（τ１１
０）。
１の動作を説明するための図である。遅延線３０１が遅
延ステップの大きい回路から小さい回路に切り換わり
（τ１０５、τ２０５）、制御信号φ２により遅延線３
００の遅延量を増加（τ２０６〜τ２０８）あるいは減
少（τ１０６〜τ１０８）する方向に遅延線３０１が制
御される。遅延量が増加する方向（τ２０６〜τ２０
８）で調整範囲を超えたとき、遅延線３０１から遅延線
３００に制御信号φ２が切り換わり、遅延線３００の遅
延量が１ステップ増加する（τ２１１）。このとき、遅
延線３０１は遅延線の中間にリセットされる（τ２１
０）。同様に、遅延量が減少する方向（τ１０６〜τ１
０８）で調整範囲を超えたとき、遅延線３０１から遅延
線３００に制御信号φ２が切り換わり、遅延線３００の
遅延量が１ステップ減少する（τ１１１）。このとき、
遅延線３０１は遅延線の中間でリセットされる（τ１１
０）。
【００３４】図１２は、本実施形態における遅延線３０
１の変形例を示す構成図である。この遅延線は、図７に
示す遅延線３０１において遅延素子の無いＴＡＰを両端
に追加したものである。この変形例における遅延線３０
１においては、制御信号φ２によりＴＡＰが遅延量を増
加する方向に一段階ずつ右シフトし、調整範囲の右端の
ＴＡＰＲ３が選択され、更に１ステップ増加する方向に
制御されたときのみ、ＴＡＰＲが選択される。このよう
に、ＴＡＰＲが選択されたときのみφＥＤＧＲがＨレベ
ルになり遅延線３０１が増加する方向に調整範囲を超え
たことを検知し、遅延線３０１がリセットされ、制御信
号φ２が遅延線３００を制御すべく切り替わる。
１の変形例を示す構成図である。この遅延線は、図７に
示す遅延線３０１において遅延素子の無いＴＡＰを両端
に追加したものである。この変形例における遅延線３０
１においては、制御信号φ２によりＴＡＰが遅延量を増
加する方向に一段階ずつ右シフトし、調整範囲の右端の
ＴＡＰＲ３が選択され、更に１ステップ増加する方向に
制御されたときのみ、ＴＡＰＲが選択される。このよう
に、ＴＡＰＲが選択されたときのみφＥＤＧＲがＨレベ
ルになり遅延線３０１が増加する方向に調整範囲を超え
たことを検知し、遅延線３０１がリセットされ、制御信
号φ２が遅延線３００を制御すべく切り替わる。
【００３５】同様に、遅延線３０１において制御信号φ
２によりＴＡＰが遅延量を減少する方向で左にシフト
し、調整範囲の左端のＴＡＰＬ３が選択され、次の制御
信号φ２によって更に１ステップ減少する方向に制御さ
れたときにのみ、ＴＡＰＬが選択されφＥＤＧＬがＨレ
ベルになり、遅延量はＴＡＰＬ３が選択された時と同じ
状態を保持し、遅延線３０１が減少する方向で調整範囲
を超えたことを検知する。
２によりＴＡＰが遅延量を減少する方向で左にシフト
し、調整範囲の左端のＴＡＰＬ３が選択され、次の制御
信号φ２によって更に１ステップ減少する方向に制御さ
れたときにのみ、ＴＡＰＬが選択されφＥＤＧＬがＨレ
ベルになり、遅延量はＴＡＰＬ３が選択された時と同じ
状態を保持し、遅延線３０１が減少する方向で調整範囲
を超えたことを検知する。
【００３６】このように遅延素子の無いＴＡＰを両端に
追加することにより、ＴＡＰＲ３或いはＴＡＰＬ３が選
択された時でも、遅延線３０１がリセットされないた
め、ＴＡＰＲ３或いはＴＡＰＬ３の遅延素子の持つ遅延
量を保持することが可能となる。
追加することにより、ＴＡＰＲ３或いはＴＡＰＬ３が選
択された時でも、遅延線３０１がリセットされないた
め、ＴＡＰＲ３或いはＴＡＰＬ３の遅延素子の持つ遅延
量を保持することが可能となる。
【００３７】
【発明の効果】以上説明したように本発明による内部ク
ロック発生回路によれば、異なる遅延ステップを持つ遅
延線を複数設け、先ず遅延ステップの大きい遅延線で遅
延量を調整し、更により小さい遅延ステップの遅延線で
遅延量を調整する構成としたので、位相調整の精度を向
上し、外部クロックとの間の位相差が小さい内部クロッ
クを発生できる。
ロック発生回路によれば、異なる遅延ステップを持つ遅
延線を複数設け、先ず遅延ステップの大きい遅延線で遅
延量を調整し、更により小さい遅延ステップの遅延線で
遅延量を調整する構成としたので、位相調整の精度を向
上し、外部クロックとの間の位相差が小さい内部クロッ
クを発生できる。
【００３８】さらに、遅延線を１つ設けた従来の内部ク
ロック発生回路において、動作周波数６６ＭＨｚで、遅
延ステップを０．３０ｎｓ（遅延素子数＝１５÷０．３
０＝５０個）から０．１５ｎｓ（遅延素子数＝１５÷０
１５＝１００個）と半分にした場合、遅延素子数が２倍
となり、５０個の遅延素子の増加となるが、本発明の内
部クロック発生回路においては、遅延ステップの大きい
遅延線（ｃｏａｒｓｅ）３００に上記遅延ステップ０．
３０ｎｓの従来の遅延線を使用し、遅延ステップの小さ
い遅延線（ｆｉｎｅ）３０１に遅延ステップ０．１５ｎ
ｓの遅延素子を増加方向と減少方向にそれぞれ３つずつ
計６個設けるだけで同様の効果を得ることができ、回路
の面積増加を最小限に抑えることができる。
ロック発生回路において、動作周波数６６ＭＨｚで、遅
延ステップを０．３０ｎｓ（遅延素子数＝１５÷０．３
０＝５０個）から０．１５ｎｓ（遅延素子数＝１５÷０
１５＝１００個）と半分にした場合、遅延素子数が２倍
となり、５０個の遅延素子の増加となるが、本発明の内
部クロック発生回路においては、遅延ステップの大きい
遅延線（ｃｏａｒｓｅ）３００に上記遅延ステップ０．
３０ｎｓの従来の遅延線を使用し、遅延ステップの小さ
い遅延線（ｆｉｎｅ）３０１に遅延ステップ０．１５ｎ
ｓの遅延素子を増加方向と減少方向にそれぞれ３つずつ
計６個設けるだけで同様の効果を得ることができ、回路
の面積増加を最小限に抑えることができる。
【図１】本発明の内部クロック発生回路の第１の実施形
態を示すブロック図である。
態を示すブロック図である。
【図２】第１の実施形態における遅延線３００の構成図
である。
である。
【図３】第１の実施形態におｋる遅延線３０１の構成図
である。
である。
【図４】第１の実施形態における遅延線の調整範囲の説
明図である。
明図である。
【図５】第１の実施形態におけるタイミングチャートで
ある。
ある。
【図６】本発明の内部クロック発生回路の第２の実施形
態を示すブロック図である。
態を示すブロック図である。
【図７】第２の実施形態における遅延線３０１の構成図
である。
である。
【図８】第２の実施形態における遅延線３００の構成図
である。
である。
【図９】第２の実施形態におけるタイミングチャート
（左シフト）である。
（左シフト）である。
【図１０】第２の実施形態におけるタイミングチャート
（右シフト）である。
（右シフト）である。
【図１１】第２の実施形態における遅延線の制御方法の
説明図である。
説明図である。
【図１２】第２の実施形態における遅延線３０１の変形
例を示す構成図である。
例を示す構成図である。
【図１３】従来技術におけるデータ出力タイミングチャ
ートである。
ートである。
【図１４】従来の内部クロック発生回路の概略図であ
る。
る。
【図１５】従来の遅延線１０２の回路構成を示す図であ
る。
る。
【図１６】図１４の回路のデータ出力タイミングクチャ
ートである。
ートである。
３００、３０１ 第１及び第２の遅延線
３０２ 位相比較器
３０３ シフトレジスタ
３０４ フィルタ
３０５ モニタ回路
Claims (2)
- 【請求項１】 外部から供給される外部クロック信号に
対して位相差を最小化させた内部クロック信号を発生さ
せる内部クロック発生回路において、 異なる遅延量を有する複数の遅延線と、 前記内部クロック信号を入力して、前記内部クロック信
号から予め決められた時間遅延したフィードバッククロ
ック信号を出力するモニタ回路と、 前記モニタ回路に接続され、前記フィードバッククロッ
ク信号と前記外部クロック信号との間の位相差を検出し
て、前記位相差に応じた検出信号を出力する位相比較器
と、 前記位相比較器及び前記遅延線に接続され、前記検出信
号に応じて前記遅延線の遅延量を制御する第１の制御信
号を出力するシフトレジスタと、 前記遅延線と前記位相比較器とに接続され、前記検出信
号に応じて前記遅延線を選択するための第２の制御信号
を出力するフィルタと、 前記遅延線に接続された遅延モニタ回路とを有してお
り、 前記複数の遅延線のうちの精細遅延線における遅延量が
調整範囲を超えたと判断した場合には、前記複数の遅延
線のうちの粗い遅延線の遅延量を１ステップ切り換える
ことを特徴とする内部クロック発生回路。 - 【請求項２】 請求項１記載の内部クロック発生回路に
おいて、 前記精細遅延線の調整範囲は、前記粗い遅延線の遅延量
の１ステップの遅延量より小さいことを特徴とする内部
クロック発生回路。
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|---|---|---|---|
| JP2000049695A JP3380206B2 (ja) | 1999-03-31 | 2000-02-25 | 内部クロック発生回路 |
| US09/540,748 US6297680B1 (en) | 1999-03-31 | 2000-03-31 | Internal clock generator that minimizes the phase difference between an external clock signal and an internal clock signal |
| US09/950,666 US6417706B2 (en) | 1999-03-31 | 2001-09-13 | Internal clock generator generating an internal clock signal having a phase difference with respect to an external clock signal |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9159099 | 1999-03-31 | ||
| JP11-91590 | 1999-03-31 | ||
| JP2000049695A JP3380206B2 (ja) | 1999-03-31 | 2000-02-25 | 内部クロック発生回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000347765A JP2000347765A (ja) | 2000-12-15 |
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ID=26433038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000049695A Expired - Fee Related JP3380206B2 (ja) | 1999-03-31 | 2000-02-25 | 内部クロック発生回路 |
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| JP (1) | JP3380206B2 (ja) |
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| KR100527397B1 (ko) * | 2000-06-30 | 2005-11-15 | 주식회사 하이닉스반도체 | 반도체메모리 장치에서 작은 지터를 갖는 지연고정루프 |
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| US6448756B1 (en) * | 2000-08-30 | 2002-09-10 | Micron Technology, Inc. | Delay line tap setting override for delay locked loop (DLL) testability |
| US6839860B2 (en) * | 2001-04-19 | 2005-01-04 | Mircon Technology, Inc. | Capture clock generator using master and slave delay locked loops |
| US6573777B2 (en) * | 2001-06-29 | 2003-06-03 | Intel Corporation | Variable-delay element with an inverter and a digitally adjustable resistor |
| KR100437539B1 (ko) * | 2001-06-29 | 2004-06-26 | 주식회사 하이닉스반도체 | 클럭 동기 회로 |
| US7072433B2 (en) * | 2001-07-11 | 2006-07-04 | Micron Technology, Inc. | Delay locked loop fine tune |
| US6628154B2 (en) * | 2001-07-31 | 2003-09-30 | Cypress Semiconductor Corp. | Digitally controlled analog delay locked loop (DLL) |
| KR100422585B1 (ko) * | 2001-08-08 | 2004-03-12 | 주식회사 하이닉스반도체 | 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법 |
| US6731147B2 (en) * | 2001-10-29 | 2004-05-04 | Cypress Semiconductor Corp. | Method and architecture for self-clocking digital delay locked loop |
| WO2003067273A1 (fr) * | 2002-02-06 | 2003-08-14 | Fujitsu Limited | Procede de diagnostic de tolerance de gigue, et dispositif correspondant |
| KR100477808B1 (ko) * | 2002-05-21 | 2005-03-21 | 주식회사 하이닉스반도체 | 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 |
| US6728163B2 (en) * | 2002-08-23 | 2004-04-27 | Micron Technology, Inc. | Controlling a delay lock loop circuit |
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