JP2006510300A - 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ - Google Patents

時間サイクルサプレッサを用いた低ロック時間遅延ロックループ Download PDF

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Abstract

本発明は、クロック発生器を含む同期集積回路と共に使用するのに適した時間サイクルサプレッサ回路を有する遅延ロックループ（ＤＬＬ）構造を開示している。ここに開示された時間サイクルサプレッサ回路を有する改良された遅延ロックループ構造を使用すると、同期回路のロック時間を減らすことができる。

Description

本発明は、一般に、ロック時間を減らすことができる時間サイクルサプレッサ回路を有する遅延ロックループ（ＤＬＬ）回路構造における方法および装置に関する。
遅延ロックループは、同期集積回路デバイスの内部クロックと外部クロックとをエラーなくマッチさせるため、すなわち、いわゆるクロックスキューを減らすために用いられ得る電子回路である。外部クロックに対する内部クロックの時間遅延を制御することにより、内部クロックを外部クロックと同期させることができる。遅延ロックループの１つの重要な性能パラメータは、ロック時間、すなわち、この同期化を生じさせるために必要な時間である。既存のＤＬＬにおいて、内部クロック信号は、位相周波数検出器に対して直接に送られる。このようなアプローチでは、位相エラーが非常に大きくなり、その結果、ロック時間が増大する。
したがって、ロック時間を低減させる代替的なＤＬＬ回路構造の必要性が存在する。
したがって、本発明の特徴は、ロック時間を低減させる時間サイクルサプレッサ論理回路のための方法および装置を提供することによってＤＬＬ回路構造に関連する上記欠点を解消することである。そのようなＤＬＬ回路構造ロック時間回路は、特に、同期メモリ部品を含む半導体デバイスおよびそのような回路を含む装置において見出すことができる。
第１の態様において、本発明は、遅延ロックループと共に使用するための時間サイクルサプレッサ回路において、
入力信号を受信するための入力ノードと、
前記入力信号に対する相補信号を形成するために前記入力ノードに動作上結合されたインバータ回路と、
第１のラッチ回路であって、前記入力信号を受信するための入力と、前記第１のラッチ回路をリセットするためのリセット入力と、電圧源に対して動作上接続されたデータ入力と、第１の出力信号とを有する第１のラッチ回路と、
第２のラッチ回路であって、前記入力信号に対する前記相補信号を受信するための入力と、前記第２のラッチ回路をリセットするためのリセット入力と、前記第１の出力信号に動作上接続されたデータ入力と、第２の出力信号とを有する第２のラッチ回路と、
第１の入力および第２の入力を有し、前記第１の入力が前記第１の出力信号に動作上接続され、前記第２の入力が前記第２の出力信号に動作上接続されるとともに、第３の出力信号を更に有する第１のＡＮＤゲートと、
第１の入力および第２の入力を有し、前記第１の入力が前記第３の出力信号に動作上接続され、前記第２の入力が前記入力信号に対する前記相補信号に動作上接続されるとともに、第４の出力信号を更に有する第２のＡＮＤゲートと、
前記第４の出力信号を出力するための出力ノードとを備えている時間サイクルサプレッサ回路を提供する。
第２の態様において、本発明は、遅延ロックループと共に使用するための時間サイクルサプレッサ回路を用いて調整するための方法であって、
入力信号を受信するための入力ノードを設け、
前記入力信号に対する相補信号を提供するために前記入力ノードに動作上結合されたインバータ回路を設け、
第１のラッチ回路であって、前記入力信号を受信するための入力と、前記第１のラッチ回路をリセットするためのリセット入力と、電源に動作上接続されたデータ入力と、第１の出力信号とを有する第１のラッチ回路を設け、
第２のラッチ回路であって、前記入力信号に対する前記相補信号を受信するための入力と、前記第２のラッチ回路をリセットするためのリセット入力と、前記第１の出力信号に動作上接続されたデータ入力と、第２の出力信号とを有する第２のラッチ回路を設け、
第１の入力および第２の入力を有し、前記第１の入力が前記第１の出力信号に動作上接続され、前記第２の入力が前記第２の出力信号に動作上接続され、第３の出力信号を有する前記第１のＡＮＤゲートを設け、
第１の入力および第２の入力を有し、前記第１の入力が前記第３の出力信号に動作上接続され、前記第２の入力が前記入力信号に対する前記相補信号に動作上接続され、第４の出力信号を有する前記第２のＡＮＤゲートを設け、
前記第４の出力信号を出力するための出力ノードを設けることを含む方法を提供する。
第３の態様において、本発明は、ＤＬＬにおいてロック時間を減らすためのＤＬＬ回路構造であって、
所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードと、
前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出器回路と、
前記位相周波数検出器回路に動作上結合されたチャージポンプ回路と、
前記入力ノードに動作上結合された遅延粗調整回路と、
前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路と、
微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードとを備えているＤＬＬ回路構造を提供する。
第４の態様において、本発明は、遅延ロックループ（ＤＬＬ）におけるロック時間を減らすための方法であって、
所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードを設け、
前記入力ノードに動作上結合された時間サイクルサプレッサ回路を設け、
前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出器を設け、
前記位相周波数検出器回路に動作上結合されたチャージポンプ回路を設け、
前記入力ノードに動作上結合された遅延粗調整回路を設け、
前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路を設け、
微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードを設けることを含む方法を提供する。
第５の態様において、本発明は、ＤＬＬを利用する同期メモリ部品を備えた半導体デバイスであって、
入力ノードにおいて前記同期メモリ部品に与えられる基準クロック信号と、
前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出器回路と、
前記位相周波数検出器回路に動作上結合されたチャージポンプ回路と、
前記入力ノードに動作上結合された遅延粗調整回路と、
前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路と、
微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードとを備えている半導体デバイスを提供する。
第６の態様において、本発明は、遅延ロックループ（ＤＬＬ）を利用する同期メモリ部品を備えた半導体デバイスにおいて、ＤＬＬのロック時間を低減させる方法であって、
所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードを設け、
前記入力ノードに動作上結合された時間サイクルサプレッサ回路を設け、
前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出器回路を設け、
前記位相周波数検出器に動作上結合されたチャージポンプ回路を設け、
前記入力ノードに動作上結合された遅延粗調整回路を設け、
前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路を設け、
微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードを設けることを含む方法を提供する。
第７の態様において、本発明は、同期集積回路を含む装置であって、
同期メモリ部品と、
前記同期メモリ部品に対して与えられる基準クロック信号と、
前記同期メモリ部品におけるロック時間を低減させるための回路構造を含む遅延ロックループとを備え、
前記回路構造は、
所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードと、
前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出器回路と、
前記位相周波数検出器回路に動作上結合されたチャージポンプ回路と、
前記入力ノードに動作上結合された遅延粗調整回路と、
前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路と、
微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードとを備えたことを特徴とする装置を提供する。
本発明の前述した特徴および他の特徴および利点は、以下の本発明の実施形態のより詳細な説明から明らかであろう。前述した一般的な説明および以下の詳細な説明はいずれも、本発明の一例であって、本発明を限定するものではないことは言うまでもない。本発明の特徴および発明的態様は、以下の詳細な説明、請求の範囲、図面を読むことで更に明らかとなる。
以下は、低ロック時間を有し且つ時間サイクルサプレッサ（抑制）論理回路を採用する遅延ロックループ（ＤＬＬ）のための本発明に係る構造および方法の詳細な説明である。なお、以下の説明および添付図面において、ほぼ同じ機能および構造的特徴を有する構成要素については、その説明を繰り返す必要性をなくすため、同じ参照符号が割り当てられている。
多くのデジタルシステムは、動作のタイミングおよびデータ転送を同期させるために、正確なクロックに依存している。多くの場合、ある基本周波数で基準クロック信号を生成するために、水晶発振子が使用される。このクロック信号は、その後、所望の周波数の１または複数のクロック信号を生成するために分割され或いは掛け合わされる。代替的に、外部からクロック信号を受信することもでき、同様に、この外部クロック信号を分割し或いは掛け合わして内部クロックを生成することもできる。これらの同期集積回路（ＩＣ）においては、クロックスキューを防止するため、すなわち、フィードバッククロック信号の位相および周波数と比較した場合における基準クロック信号の位相と周波数との間の比較差を防止するために、遅延ロックループ（ＤＬＬ）および位相ロックループ（ＰＬＬ）が不可欠となってきている。位相と周波数との間の差がほぼゼロまたはある特定の許容範囲内にあるときに、「ロック」が得られる。このＤＬＬロックを得るために必要な時間、すなわち、ロック時間を最小限に抑えることは、特にディープサブミクロン集積回路チップのＤＬＬにおいては、非常にやりがいのある提案である。また、ＤＬＬは、約４００ｎｓという低いロック時間を得るために遅延粗調整回路を使用しても良い。
特に本発明に関連するＤＬＬの動作原理は以下の通りである。周期的入力信号が入力時間周期（Ｔ）の整数倍だけ遅延すると、位相シフトがゼロと見なされる。その後、総遅延時間ｎＴをもってＤＬＬをロックすることができる。ここで、ｎはＤＬＬ回路で使用されるインバータの数である。
ここに開示される回路構造は、ロック時間を低減させることができるＤＬＬ回路をもたらす。本発明のＤＬＬ回路構造は、約１５０ｎｓ（ナノ秒）よりも短い低ロック時間を得ることができる。
本発明の開示内容は、遅延粗調整回路とともにＤＬＬ回路構造内に時間サイクルサプレッサ論理回路を含めることによりＤＬＬロック時間を更に減らす更なる方法を提案する。
提案されたＤＬＬ回路構造が図１に示されている。ＤＬＬ回路１００は、特に以下の回路ブロック、すなわち、位相周波数検出器（ＰＦＤ）１１０と、時間サイクルサプレッサロジック（ＴＣＳＬ）１２０と、初期化回路を備えたチャージポンプおよびローパスフィルタ１３０と、エッジサプレッサを備えた遅延粗調整器１４０と、遅延微調整器１５０とを含む。随意的に、出力ノード１９５と位相周波数検出器１１０との間にバッファ回路ブロック（図示せず）を設けることによりＩＮＴＣＬＫ２信号の信号調整を提供してもよい。
既存のＤＬＬにおいて、基準ロック信号（ＲＥＦＣＬＫ）は、位相周波数検出器１１０に対して直接に送られる。図８は、基準クロック信号８１０と、基準クロック信号８１０と同期される内部クロック信号８２０と、位相周波数検出器１１０からチャージポンプ回路１３０への「アップ」パルスを表わす信号トレース８３０とを示している。この構成では、結果的に、図８のタイミングチャートにおける位相エラー信号トレース８４０，８５０によって示されるように、位相エラーが非常に大きくなっている。
エラーは減少するが、すなわち、ｔ３＜ｔ２＜ｔ１となるが、最終的に電圧レール（voltage rails）に達するまで、フィルタの電圧がかなりの度合いまで振れる。したがって、遅延微調整回路１５０が機能せず、その際、ＤＬＬが機能しなくなる。このようにして生じる大きな位相エラーにより、結果的に、ロック時間が増大し、あるいは、ロックが全く得られなくなる。
本発明においては、入力ノード１０５で受信した基準クロック信号（ＲＥＦＣＬＫ）を位相周波数検出器１１０に対して直接に送る代わりに、ＲＥＦＣＬＫ信号は図２に示される時間サイクルサプレッサ論理回路ブロック１２０に対して送られる。また、ＲＥＦＣＬＫ信号は、遅延粗調整回路１４０によっても受信される。遅延粗調整回路１４０の出力は、遅延微調整回路１５０に対して送られる。遅延微調整回路１５０の出力信号（ＯＵＴＣＬＫ）は出力ノード１９５で出力される。また、ＯＵＴＣＬＫは、２つの入力のうちの一方の入力（ＩＮＴＣＬＫ２）として、位相周波数検出器１１０に対して供給される。位相周波数検出器１１０に対する第２の入力は、ＩＮＴＣＬＫ１と呼ばれる時間サイクルサプレッサ論理回路ブロック１２０の出力である。位相周波数検出器１１０は、初期化回路を備えたチャージポンプおよびローパスフィルタ１３０に対して、４つの出力ＵＰ，ＵＰＢ，ＤＮ，ＤＮＢを供給する。また、初期化回路を備えたチャージポンプおよびローパスフィルタ１３０は、遅延微調整回路１５０に対して２つの信号Ｎｂ，Ｐｂを供給する。
ＲＥＦＣＬＫ信号は、ＩＮＴＣＬＫ１信号として、時間サイクルサプレッサ論理回路ブロック１２０から生じる。ＩＮＴＣＬＫ１信号は、ＲＥＦＣＬＫ信号の時間ｔ＝Ｔ／２においてその最初の立ち上がりを有している。ここで、ＴはＲＥＦＣＬＫ信号の周期を表わしている。これは、図３のタイミングチャートにおいて、代表的な信号トレース３１０（ＲＥＦＣＬＫ），３５０（ＩＮＴＣＬＫ１）により示されている。
６６ＭＨｚのＲＥＦＣＬＫ信号を有する第１の例示的な実施形態において、ＩＮＴＣＬＫ１信号は、ＲＥＦＣＬＫ信号の周期１５．０ｎｓのうちの約７．５ｎｓにおいてその最初の立ち上がりを有している。同様に、１００ＭＨｚのＲＥＦＣＬＫ信号を有する第２の例示的な実施形態において、ＩＮＴＣＬＫ１信号は、約５ｎｓにおいてその最初の立ち上がりを有している。そして、１３３ＭＨｚのＲＥＦＣＬＫ信号を有する第３の例示的な実施形態において、ＩＮＴＣＬＫ１信号は、約３．７５ｎｓにおいてその最初の立ち上がりを有している。
図１の時間サイクルサプレッサ論理回路ブロック１２０の例示的な実施形態は、図２の電気回路図によって表わされる。時間サイクルサプレッサ論理回路ブロック１２０はＩＮＴＣＬＫ１信号を生成する。時間サイクルサプレッサ論理回路ブロック１２０は、Ｄ−フリップフロップ２２０，２３０と、インバータ２１０と、例えば特に２つの入力ＡＮＤゲートペア２４０，２５０などの組み合わせ手段とを備えている。時間サイクルサプレッサ論理回路ブロック１２０はＣＭＯＳトランジスタ技術を使用して構成されても良く、あるいは、他の適切な技術が使用されても良い。
Ｄ−フリップフロップ２２０，２３０は、リセット可能であるとともに、ポジティブエッジトリガされる。既知のように、各Ｄ−フリップフロップ２２０，２３０は、データ入力（Ｄ）と、クロック入力（ＣＫ）と、出力Ｑと、リセットまたはイネーブル入力（ＲＳＴ）とを備えている。ここで、Ｄ−フリップフロップ２２０，２３０の出力Ｑをゼロにリセットする際には、パワーオンリセット信号（ＰＯＲ）が使用される。動作時に、２つのポジティブエッジトリガされたＤ−フリップフロップ２２０，２３０の出力Ｑはそれぞれ、ノード２２１，２３１のそれぞれにおけるプラスのステップ信号Ａ，Ｂである。信号Ａ，Ｂは、ＡＮＤゲート２４０において論理的に組み合わされ、その結果、ノード２４１においてプラスのステップ信号Ｃが生じる。
その後、ステップ信号Ｃは、ＡＮＤゲート２５０において、インバータ２１０からの反転されたＲＥＦＣＬＫ信号と論理的に組み合わされる。ＡＮＤゲート２５０の出力ノード２９５はＩＮＴＣＬＫ１信号を出力する。各ノード２２１，２３１，２４１のそれぞれにおける上記各信号Ａ，Ｂ，Ｃの相対的な状態は、図３のタイミングチャートにおいて、トレース３２０，３３０，３４０によりそれぞれ示されている。
ノード２４１におけるこのプラスのステップ信号Ｃは、ＡＮＤゲート２５０にいてインバータ２１０の出力からの信号（すなわち、ＲＥＦＣＬＫの補数）と論理的に組み合わされる（ANDed）と、出力信号ＩＮＴＣＬＫ１を生成する。この例示的な実施例において、出力信号ＩＮＴＣＬＫ１は、入ってくるもとの入力ＲＥＦＣＬＫ信号の時間ｔ＝３Ｔ／４においてその最初の立ち上がりを有している。したがって、時間サイクルサプレッサ論理回路ブロック１２０は、入ってくるクロック信号ＲＥＦＣＬＫの立ち上がりを、３Ｔ／４だけ、もしくは、ＲＥＦＣＬＫ信号の周期Ｔの約７５％だけシフトさせる。
ここで、遅延粗調整回路１４０の動作について説明する。改良された遅延粗調整回路の一例は、本出願と譲受人が同じである２００２年１２月１日に提出された「遅延ロックループにおけるエッジサプレッサを有する遅延粗調整回路（Coarse Delay Tuner Circuits with Edge Suppressors in Delay Locked loops）」と題する米国特許出願第０９／１２３，４５６号において提示されている。なお、この特許出願の内容は、これを参照することにより本願に組み込まれる。
ＲＥＦＣＬＫ信号が時間サイクルサプレッサ回路１２０に対して送られると同時に、ＲＥＦＣＬＫ信号は、ＩＮＴＣＬＫ２信号を生成するために遅延粗調整回路１４０にも送られる。遅延粗調整回路１４０の目的は、ＲＥＦＣＬＫ信号の或るわずかな時間もしくは遅延時間（例えばｔ＝３Ｔ／４）でＩＮＴＣＬＫ２信号が始まるようにすることである。この遅延は、図４のタイミングチャートにおいてトレース４２０（ＩＮＴＣＬＫ１），４４０（ＩＮＴＣＬＫ２）により示されるように、２つの信号ＩＮＴＣＬＫ１とＩＮＴＣＬＫ２と間の位相エラーを減少させるとともに、高速エラー修正を可能にする。
ここで、図５を参照しながら、位相周波数検出器１１０の動作について説明する。図５の例示的な実施形態において、位相周波数検出器１１０は、ＮＡＮＤゲート５１０，５１２，５１３，５１４，５２０，５２２，５２３，５２４，５３０と、反転増幅器５４１，５４２，５５１，５５２，５６２，５６１とから成っている。ＮＡＮＤゲート５１０は、時間サイクルサプレッサ論理回路ブロック１２０からＩＮＴＣＬＫ１信号を受信する。一方、ＮＡＮＤゲート５２０は、図７に示される遅延微調整回路１５０の出力ノード１９５からＩＮＴＣＬＫ２信号を受信する。
ここで、図６を参照しながら、論理回路ブロック１３０として図１に集合的に示されたチャージポンプおよびローパスフィルタ回路の動作について説明する。図６のチャージポンプ回路は、２つのアーム６０１，６０２および初期化回路６０３を採用する。第１のアーム６０１は、トランジスタ６２２，６２３，６２４，６２６と、キャパシタ６９１，６９２と、抵抗６１２とを備えている。第２のアーム６０２は、トランジスタ６２９，６３０，６３１，６３２と、キャパシタ６９３，６９４と、抵抗６１１とを備えている。各アーム６０１，６０２は、トランジスタ６２１，６２５とバイアス抵抗６１０とを備えるバイアス回路に対して接続されている。論理回路ブロック１３０は、その入力として、位相周波数検出器１１０から出力される４つの信号を受信する。これらの４つの信号はＵＰ，ＤＮ，ＵＰＢおよびＤＮＢと呼ばれる。初期化回路６０３は、トランジスタ６２７，６２８，６３３，６３４，６３５を備えており、アーム６０１，６０２のチャージポンプ回路をリセットするために使用される。初期化回路６０３は、パワーオンリセット信号（ＰＯＲ）およびその相補信号によって制御される。微調整器への制御電圧を更に滑らかな信号にできるようにリップルを除去するために、二次フィルタが使用される。チャージポンプ、フィルタおよび微調整器においては、アナログ信号ＶｄｄａおよびＶｓｓａが使用される。
遅延微調整回路１５０が図７に示されている。遅延微調整回路１５０は、遅延粗調整器１４０からの信号Ａを受信するための入力ノード７０５と、出力信号Ｚを出力するための出力ノード１９５とを備えている。遅延微調整回路１５０は、相補形金属酸化膜半導体（ＣＭＯＳ）トランジスタを使用して構成される。また、遅延微調整回路１５０は、トランジシタ７１０，７２０と、ＮＭＯＳトランジスタ７３０，７４０とを備えている。
以上、本発明の実施形態について開示してきた。しかしながら、当業者であれば分かるように、特定の変更はこの発明の教示内容の範囲内にある。例えば、図２に関してここで説明した実施形態によって表される特定のトランジスタ技術ではなく、本発明は、他のトランジスタ技術を組み込む実施形態も網羅する。同様に、信号の反転が含まれても良い。したがって、本発明の真の範囲および内容を決定するためには、添付の請求項を検討しなければならない。
本発明の一実施形態に係る遅延ロックループ構造のブロック図である。 本発明の一実施形態に係る時間サイクルサプレッサ回路の電気回路図である。 本発明の一実施形態に係る論理ブロックの様々なノードにおける様々な信号の状態を示すタイミングチャートである。 本発明の一実施形態に係る遅延ロックループ（ＤＬＬ）ブロックにおける様々な信号のタイミングを示すタイミングチャートである。 本発明の一実施形態に係る位相周波数検出器の電気回路図である。 本発明の一実施形態に係る初期化回路を備えたチャージポンプおよびローパスフィルタの電気回路図である。 本発明の一実施形態に係る電圧制御遅延線（ＶＣＤＬ）における電流スターブドインバータの電気回路図である。 一般的な時間サイクルサプレッサ回路のタイミングチャートである。

Claims (37)

  1. 遅延ロックループと共に使用するための時間サイクルサプレッサ回路において、
    入力信号を受信するための入力ノードと、
    前記入力信号に対する相補信号を提供するために前記入力ノードに動作上結合されたインバータ回路と、
    第１のラッチ回路であって、前記入力信号を受信するための入力と、前記第１のラッチ回路をリセットするためのリセット入力と、電源に対して動作上接続されたデータ入力と、第１の出力信号とを有する第１のラッチ回路と、
    第２のラッチ回路であって、前記入力信号に対する前記相補信号を受信するための入力と、前記第２のラッチ回路をリセットするためのリセット入力と、前記第１の出力信号に対して動作上接続されたデータ入力と、第２の出力信号とを有する第２のラッチ回路と、
    第１の入力および第２の入力を有し、前記第１の入力が前記第１の出力信号に動作上接続され、前記第２の入力が前記第２の出力信号に動作上接続されるとともに、第３の出力信号を更に有する第１のＡＮＤゲートと、
    第１の入力および第２の入力を有し、前記第１の入力が前記第３の出力信号に動作上接続され、前記第２の入力が前記入力信号に対する前記相補信号に動作上接続されるとともに、第４の出力信号を更に有する第２のＡＮＤゲートと、
    前記第４の出力信号を出力するための出力ノードと、
    を備えている時間サイクルサプレッサ回路。
  2. 前記第１のラッチ回路および前記第２のラッチ回路はＤ−フリップフロップである、請求項１に記載の時間サイクルサプレッサ回路。
  3. 前記入力信号は基準クロック信号である、請求項２に記載の時間サイクルサプレッサ回路。
  4. 前記基準クロック信号は周期Ｔを有している、請求項３に記載の時間サイクルサプレッサ回路。
  5. 前記第４の出力信号は或る時間に始まり、該時間は、前記基準クロック信号の周期Ｔの一部分である、請求項４に記載の時間サイクルサプレッサ回路。
  6. 前記第４の出力信号は、Ｔ／２にほぼ等しい時間に始まる、請求項５に記載の時間サイクルサプレッサ回路。
  7. 遅延ロックループと共に使用するための時間サイクルサプレッサ回路を用いて調整するための方法であって、
    入力信号を受信するための入力ノードを設け、
    前記入力信号に対する相補信号を提供するために前記入力ノードに動作上結合されたインバータ回路を設け、
    第１のラッチ回路であって、前記入力信号を受信するための入力と、前記第１のラッチ回路をリセットするためのリセット入力と、電源に動作上接続されたデータ入力と、第１の出力信号とを有する第１のラッチ回路を設け、
    第２のラッチ回路であって、前記入力信号に対する前記相補信号を受信するための入力と、前記第２のラッチ回路をリセットするためのリセット入力と、前記第１の出力信号に動作上接続されたデータ入力と、第２の出力信号とを有する第２のラッチ回路を設け、
    第１の入力および第２の入力を有し、前記第１の入力が前記第１の出力信号に動作上接続され、前記第２の入力が前記第２の出力信号に動作上接続され、第３の出力信号を有する第１のＡＮＤゲートを設け、
    第１の入力および第２の入力を有し、前記第１の入力が前記第３の出力信号に動作上接続され、前記第２の入力が前記入力信号に対する前記相補信号に動作上接続され、第４の出力信号を有する第２のＡＮＤゲートを設け、
    前記第４の出力信号を出力するための出力ノードを設ける、
    ことを含む方法。
  8. 前記第１のラッチ回路および前記第２のラッチ回路はＤ−フリップフロップである、請求項７に記載の時間サイクルサプレッサ回路。
  9. 前記入力信号は基準クロック信号である、請求項８に記載の時間サイクルサプレッサ回路。
  10. 前記基準クロック信号は周期Ｔを有している、請求項９に記載の時間サイクルサプレッサ回路。
  11. 前記第４の出力信号が或る時間に始まり、該時間は、前記基準クロック信号の周期Ｔの一部分である、請求項１０に記載の時間サイクルサプレッサ回路。
  12. 前記第４の出力信号は、Ｔ／２にほぼ等しい時間に始まる、請求項１１に記載の時間サイクルサプレッサ回路。
  13. ＤＬＬにおけるロック時間を減らすためのＤＬＬ回路構造であって、
    所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードと、
    前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
    前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出回路と、
    前記位相周波数検出器に動作上結合されたチャージポンプ回路と、
    前記入力ノードに動作上結合された遅延粗調整回路と、
    前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路と、
    細密遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードと、
    を備えている、ＤＬＬ回路構造。
  14. 前記時間サイクルサプレッサ回路は、前記入力信号を調整するように適合されているとともに、前記基準クロック信号の前記周期の一部分と等しい遅延を有する第１の出力信号を提供するようになっている、請求項１３に記載のＤＬＬ回路構造。
  15. 前記位相周波数検出回路は、前記時間サイクルサプレッサ回路から前記第１の出力信号を受信するように適合されているとともに、少なくとも１つの制御信号を前記チャージポンプ回路に対して提供するように適合されており、前記位相周波数検出回路は、第２の入力信号を受信するようになっている第２の入力を有している、請求項１３に記載のＤＬＬ回路構造。
  16. 前記チャージポンプ回路は、前記制御信号を調整するためのローパスフィルタを含み、前記チャージポンプ回路は制御出力信号を供給する、請求項１５に記載のＤＬＬ回路構造。
  17. 前記遅延粗調整回路は前記入力ノードに動作上結合され、前記遅延粗調整回路は、前記基準クロック信号の前記周期の一部分とほぼ等しい開始点を有する粗遅延出力信号を生成するようになっている、請求項１３に記載のＤＬＬ回路構造。
  18. 前記遅延微調整回路は前記遅延粗調整回路に動作上結合され、前記遅延微調整回路は、前記粗遅延出力信号からエラーを除去するとともに、微細遅延出力信号を生成し、前記遅延微調整回路は、前記チャージポンプ回路からの前記制御信号を受信するために前記チャージポンプ回路に動作上結合され、前記微細遅延出力信号は前記位相周波数検出器の前記第２の入力に対して出力される、請求項１５に記載のＤＬＬ回路構造。
  19. 遅延ロックループ（ＤＬＬ）におけるロック時間を減らすための方法であって、
    所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードを設け、
    前記入力ノードに動作上結合された時間サイクルサプレッサ回路を設け、
    前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出回路を設け、
    前記位相周波数検出器回路に動作上結合されたチャージポンプ回路を設け、
    前記入力ノードに動作上結合された遅延粗調整回路を設け、
    前記遅延粗調整回路および前記位相周波数検出器回路に動作上結合された遅延微調整回路を設け、
    細密遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードを設ける、
    ことを含む方法。
  20. 前記時間サイクルサプレッサ回路は、前記入力信号を調整するように適合されているとともに、前記基準クロック信号の前記周期の一部分と等しい遅延を有する第１の出力信号を供給するようになっている、請求項１９に記載のＤＬＬ回路構造。
  21. 前記位相周波数検出回路は、前記時間サイクルサプレッサ回路から前記第１の出力信号を受信するようになっているとともに、少なくとも１つの制御信号を前記チャージポンプ回路に対して供給するようになっており、前記位相周波数検出器回路は、第２の入力信号を受信するようになっている第２の入力を有している、請求項１９に記載のＤＬＬ回路構造。
  22. 前記チャージポンプ回路は、前記制御信号を調整するためのローパスフィルタを含み、前記チャージポンプ回路は制御出力信号を供給する、請求項２１に記載のＤＬＬ回路構造。
  23. 前記遅延粗調整回路は前記入力ノードに動作上結合され、前記遅延粗調整回路は、前記基準クロック信号の前記周期の一部分とほぼ等しい開始点を有する粗遅延出力信号を生成するようになっている、請求項１９に記載のＤＬＬ回路構造。
  24. 前記遅延微調整回路は前記遅延粗調整回路に動作上結合され、前記遅延微調整回路は、前記粗遅延出力信号からエラーを除去するとともに、微細遅延出力信号を生成し、前記遅延微調整回路は、前記チャージポンプ回路からの前記制御信号を受信するために前記チャージポンプ回路に動作上結合され、前記微細遅延出力信号は前記位相周波数検出器の前記第２の入力に対して出力される、請求項１９に記載のＤＬＬ回路構造。
  25. ＤＬＬを利用する同期メモリ部品を備えた半導体デバイスであって、
    入力ノードにおいて前記同期メモリ部品に与えられる基準クロック信号と、
    前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
    前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出回路と、
    前記位相周波数検出回路に動作上結合されたチャージポンプ回路と、
    前記入力ノードに動作上結合された遅延粗調整回路と、
    前記遅延粗調整回路および前記位相周波数検出回路に動作上結合された遅延微調整回路と、
    微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードと、
    を備えている、半導体デバイス。
  26. 前記時間サイクルサプレッサ回路は、前記入力ノードに動作上結合され、前記時間サイクルサプレッサ回路は、前記入力信号を調整するようになっているとともに、前記基準クロック信号の前記周期の一部分と等しい遅延を有する第１の出力信号を供給するようになっている、請求項２５に記載の半導体デバイス。
  27. 前記位相周波数検出器は、前記時間サイクルサプレッサ回路から前記第１の出力信号を受信するようになっているとともに、少なくとも１つの制御信号を前記チャージポンプ回路に対して供給するようになっており、前記位相周波数検出器は、第２の入力信号を受信するようになっている第２の入力を有している、請求項２５に記載の半導体デバイス。
  28. 前記チャージポンプ回路は、前記制御信号を調整するためのローパスフィルタを含み、前記チャージポンプ回路は制御出力信号を供給する、請求項２７に記載の半導体デバイス。
  29. 前記遅延粗調整回路は前記入力ノードに動作上結合され、前記遅延粗調整回路は、前記基準クロック信号の前記周期の一部分とほぼ等しい開始点を有する粗遅延出力信号を生成するようになっている、請求項２５に記載の半導体デバイス。
  30. 前記遅延微調整回路は前記遅延粗調整回路に動作上結合され、前記遅延微調整回路は、前記粗遅延出力信号からエラーを除去するとともに、微細遅延出力信号を生成し、前記遅延微調整回路は、前記チャージポンプ回路からの前記制御信号を受信するために前記チャージポンプ回路に動作上結合され、前記細密遅延出力信号が前記位相周波数検出器の前記第２の入力に対して出力される、請求項２７に記載の半導体デバイス。
  31. 遅延ロックループ（ＤＬＬ）を利用する同期メモリ部品を備えた半導体デバイスにおいて、ＤＬＬにおけるロック時間を低減させる方法であって、
    所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードを設け、
    前記入力ノードに動作上結合された時間サイクルサプレッサ回路を設け、
    前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出回路を設け、
    前記位相周波数検出器に動作上結合されたチャージポンプ回路を設け、
    前記入力ノードに動作上結合された遅延粗調整回路を設け、
    前記遅延粗調整回路および前記位相周波数検出器に動作上結合された遅延微調整回路を設け、
    微細遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードを設ける、
    ことを含む方法。
  32. 前記時間サイクルサプレッサ回路は、前記入力ノードに動作上結合され、前記時間サイクルサプレッサ回路は、前記入力信号を調整するようになっているとともに、前記基準クロック信号の前記周期の一部分と等しい遅延を有する第１の出力信号を提供するようになっている、請求項３１に記載の方法。
  33. 前記位相周波数検出器は、前記時間サイクルサプレッサ回路から前記第１の出力信号を受信するようになっているとともに、少なくとも１つの制御信号を前記チャージポンプ回路に対して提供するようになっており、前記位相周波数検出器回路は、第２の入力信号を受信するようになっている第２の入力を有している、請求項３１に記載の方法。
  34. 前記チャージポンプ回路は、前記制御信号を調整するためのローパスフィルタを含み、前記チャージポンプ回路は制御出力信号を提供する、請求項３３に記載の方法。
  35. 前記遅延粗調整回路は前記入力ノードに動作上結合され、前記遅延粗調整回路は、前記基準クロック信号の前記周期の一部分とほぼ等しい開始点を有する粗遅延出力信号を生成するようになっている、請求項３１に記載の方法。
  36. 前記遅延微調整回路は前記遅延粗調整回路に動作上結合され、前記遅延微調整回路は、前記粗遅延出力信号からエラーを除去するとともに、微細遅延出力信号を生成し、前記遅延微調整回路は、前記チャージポンプ回路からの前記制御信号を受信するために前記チャージポンプ回路に動作上結合され、前記微細遅延出力信号は前記位相周波数検出器の前記第２の入力に対して出力される、請求項３３に記載の方法。
  37. 同期集積回路を含む装置であって、
    同期メモリ部品と、
    前記同期メモリ部品に対して与えられる基準クロック信号と、
    前記同期メモリ部品におけるロック時間を低減させるための回路構造を含む遅延ロックループと、
    を備え、
    前記回路構造は、
    所定の周期を有する基準クロック信号である入力信号を受信するための入力ノードと、
    前記入力ノードに動作上結合された時間サイクルサプレッサ回路と、
    前記時間サイクルサプレッサ回路に動作上結合された位相周波数検出回路と、
    前記位相周波数検出回路に動作上結合されたチャージポンプ回路と、
    前記入力ノードに動作上結合された遅延粗調整回路と、
    前記遅延粗調整回路および前記位相周波数検出器回路に動作上結合された遅延微調整回路と、
    細密遅延出力信号を出力するために前記遅延微調整回路に動作上結合された出力ノードと、
    を備えている装置。
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