JPH03136519A - ハザード防止回路 - Google Patents
ハザード防止回路Info
- Publication number
- JPH03136519A JPH03136519A JP1275295A JP27529589A JPH03136519A JP H03136519 A JPH03136519 A JP H03136519A JP 1275295 A JP1275295 A JP 1275295A JP 27529589 A JP27529589 A JP 27529589A JP H03136519 A JPH03136519 A JP H03136519A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- output
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＡＮＤ回路における出力信号のノ・ザード防止
回路に関するものである。
回路に関するものである。
従来の技術
一般にゲート回路において入力信号に相対的な時間差が
あると、出力においてｌ・ザードが発生することはよく
知られている。
あると、出力においてｌ・ザードが発生することはよく
知られている。
第６図にＡＮＤ回路におけるハザード発生例の回路図を
示す。第６図で１はＡＮＤ回路、７，８は入力端子、９
は出力端子、１２はインバータである。
示す。第６図で１はＡＮＤ回路、７，８は入力端子、９
は出力端子、１２はインバータである。
入力端子７はＡＮＤ回路１の第一の入力に、入力端子８
はインバータ１２を介してＡＮＤ回路１の第二の入力に
接続されている。これはデコーダの出力ゲートの一部に
よくみられる回路である。
はインバータ１２を介してＡＮＤ回路１の第二の入力に
接続されている。これはデコーダの出力ゲートの一部に
よくみられる回路である。
第６図には、第５図の回路図の動作タイミングチャート
を示す。信号Ａは、入力端子７から入力される信号で、
信号Ｂは、入力端子８から入力される信号である。信号
すは、信号Ｂがインバータ１２を介した後の信号で、イ
ンバータ１２を介した分、信号Ａ、Ｈに対して遅延が生
じている。信号Ｘは、信号Ａと信号すの論理積をとった
後の信号で、第６図に示すようにハザードが発生してい
る。
を示す。信号Ａは、入力端子７から入力される信号で、
信号Ｂは、入力端子８から入力される信号である。信号
すは、信号Ｂがインバータ１２を介した後の信号で、イ
ンバータ１２を介した分、信号Ａ、Ｈに対して遅延が生
じている。信号Ｘは、信号Ａと信号すの論理積をとった
後の信号で、第６図に示すようにハザードが発生してい
る。
以上のようなハザードを防止するための従来例を第３図
に示す。第３図で６は遅延回路、１０はクロック端子、
１１はＤタイプフリノブフ口ップで、他は第５図のハザ
ード発生例の回路図と同じである。
に示す。第３図で６は遅延回路、１０はクロック端子、
１１はＤタイプフリノブフ口ップで、他は第５図のハザ
ード発生例の回路図と同じである。
入力端子７は、ＡＮＤ回路１の第一の入力に、入力端子
８は、遅延回路６を通してＡＮＤ回路１の第二の入力に
接続され、ＡＮＤ回路１の出力はＤタイプフリップフロ
ップ１１のディレィ入力りに接続されている。又クロッ
ク端子１ｏは、各々Ｄタイプフリップフロップ１１のク
ロック入力ＣＫに接続され、Ｄタイプフリップフロップ
１１の出力Ｑは出力端子９に接続されている。ここで遅
延回路６とは、同期回路から入力される二つの信号が、
その伝播経路の違いのために生ずる相対時間差を表すも
ので、第５図におけるインバータ１２に値する。以上の
ように構成されたノ・ザード防止回路について、以下そ
の動作について説明する。
８は、遅延回路６を通してＡＮＤ回路１の第二の入力に
接続され、ＡＮＤ回路１の出力はＤタイプフリップフロ
ップ１１のディレィ入力りに接続されている。又クロッ
ク端子１ｏは、各々Ｄタイプフリップフロップ１１のク
ロック入力ＣＫに接続され、Ｄタイプフリップフロップ
１１の出力Ｑは出力端子９に接続されている。ここで遅
延回路６とは、同期回路から入力される二つの信号が、
その伝播経路の違いのために生ずる相対時間差を表すも
ので、第５図におけるインバータ１２に値する。以上の
ように構成されたノ・ザード防止回路について、以下そ
の動作について説明する。
第４図に第３図の従来例の動作タイムチャートを示す。
信号Ａの波形は、入力端子７から入力した信号で、信号
すの波形は、入力端子８から入力した信号が遅延回路６
を介した後の波形である。
すの波形は、入力端子８から入力した信号が遅延回路６
を介した後の波形である。
信号すは遅延回路６を介しているため、信号Ａに対して
遅延を生じている。この信号Ａ、ｂをＡＮＤ回路１に入
力すると、ＡＮＤ回路１の出力信号Ｘの波形は第４図の
ようになり、ハザードが発生する。そこで従来では、Ａ
ＮＤ回路１の出力信号ＸをＤタイプフリップフロップ１
１のディレィ（Ｄ）に入力し、入力信号Ａに対して遅延
回路６０時間差分以上の遅延を持たせたクロック信号Ｃ
をＤタイプフリップフロップ１１のクロック入力（ＣＫ
）に加えることによシ第４図に示す出力信号００波形が
得られ、ハザードを防止することができる。
遅延を生じている。この信号Ａ、ｂをＡＮＤ回路１に入
力すると、ＡＮＤ回路１の出力信号Ｘの波形は第４図の
ようになり、ハザードが発生する。そこで従来では、Ａ
ＮＤ回路１の出力信号ＸをＤタイプフリップフロップ１
１のディレィ（Ｄ）に入力し、入力信号Ａに対して遅延
回路６０時間差分以上の遅延を持たせたクロック信号Ｃ
をＤタイプフリップフロップ１１のクロック入力（ＣＫ
）に加えることによシ第４図に示す出力信号００波形が
得られ、ハザードを防止することができる。
発明が解決しようとする課題
しかし従来の方法では、クロック信号Ｃが必要であるこ
とと、クロック信号Ｃに入力信号Ａに対して遅延回路６
の時間差分以上に十分余裕のある遅延を持たさなければ
ならないので、そのクロック信号Ｃによシ検知される出
力信号Ｏの遅延が入力信号Ａに対して大きくなってしま
い高速性を要する回路では使用することが困難であると
いう課題があった。
とと、クロック信号Ｃに入力信号Ａに対して遅延回路６
の時間差分以上に十分余裕のある遅延を持たさなければ
ならないので、そのクロック信号Ｃによシ検知される出
力信号Ｏの遅延が入力信号Ａに対して大きくなってしま
い高速性を要する回路では使用することが困難であると
いう課題があった。
上記課題を解決するため本発明は、クロック信号Ｃを用
いず、高速性を要する回路においても使用できることを
目的とするものである。
いず、高速性を要する回路においても使用できることを
目的とするものである。
課題を解決するための手段
そしてこの目的を達成するために本発明は、第一の入力
信号を第一及び第二のＤタイプフリップフロップのそれ
ぞれのディレィ入力とリセット入力に接続し、その各々
の出力の論理和をとった後、前記ＡＮＤ回路の第一の入
力に接続し、第二の入力信号は、第二のＤタイプフリッ
プフロップのクロック入力と前記ＡＮＤ回路の第二の入
力に接続すると共に、インバータを介して第一のＤタイ
プフリップフロップのクロック入力（ＣＫ１）に接続す
る構成としたものである。
信号を第一及び第二のＤタイプフリップフロップのそれ
ぞれのディレィ入力とリセット入力に接続し、その各々
の出力の論理和をとった後、前記ＡＮＤ回路の第一の入
力に接続し、第二の入力信号は、第二のＤタイプフリッ
プフロップのクロック入力と前記ＡＮＤ回路の第二の入
力に接続すると共に、インバータを介して第一のＤタイ
プフリップフロップのクロック入力（ＣＫ１）に接続す
る構成としたものである。
作 用
本発明は前記した構成により、Ｄタイプフリップフロッ
プによってＡＮＤ回路への入力信号の相対的な時間差の
同期をとることによりノ・ザード発生が防止でき、入力
信号自身をＤタイプフリップフロップのクロック信号と
しているので、同期のための他からのクロック信号を必
要とせず、高速性を要する回路にも使用することができ
るものである。
プによってＡＮＤ回路への入力信号の相対的な時間差の
同期をとることによりノ・ザード発生が防止でき、入力
信号自身をＤタイプフリップフロップのクロック信号と
しているので、同期のための他からのクロック信号を必
要とせず、高速性を要する回路にも使用することができ
るものである。
実施例
第１図に本発明のハザード防止回路の一実施例による回
路図を示す。なお第３図と同一部分には、同一番号を付
している。
路図を示す。なお第３図と同一部分には、同一番号を付
している。
第１図で２はＯＲ回路、３．４はＤタイプフリップフロ
ップ、５はインバータであり他は従来例と同じである。
ップ、５はインバータであり他は従来例と同じである。
入力端子７は、Ｄタイプフリップフロップ３゜４のディ
レィ入力（Ｄ）とリセット入力（Ｒ８）に接続され、入
力端子８は、遅延回路６を介して、Ｄタイプフリップフ
ロップ４へはそのまま、Ｄタイプフリップフロップ３へ
はインバータ６を介して接続する。Ｄタイプフリップフ
ロップ３，４の出力Ｑ１．Ｑ２はＯＲ回路２の入力に接
続されその出力Ｑは、ＡＮＤ回路１の第一の入力に接続
される。ＡＮＤ回路１の第二の入力へは遅延回路６から
の出力をそのｔま接続する。
レィ入力（Ｄ）とリセット入力（Ｒ８）に接続され、入
力端子８は、遅延回路６を介して、Ｄタイプフリップフ
ロップ４へはそのまま、Ｄタイプフリップフロップ３へ
はインバータ６を介して接続する。Ｄタイプフリップフ
ロップ３，４の出力Ｑ１．Ｑ２はＯＲ回路２の入力に接
続されその出力Ｑは、ＡＮＤ回路１の第一の入力に接続
される。ＡＮＤ回路１の第二の入力へは遅延回路６から
の出力をそのｔま接続する。
尚、本実施例においては、ロウアクティブリセット付き
のＤタイプフリップフロップを用いたが、ハイアクティ
ブリセット付きのＤタイプフリップフロップを用いると
きは、この部分にインバータを挿入すればよいことは容
易にわかる。
のＤタイプフリップフロップを用いたが、ハイアクティ
ブリセット付きのＤタイプフリップフロップを用いると
きは、この部分にインバータを挿入すればよいことは容
易にわかる。
以上のように構成されたハザード防止回路の動作につい
て以下に説明する。
て以下に説明する。
第２図に本発明の一実例によるハザード防止回路の動作
タイムチャートを示す。信号Ａは、入力端子７への入力
信号で、信号すは、入力端子８への入力信号Ｂが遅延回
路６を介した後の信号である。信号すは、信号Ａに対し
て遅延回路６の分だけ遅延が生じている。信号すは、Ｄ
タイプフリップフロップ４のクロック入力ＣＫ２に、又
インバタ５を介してＤタイプフリップフロップ３のクロ
ック人力ＣＫ１に接続され、各々のＤタイプフリップフ
ロップ３，４の入力ＤＩ、Ｄ２に接続されている信号Ａ
を検知している。又、信号Ａは、Ｄタイプフリップフロ
ップ３．４のリセット（Ｒ３）にも接続されており、信
号Ａが”Ｌ”のときリセットがかかり、出力Ｑ１，０２
はＬ”となる。
タイムチャートを示す。信号Ａは、入力端子７への入力
信号で、信号すは、入力端子８への入力信号Ｂが遅延回
路６を介した後の信号である。信号すは、信号Ａに対し
て遅延回路６の分だけ遅延が生じている。信号すは、Ｄ
タイプフリップフロップ４のクロック入力ＣＫ２に、又
インバタ５を介してＤタイプフリップフロップ３のクロ
ック人力ＣＫ１に接続され、各々のＤタイプフリップフ
ロップ３，４の入力ＤＩ、Ｄ２に接続されている信号Ａ
を検知している。又、信号Ａは、Ｄタイプフリップフロ
ップ３．４のリセット（Ｒ３）にも接続されており、信
号Ａが”Ｌ”のときリセットがかかり、出力Ｑ１，０２
はＬ”となる。
以上のことにより、各々のＤタイプフリップフロップ３
，４からの出力Ｑ１．Ｑ２の波形は第２図に示すものと
なる。このＱｌとＱ２の信号の論理和をとることにより
、信号Ａと同位相で、その立ち上がりが信号すに同期し
た信号Ｑが得られる。
，４からの出力Ｑ１．Ｑ２の波形は第２図に示すものと
なる。このＱｌとＱ２の信号の論理和をとることにより
、信号Ａと同位相で、その立ち上がりが信号すに同期し
た信号Ｑが得られる。
さらに、信号Ｑと信号すの論理積をとると、第２図に示
すような出力Ｘなるハザードのない出力波形が得られる
ことがわかる。ここで、前記実施例では、ＡＮＤ回路に
おけるハザード防止回路を挙けたが、ＮＡＮＤＡＮＤ回
路ても同様の回路でハザードを防止することができるの
はいうまでもない。
すような出力Ｘなるハザードのない出力波形が得られる
ことがわかる。ここで、前記実施例では、ＡＮＤ回路に
おけるハザード防止回路を挙けたが、ＮＡＮＤＡＮＤ回
路ても同様の回路でハザードを防止することができるの
はいうまでもない。
発明の効果
以上の発明によれば、ＡＮＤ回路において入力信号゛に
相対的な時間差があった場合、遅延時間の大きい方の入
力信号を立ち上がりエツジの同期信号としているため、
入力信号に対する出力信号の遅延をほとんどなくするこ
とができ、又同期をとるための他のりｄツク信号も必要
とせずに、ＡＮＤ回路の出力におけるハザード発生を防
止することができる。さらに従来では、出力のパルス幅
が同期のための他からのクロック信号の周期に依存する
のに対し、本発明では、他からのクロック信号を用いて
いないので、クロック信号とは独立した再現性のよい出
力パルス幅を得ることができる。
相対的な時間差があった場合、遅延時間の大きい方の入
力信号を立ち上がりエツジの同期信号としているため、
入力信号に対する出力信号の遅延をほとんどなくするこ
とができ、又同期をとるための他のりｄツク信号も必要
とせずに、ＡＮＤ回路の出力におけるハザード発生を防
止することができる。さらに従来では、出力のパルス幅
が同期のための他からのクロック信号の周期に依存する
のに対し、本発明では、他からのクロック信号を用いて
いないので、クロック信号とは独立した再現性のよい出
力パルス幅を得ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例にかかるＡＮＤ回路における
ハザード防止回路を示す回路図、第２図は第１図のハザ
ード防止回路の動作タイムチャート、第３図は従来のＡ
ＮＤ回路におけるハザード防止回路図、第４図は第３図
の従来のハザード防止回路の動作タイムチャートである
。又、第６図はＡＮＤ回路におけるハザード発生例の回
路図で、第６図は第６図のハザード発生回路の動作タイ
ムチャートである。 １・・・・・・ＡＮＤ回路、２・・・・・・ＯＲ回路、
３．４・・・１０．Ｄタイプフリップフロップ、６・・
・・・・インバータ、６・・・・・・遅延回路、７，８
・・・・・・入力端子、９・・・・・・出力端子。 第１図 Ｉ・・−４〜Ｄ回語 ２゛−θに回路 ３＋４ ・・・ＤタイデフヮッフｒロッグＳ・−インパ
ーク ｔ−・＃星回路 ７８−・・へカを玲子 ９− 出太塙径 ノ寸−ト“ 第 図 ＩＱ−°−クロックｆｉ子 １１−０タノグフソワプフロツグ 第 諷 手続補装置（方式） ％式％ １ 事件の表示 平成 発明の名称 １年特許願第 ７５２９５号 ハザード防止回路 補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１００６番地名 称
（５８２） 松下電器産業株式会社代表者
谷 井 昭 雄 代 理 人 〒５７１ 住 所 大阪府門真市大字門真１００６番地７ 補正の内容 （１）明細書第１頁第３行の「ハザード防止装置」を「
ハザード防止回路」に補正します。
ハザード防止回路を示す回路図、第２図は第１図のハザ
ード防止回路の動作タイムチャート、第３図は従来のＡ
ＮＤ回路におけるハザード防止回路図、第４図は第３図
の従来のハザード防止回路の動作タイムチャートである
。又、第６図はＡＮＤ回路におけるハザード発生例の回
路図で、第６図は第６図のハザード発生回路の動作タイ
ムチャートである。 １・・・・・・ＡＮＤ回路、２・・・・・・ＯＲ回路、
３．４・・・１０．Ｄタイプフリップフロップ、６・・
・・・・インバータ、６・・・・・・遅延回路、７，８
・・・・・・入力端子、９・・・・・・出力端子。 第１図 Ｉ・・−４〜Ｄ回語 ２゛−θに回路 ３＋４ ・・・ＤタイデフヮッフｒロッグＳ・−インパ
ーク ｔ−・＃星回路 ７８−・・へカを玲子 ９− 出太塙径 ノ寸−ト“ 第 図 ＩＱ−°−クロックｆｉ子 １１−０タノグフソワプフロツグ 第 諷 手続補装置（方式） ％式％ １ 事件の表示 平成 発明の名称 １年特許願第 ７５２９５号 ハザード防止回路 補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１００６番地名 称
（５８２） 松下電器産業株式会社代表者
谷 井 昭 雄 代 理 人 〒５７１ 住 所 大阪府門真市大字門真１００６番地７ 補正の内容 （１）明細書第１頁第３行の「ハザード防止装置」を「
ハザード防止回路」に補正します。
Claims (1)
- 第一の入力信号を第一及び第二の二つのＤタイプフリッ
プフロップのそれぞれのディレィ入力とリセット入力に
接続し、その各々の出力の論理和をとってＡＮＤ回路の
第一の入力に接続し、第二の入力信号は、第二のＤタイ
プフリップフロップのクロック入力と前記ＡＮＤ回路の
第二の入力に接続すると共に、インバータを介して、第
一のＤタイプフリップフロップのクロック入力に接続す
る構成としたハザード防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275295A JPH03136519A (ja) | 1989-10-23 | 1989-10-23 | ハザード防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275295A JPH03136519A (ja) | 1989-10-23 | 1989-10-23 | ハザード防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136519A true JPH03136519A (ja) | 1991-06-11 |
Family
ID=17553443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275295A Pending JPH03136519A (ja) | 1989-10-23 | 1989-10-23 | ハザード防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
| JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
-
1989
- 1989-10-23 JP JP1275295A patent/JPH03136519A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5682114A (en) * | 1994-10-25 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit, ring oscillator, and flip-flop circuit |
| JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03136519A (ja) | ハザード防止回路 | |
| JPS62265815A (ja) | デユ−テイ変換回路 | |
| KR0152346B1 (ko) | 클럭 스위칭 회로 | |
| JP2605895B2 (ja) | トリガ信号発生器 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPH0282812A (ja) | クロック切換方式 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPH04127617A (ja) | 位相差パルス信号の分周装置 | |
| KR900001444Y1 (ko) | 동기 자동 주파수 제어회로 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JP2605894B2 (ja) | トリガ信号発生器 | |
| JPH04207216A (ja) | 非重複２相クロック発生回路 | |
| JPH04140912A (ja) | 論理回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPS6384347A (ja) | 位相検出信号発生回路 | |
| JPH01114120A (ja) | 信号合成回路 | |
| JPH0336812A (ja) | 同期回路 | |
| JPH0271638A (ja) | タイミング信号発生装置 | |
| JPS61234617A (ja) | 信号同期クロツクパルス作成回路 | |
| JPH0437215A (ja) | 微分パルス作成回路 | |
| JPH04186913A (ja) | エッジ検出回路 | |
| KR980006918A (ko) | 50% 듀티 사이클 데이타 발생기(50% Duty Cycle Data Generator) | |
| JPH01154625A (ja) | Ｐｌｌ同期検出回路 | |
| JPH0137886B2 (ja) | ||
| JPH01157122A (ja) | デイジタル位相同期回路 |