JP2002519883A - クロック位相シフターを有する遅延ロックループ - Google Patents
クロック位相シフターを有する遅延ロックループInfo
- Publication number
- JP2002519883A JP2002519883A JP2000556446A JP2000556446A JP2002519883A JP 2002519883 A JP2002519883 A JP 2002519883A JP 2000556446 A JP2000556446 A JP 2000556446A JP 2000556446 A JP2000556446 A JP 2000556446A JP 2002519883 A JP2002519883 A JP 2002519883A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- delay
- delay line
- clk
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 44
- 238000010586 diagram Methods 0.000 description 18
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 11
- 230000010363 phase shift Effects 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 10
- 238000012423 maintenance Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 230000001934 delay Effects 0.000 description 6
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 5
- 230000007613 environmental effect Effects 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000004064 dysfunction Effects 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
Description
ものである。更に詳細には、本発明は、広い周波数範囲にわたってクロック信号
をロックすることの可能なDLLに関するものである。
システムは、システム全体にわたっての要素を同期させるために1個又はそれ以
上のクロック信号に依存する。典型的に、1個又はそれ以上のクロック信号は1
本又はそれ以上のクロック線を介してシステム全体にわたり分布される。然しな
がら、例えばクロックバッファ遅延、高度に負荷がかけられたクロック線の高い
容量、伝搬遅延等の種々の問題に起因して、システムの異なる部分におけるクロ
ック信号の上昇エッジは同期されない場合がある。システムのある部分における
上昇(又は下降)エッジとシステムの別の部分における対応する上昇(又は下降
)エッジとの間の時間差は「クロックスキュー」と呼ばれる。
えば、デジタルシステムにおける回路にとって第二フリップフロップ入力を駆動
する第一フリップフロップ出力を有するものであることが一般的である。両方の
フリップフロップのクロック入力上のクロックが同期されている場合には、第一
フリップフロップにおけるデータは成功裡に第二フリップフロップ内にクロック
入力される。然しながら、第二フリップフロップ上のアクティブエッジがクロッ
クスキューによって遅延される場合には、第二フリップフロップは第一フリップ
フロップが状態を変化させる前に第一フリップフロップからのデータを取得しな
い可能性がある。
クループが使用されている。遅延ロックループは、典型的に、システムのある部
分における基準クロック信号のアクティブエッジをシステムの別の部分からのフ
ィードバッククロック信号と同期させるために遅延要素を使用する。図1は論理
回路190へ結合されている従来の遅延ロックループ100のブロック図を示し
ている。遅延ロックループ100は、遅延線110と位相検知器120とを有し
ており、基準クロック信号REF CLKを受取り且つ出力クロック信号O C
LKを駆動する。
け基準クロック信号REF CLKを遅延させる。従って、出力クロック信号O CLKの各クロックエッジは、伝搬遅延D(図2A参照)だけ基準クロック信
号REF CLKの対応するクロックエッジに対して遅れている。位相検知器1
20は以下に説明するように遅延線110を制御する。遅延線110は最小伝搬
遅延D MIN及び最大伝搬遅延D MAXを発生することが可能である。
信号O CLKはクロックスキュー180だけスキューされる。クロックスキュ
ー180は、出力クロック信号O CLKを担持するクロック信号線上の伝搬遅
延(例えば、クロック信号線上の高度の負荷に起因する)又は種々のクロックバ
ッファ(不図示)における遅延によって発生される場合がある。出力クロック信
号O CLKを出力クロック信号O CLKのスキューしたものから区別するた
めに、該スキューしたものはスキューされたクロック信号S CLKと呼称する
。スキューしたクロック信号S CLKは論理回路190内のクロック回路のク
ロック入力端子(不図示)を駆動する。スキューしたクロック信号S CLKは
、又、フィードバック経路170を介して遅延ロックループ100へ経路付けさ
れる。典型的に、フィードバック経路170は特にスキューされたクロック信号
S CLKを遅延ロックループ110へ経路付けするために専ら使用される。従
って、フィードバック経路170上の何等かの伝搬遅延は最小であり無視可能な
スキューを発生するに過ぎない。
、スキューしたクロック信号S CLKのタイミング線図を与えている。これら
3つのクロック信号は同一の周波数F(不図示)及び周期Pを有しており、且つ
全てがアクティブ高である(即ち、上昇エッジがアクティブエッジである)。出
力クロック信号O CLKは伝搬遅延Dによって遅延されるので、出力クロック
信号O CLKのクロックエッジ220は伝搬遅延Dだけ基準クロック信号RE
F CLKの対応するクロックエッジ210から遅れる。同様に、スキューした
クロック信号S CLKのクロックエッジ230は、クロックスキュー180(
図1)によって発生された伝搬遅延である伝搬遅延SKEWだけ出力クロック信
号O CLKの対応するクロックエッジ220に対して遅れる。従って、スキュ
ーしたクロック信号S CLKのクロックエッジ230は、伝搬遅延D+伝搬遅
延SKEWに等しい伝搬遅延DSKEWだけ基準クロック信号REF CLKの
クロックエッジ210に対して遅れる。
を制御する。然しながら、遅延線110は負の遅延を発生することは不可能であ
り、従って、クロックエッジ230はクロックエッジ210に対して同期させる
ことは不可能である。然しながら、クロック信号は周期的な信号である。従って
、遅延ロックループ100は、スキューされたクロック信号S CLKのクロッ
クエッジ240が基準クロック信号REF CLKのクロックエッジ210と同
期するように、出力クロック信号O CLKを更に遅延させることによって基準
クロック信号REF CLK及びスキューされたクロック信号S CLKを同期
させることが可能である。図2Bに示したように、伝搬遅延Dは、伝搬遅延DS
KEWが周期Pに等しいように調節される。特に、遅延線110は、伝搬遅延D
が周期P−伝搬遅延SKEWに等しくなるまで増加されるようにチューニングさ
れる。伝搬遅延DSKEWは同期を得るために周期Pの任意の倍数増加させるこ
とが可能であるが、殆どの遅延ロックループはこのように大きな伝搬遅延を発生
することが可能な遅延線を有するものではない。
遅延ロックループ100に対する実際の制御メカニズムは異なる場合がある。例
えば、遅延ロックループ100の1つの態様においては、遅延線110はパワー
オン又はリセットの後の最小伝搬遅延D MINに等しい伝搬遅延Dで開始する
。次いで、位相検知器110が、基準クロック信号REF CLKがスキューさ
れたクロック信号S CLKと同期されるまで伝搬遅延Dを増加させる。別のシ
ステムにおいては、遅延ロックループ100は、パワーオン又はリセットの後に
、最小伝搬遅延D MIN及び最大伝搬遅延D MAXの平均に等しい伝搬遅延
Dで開始する。次いで、位相検知器120は基準クロック信号REF CLKを
スキューされたクロック信号S CLKと同期させるために伝搬遅延Dを増加さ
せるか又は減少させるか(又はどちらもしないか)を決定する。例えば、位相検
知器120は、図2Aに示したクロック信号に対し伝搬遅延Dを増加させる。然
しながら、位相検知器120は、図2Cに示したクロック信号に対しては伝搬遅
延Dを減少させる。
REF CLKに対して「遅れている」と言われる。何故ならば、基準クロック
信号REF CLKの上昇エッジとスキューされているクロック信号S CLK
の次の上昇エッジとの間の時間は、スキューされているクロック信号S CLK
の上昇エッジと基準クロック信号REF CLKの次の上昇エッジとの間の時間
よりも小さいからである。然しながら、図2Aにおいて、基準クロック信号RE
F CLKはスキューされたクロック信号S CLKに対して「遅れ」ていると
言われる。何故ならば、スキューされたクロック信号S CLKの上昇エッジと
基準クロック信号REF CLKの次の上昇エッジとの間の時間は、基準クロッ
ク信号REF CLKの上昇エッジとスキューされたクロック信号S CLKの
次の上昇クロックエッジとの間の時間よりも小さいからである。一方、図2Aに
おいて、スキューされたクロック信号S CLKは基準クロック信号REF C
LKに対して「先行」していると言うことが可能である。
を同期させた後に、遅延ロックループ100は基準クロック信号REF CLK
及びスキューされたクロック信号S CLKをモニタし且つ伝搬遅延Dを調節し
て同期を維持する。例えば、多分温度上昇によって発生されて伝搬遅延SKEW
が増加すると、遅延ロックループ100は補償を行うために伝搬遅延Dを減少さ
せねばならない。逆に、伝搬遅延SKEWが、多分、温度が低下することによっ
て発生されて減少すると、遅延ロックループ100は補償を行うために伝搬遅延
Dを増加させねばならない。遅延ロックループ100が最初に基準クロック信号
REF CLK及びスキューされたクロック信号S CLKを同期させるべく試
みる時間はロック取得と呼ばれる。遅延ロックループ100が同期を維持するこ
とを試みる時間はロック維持と呼ばれる。ロック取得の終り、即ち同期が最初に
確立された場合の伝搬遅延Dの値は初期伝搬遅延IDと呼ばれる。
搬遅延D MAXとの間の伝搬遅延を与えることが可能であるに過ぎない。ロッ
ク維持期間中に、遅延ロックループ100は、最小伝搬遅延D MINよりも小
さな伝搬遅延Dが同期を維持するために必要とされる場合に、同期を失う場合が
ある。同様に、最大伝搬遅延D MAXより大きな伝搬遅延Dが同期を維持する
ために必要とされる場合に同期を失う場合がある。
間にロック取得が発生すると、遅延ロックループ100は非常に小さな初期伝搬
遅延IDでもって同期を達成する蓋然性がある。何故ならば、伝搬遅延SKEW
は周期Pに関して大きいものである可能性があるからである。システムの温度が
更に増加するに従い、伝搬遅延SKEWは、伝搬遅延SKEW+最小伝搬遅延D MINが周期Pよりも大きい点にまで増加する可能性がある。この場合には、
遅延ロックループ100は再度ロック取得を行わねばならず、そのことは出力ク
ロック信号O CLK内にグリッジ及びノイズを導入する可能性があり、そのこ
とはスキューされたクロック信号S CLK内にグリッジ及びノイズを発生させ
る可能性がある。
なものである。更に、複数個のクロック周波数で動作するように設計されたシス
テムの場合には、低周波数動作はその問題を複雑化する蓋然性がある。何故なら
ば、クロック周期Pは非常に長いからである。長いクロック周期はより広い時間
間隔にわたって伝搬遅延Dを変換させる可能性がある。従って、広範なクロック
周波数及び環境限界にわたって同期を維持することが可能な遅延ロックループに
対する必要性が存在している。
クロック信号をスキューしたクロック信号と同期させる遅延ロックループを提供
している。ロックウインドウは、伝搬遅延の最小伝搬遅延と最大伝搬遅延との間
の時間期間である。ロックウインドウの範囲は、遅延線の伝搬遅延を変化させる
ことによって補償された場合に環境条件又はクロック周波数における変化が同期
を失わせることがないことを確保するように選択される。本発明の1実施例に基
づく遅延ロックループは基準クロックを同期させるための遅延線に加えてクロッ
ク位相シフターを組込んでいる。クロック位相シフターによって与えられる増加
された柔軟性はシステム動作期間中にクロック同期を失う確率を著しく減少させ
る。
延線の出力(即ち、遅延されたクロック信号)がクロック位相シフターへ供給さ
れ、それは1つ又はそれ以上の位相シフトされたクロック信号を発生することが
可能である。出力発生器が遅延されたクロック信号及び該1つ又はそれ以上の位
相シフトされたクロック信号を受取る。出力発生器は該クロック信号のうちの1
つを出力クロック信号として出力端子上に供給する。位相検知器が基準クロック
信号を遅延ロックループのフィードバック入力端子上で受取ったスキューされた
クロック信号と比較し、基準クロック信号をスキューされたクロック信号と同期
させるために遅延線の伝搬遅延を増加させるべきか又は減少させるべきかを決定
する。
信号を発生する。位相シフトされたクロック信号の各々は他のN−2個のクロッ
ク信号及び遅延されたクロック信号から360/N度だけ位相シフトされている
。例えば、クロック位相シフターが3個の位相シフトされたクロック信号(即ち
、Nは4に等しい)を発生した場合には、位相シフトされたクロック信号は90
度、180度、270度だけ遅延されたクロック信号から位相シフトされる。ク
ロック位相シフターはN個の遅延線及び位相検知器を使用して実現することが可
能である。
ことが可能である。本発明の1実施例においては、該制御器は出力発生器をして
遅延されたクロック信号を出力クロックとして駆動する。該制御器は、遅延線の
伝搬遅延を初期遅延へ調節することによって基準クロック信号をスキューされた
クロック信号と同期させる。初期遅延がロックウインドウ内のものでない場合に
は、該制御器は出力発生器をして第一位相シフトされたクロック信号を出力信号
として駆動させる。次いで、該制御器及び位相検知器は、遅延線の伝搬遅延を第
二初期遅延へ調節することによって基準クロック信号をスキューされたクロック
信号と同期させる。第二初期遅延がロックウインドウ内のものでない場合には、
該制御器は出力発生器をして第二の位相シフトされたクロック信号を出力クロッ
クとして使用させる。該制御器は、ロックウインドウ内の初期遅延が見つかるま
でこのような態様で継続して動作を行う。
受取るべく結合されている。クロック位相シフターは基準クロック信号から位相
シフトされている位相シフトされたクロック信号を発生する。基準クロック信号
又はクロックシフターからの位相シフトされたクロック信号のうちの1つが遅延
線の入力信号として選択される。該遅延線は該制御器及び位相検知器によって制
御され、入力クロック信号を遅延し且つスキューされたクロック信号を基準クロ
ック信号と同期させる。
システムにおいて使用することの可能な遅延ロックループ回路を提供している。
本発明の遅延ロックループ回路は低周波数適用例にとって適したものである。本
発明は以下の説明及び図面を参照してより良く理解される。
のブロック図である。遅延ロックループ300は遅延線310と、クロック位相
シフター350と、制御器330と、出力発生器340と、位相検知器320と
を有している。遅延ロックループ300は基準入力端子302を介して基準クロ
ック信号REF CLKを受取り且つ出力端子304上に出力クロック信号O
CLKを発生する。図1に関して先に説明したように、出力クロック信号O C
LKはクロックスキュー180によってスキューされたクロック信号S CLK
へスキューされており、それは論理回路190をクロック動作させる。スキュー
されたクロック信号S CLKは、又、フィードバック経路170を介して遅延
ロックループ300のフィードバック端子306へフィードバックされる。
線310によって遅延されて遅延されたクロック信号D CLKを発生する。遅
延されたクロック信号D CLKは、遅延線310における伝搬遅延Dだけクロ
ック信号REF CLKから遅延される。調節可能な遅延線を遅延ロックループ
300と共に使用することも可能である。遅延されたクロック信号D CLKは
クロック位相シフター350の入力端子へ供給され且つ出力発生器340の入力
端子へ供給される。
信号P CLK 1乃至P CLK N−1を発生し、尚Nは正の整数である。
1実施例においては、位相シフトされたクロック信号P CLK 1は遅延され
たクロック信号D CLKから360/N度だけ位相シフトされる。位相シフト
されたクロック信号P CLK 2は2×(360/N)度だけ位相シフトされ
る。位相シフトされたクロック信号P CLK N−1は(N−1)×(360
/N)度だけ位相シフトされる。従って、一般的に、位相シフトされたクロック
信号P CLK ZはZ×(360/N)だけ位相シフトされ、尚Zは1と(N
−1)との間の整数である。遅延されたクロック信号D CLKは位相シフトさ
れたクロック信号P CLK 0と考えることが可能である。何故ならば、遅延
されたクロック信号D CLKはそれ自身から0度の位相シフトを有しているか
らである。更に、遅延ロックループ300の幾つかの実施例においては、クロッ
ク位相シフター350が遅延されたクロック信号D CLKと同一の位相及び周
波数を有する位相シフトされた信号P CLK Nを発生する。
相シフトされたクロック信号P CLK 1は遅延されたクロック信号D CL
Kから90度位相シフトされている。従って、論理的な結果として、位相シフト
されたクロック信号P CLK 2は遅延されたクロック信号D CLKから1
80度だけ位相シフトされ且つ位相シフトされたクロック信号P CLK 3は
遅延されたクロック信号D CLKから270度だけ位相シフトされる。然しな
がら、本発明の原理は位相シフトされたクロック信号の間の位相シフト動作のそ
の他のパターンを使用するクロック位相シフター350のその他の実施例に対し
ても適用可能である。
メインにおける位相シフト動作の等価なものはクロック信号を遅延させることで
ある。特に、第一クロック信号がX度だけ第二クロック信号から位相シフトされ
ると、第一クロック信号はX×(P/360)だけ遅延される。尚、Pは第一及
び第二クロック信号の周期である。従って、位相シフトされたクロック信号P
CLK 1が遅延されたクロック信号D CLKから90度位相シフトされてい
る場合には、位相シフトされたクロック信号P CLK 1は遅延されたクロッ
ク信号D CLKの周期の4分の1だけ遅延される。位相シフト動作によって発
生される遅延を他の伝搬遅延から区別するために、位相シフト動作によって発生
される遅延は位相シフトされた遅延P D Zと呼ばれる。位相シフトされたク
ロック信号P CLK ZはZ×(360/N)度だけ位相シフトされているの
で、位相シフトされたクロック信号P CLK ZはZ×(P/N)に等しい位
相シフトされた遅延P D Zを有しており、尚Zは1と(N−1)との間の整
数である。
ング線図を示している。特に、クロック位相シフター350は遅延されたクロッ
ク信号D CLKと90度位相がずれた位相シフトされたクロック信号P CL
K 1を発生する。従って、位相シフトされたクロック信号P CLK 1はク
ロック周期Pの4分の1だけ遅延されている。クロック位相シフター350は遅
延されたクロック信号D CLKと180度位相がずれた位相シフトされたクロ
ック信号P CLK 2を発生する。従って、位相シフトされたクロック信号P CLK 2はクロック周期Pの半分だけ遅延されている。最後に、クロック位
相シフター350は遅延されたクロック信号D CLKと270度位相がずれた
位相シフトされたクロック信号P CLK 3を発生する。従って、位相シフト
されたクロック信号P CLK 3はクロック周期Pの4分の3だけ遅延されて
いる。
端子へ位相シフトされたクロック信号を供給する。遅延ロックループ300の幾
つかの実施例においては、クロック位相シフター350は、オプションとしての
コンフィギュレーション(形態特定)バス360上で1個又はそれ以上のコンフ
ィギュレーション(形態特定)信号CFGを使用して形態特定することが可能で
ある。コンフィギュレーション信号CFGによって形態特定されるクロック位相
シフター350の1実施例について図7を参照して以下に説明する。コンフィギ
ュレーション(形態特定)信号CFGはコンフィギュレーション端子308上で
受取られ且つコンフィギュレーションバス360によってクロック位相シフター
350及び制御器330へ経路付けされる。出力発生器340は遅延されたクロ
ック信号D CLK又は位相シフトされたクロック信号のうちの1つを選択して
出力クロック信号O CLKとして供給する。クロック位相シフター350が位
相シフトされたクロック信号P CLK Nを供給する遅延ロックループ300
の実施例の場合には、出力発生器340は遅延されたクロック信号D CLKの
代わりに位相シフトされたクロック信号P CLK Nを使用することが可能で
ある。制御器330は出力発生器340を制御する。
K及び基準クロック信号REF CLKに関する位相情報を受取る。特に、位相
検知器320は、スキューされたクロック信号S CLKと基準クロック信号R
EF CLKとの同期を達成するために遅延線310からの伝搬遅延Dを増加さ
せるべきか又は減少させるべきかを制御器330へ通知する。伝搬遅延Dを増加
させるか又は減少させるかを決定するに過ぎない位相検知器320の実施例の場
合には、ジッターフィルター(不図示)を使用してクロックジッターを減少させ
ることが可能である。1実施例においては、ジッターフィルターはアップダウン
カウンタ(不図示)であって、それは伝搬遅延Dを減少させるべきである場合に
は1だけデクリメントし且つ伝搬遅延Dを増加させるべきである場合には1だけ
インクリメントする。然しながら、アップダウンカウンタが0又は何等かのその
他の所定の数に到達するまで伝搬遅延Dが調節されることはない。伝搬遅延Dが
調節される場合には、アップダウンカウンタは最大値の半分にリセットされる。
その他の実施例においては、位相検知器320は伝搬遅延Dが増加されるべきか
又は減少されるべき量を計算する。ロック取得期間中に、制御器330は、伝搬
遅延Dの初期伝搬遅延IDがロックウインドウW内にあるようにスキューされた
クロック信号S CLKを基準クロック信号REF CLKと同期させようとす
る。
Dは最小伝搬遅延D MINと最大伝搬遅延D MAXとの間でなければならな
い。D MIN及びD MAXに対する典型的な値は、夫々、3.2ナノ秒及び
46.8ナノ秒である。ロック取得期間中に、制御器330は、伝搬遅延Dの初
期伝搬遅延IDがロックウインドウW内にあることを確保する。特に、同期が最
初に確立される場合に、初期伝搬遅延IDはロックウインドウ最小値W MIN
とロックウインドウ最大値W MAXとの間でなければならない。ロックウイン
ドウWに関する限界は、遅延ロックループ300が一度ロック取得を完了すると
、遅延ロックループ300は遅延ロックループ300を包含するシステムがその
システムの設計容量内で動作する限り同期を維持することが可能であることを保
証するように設定される。
作条件において動作することが可能である。その動作条件の範囲は、伝搬遅延S
KEWが伝搬遅延値SKEW MAXにおける最大である場合の最大限界条件を
包含している。同様に、その動作条件範囲は、又、伝搬遅延SKEWが伝搬遅延
値SKEW MINにおける最小である最小限界条件を包含している。従って、
システムの動作期間中における伝搬遅延SKEWにおける最大変化(DELTA SKEW)は伝搬遅延値SKEW MAX−伝搬遅延値SKEW MINに等
しい(即ち、DELTA SKEW=SKEW MAX−SKEW MINであ
る)。ロック維持期間中の最大の保護のためには、ロックウインドウ最初値W
MINは最小伝搬遅延D MIN+DELTA SKEWと等しくさせることが
可能である。同様に、ロックウインドウ最大値W MAXは最大伝搬遅延D M
AX−DELTA SKEWと等しくすることが可能である。本発明の1実施例
においては、ロックウインドウ最小値W MINは最大伝搬遅延D MAXの約
16.5%に等しく且つロックウインドウ最大値W MAXは最大伝搬遅延D
MAXの約67.8%に等しい。
されたクロック信号S CLKの基準クロック信号REF CLKとの同期は、
伝搬遅延D+伝搬遅延SKEWが周期Pの倍数に等しい場合に達成される。式の
形で表すと、 D + SKEW = MULT(P) (1) であり、尚MULT(P)はPの倍数を表している。通常、SKEWよりも大き
なPの最も小さな倍数が使用される。
ク信号からの遅延を使用することが可能である。従って、遅延ロックループ30
0は、伝搬遅延D+位相シフトされたクロック信号からの位相シフトされた遅延
P D+伝搬遅延SKEWが周期Pの倍数である場合に同期を達成することが可
能である。式の形においては、 D + P D Z + SKEW = MULT(P) (2) 尚、P D Zは位相シフトされたクロック信号P CLK Zからの位相シフ
トされた遅延を表している。通常、伝搬遅延SKEWよりも大きなPの最も小さ
な倍数+位相シフトされた遅延P D Zが使用される。図3を参照して上述し
たように、クロック位相シフター350の1実施例においては、位相シフトされ
たクロック信号P CLK Zの位相シフトされた遅延P D ZはZ×(P/
N)に等しく、尚Zは0と(N−1)との間の整数である。Zが0に等しい場合
には、制御器330は出力発生器340をして遅延されたクロック信号D CL
Kを出力クロック信号O CLKとして使用させる。従って位相シフトされた遅
延P D 0は0に等しい。
O CLKに対して遅延されたクロック信号D CLKを使用する場合に初期遅
延ID 0と呼称することが可能である。同様に、初期遅延IDは、出力発生器
340が出力クロック信号O CLKに対して位相シフトされたクロック信号P CLK Zを使用する場合に初期遅延ID Zとして呼称することが可能であ
り、尚Zは1と(N−1)との間の正の整数である。従って、ロック取得の終り
において、式(2)は以下の如くに書き直すことが可能である。
式(3)を書き直すと、次式が与えられる。
ID Zが最小伝搬遅延D MINより小さいか又は最大伝搬遅延D MAXよ
りも大きい場合においては、遅延ロックループ300は位相シフトされたクロッ
ク信号P CLK Zを使用してスキューされたクロック信号S CLKを基準
クロック信号REF CLKと同期させることは不可能である。
れたクロック信号P CLK Zのうちのいずれか1つを選択することが可能で
あるので、制御器330はN個の初期遅延値から選択することが可能である。可
能な初期遅延値は最小オフセット値(MULT(P)−SKEW)から最大値(
MULT(P)−SKEW+(N−1)/(N×周期P))の範囲にわたってい
る。各初期遅延値の間の差は周期PをNで割算したものである。例えば、Nが4
に等しい場合には、周期Pは40ナノ秒に等しく、且つ伝搬遅延SKEWは25
ナノ秒に等しく、従って初期遅延ID 0,ID 1,ID 2,ID 3は、夫
々、15ナノ秒、5ナノ秒、35ナノ秒、25ナノ秒に等しい(式(5)を使用
して計算される)。Nが4に等しい場合には、周期Pは40ナノ秒に等しく、且
つ伝搬遅延SKEWは55ナノ秒に等しく、従って初期遅延ID 0,ID 1,
ID 2,ID 3は、夫々、25ナノ秒、15ナノ秒、5ナノ秒、35ナノ秒
に等しい。従って、制御器330はロックウインドウW内において1つ又はそれ
以上の初期遅延値を見つけ出す可能性がある。1つを超える初期遅延値がロック
ウインドウW内にある場合には、制御器330はロックウインドウW内の初期遅
延値のうちのいずれか1つを選択することが可能である。
されたクロック信号P CLK Zを使用するかを決定することが可能である。
然しながら、その他の実施例はどの位相シフトされたクロック信号P CLK
Zを使用するかを決定するために試行錯誤を行う。試行錯誤を行う制御器330
の1実施例を図9を参照して以下に説明する。
けるクロック位相シフター350の実施例は位相検知器620及び複数個の遅延
線610 1乃至610 Nを有している。遅延線610 1乃至610 Nは
直列に結合されている。遅延線610 1の入力端子は遅延されたクロック信号
D CLK(図3)等の入力クロック信号を受取る。遅延線610 Nの出力端
子は位相検知器620の入力端子へ結合している。位相検知器620は、又、別
の入力端子上の入力クロック信号D CLKを受取る。位相検知器620は制御
線625を介して全ての遅延線を並列的に制御し、且つ各遅延線は同一の量の伝
搬遅延を与える。従って、入力クロック信号D CLK及び遅延線610 Nの
出力端子上のクロック信号P CLK Nは同期され、即ち同相である。更に、
位相検知器620は遅延線610 1乃至610 Nによって発生される全体的
な伝搬遅延を入力クロックの1周期Pと等しくさせる。従って、各遅延線はP/
Nの伝搬遅延を与える。従って、遅延線610 1の出力端子はP/Nだけ入力
クロック信号から遅延されているクロック信号を供給し、一方遅延線610 2
の出力端子は2×P/Nだけ入力クロック信号から遅延されているクロック信号
を供給する。一般的に、遅延線610 Zの出力端子はZ×P/Nだけ入力クロ
ック信号から遅延されているクロック信号を供給し、尚Zは1とN−1との間の
整数である。従って、入力クロック信号が遅延されたクロック信号D CLKで
ある場合には、遅延線610 1乃至610 N−1の出力端子は夫々位相シフ
トされたクロック信号P CLK 1乃至P CLK N−1を供給する。クロ
ック位相シフター350の幾つかの実施例も遅延されたクロック信号D CLK
と同一の位相を有する遅延線610 Nの出力端子上にクロック信号P CLK Nを発生する。
可能な実施例を示している。特に、図7のクロック位相シフターは、入力クロッ
ク信号に関して90度、180度、及び270度位相がずれている3つの位相シ
フトされたクロック信号を発生させる第一モードに形態特定させることが可能で
ある。第二モードにおいては、図7のクロック位相シフターは、入力クロック信
号に関して180度位相がずれている単一の位相シフトされたクロック信号を発
生する。図7のクロック位相シフターは、位相検知器720と、遅延線710
1,710 2,710 3,710 4と、マルチプレクサ730 1,730
2,730 3、730 4を有している。コンフィギュレーション(形態特
定)線740はマルチプレクサ730 1乃至730 4の選択端子へ結合して
いる。
3)等の入力クロック信号を受取るべく結合されている。各遅延線710 Zの
出力端子はマルチプレクサ730 Zの論理1入力端子へ結合しており、尚Zは
1と3との間の整数である。各マルチプレクサ730 Zの出力端子は遅延線7
10 Z+1の入力端子へ結合しており、尚Zは1と3との間の整数である。マ
ルチプレクサ730 4の出力端子は位相検知器720の入力端子へ結合してい
る。マルチプレクサ730 1及びマルチプレクサ730 3の論理0入力端子
は接地へ結合している。然しながら、マルチプレクサ730 2の論理0入力端
子は遅延線710 1の出力端子へ結合している。同様に、マルチプレクサ73
0 4の論理0入力端子は遅延線710 3の出力端子へ結合している。位相検
知器720は、又、別の入力端子上で入力クロック信号D CLKを受取る。位
相検知器720は位相検知器620に関して上述したように遅延線710 1乃
至710 4を並列的に制御する。
ードとさせると、遅延線710 1乃至710 4は直列に結合される。第一モ
ードにおいては、各遅延線はP/4の遅延を与える。従って、入力クロック信号
が遅延されたクロック信号D CLKである場合には、各マルチプレクサ730 Zの出力端子は位相シフトされたクロック信号P CLK 1,P CLK
2,P CLK 3を供給することが可能である。
のことは図7の実施例を第二モードとさせ、遅延線710 1及び710 3の
みが直列に結合される。遅延線710 2及び710 4はそれらの入力端子を
夫々マルチプレクサ730 1及び730 3を介して接地へ結合させる。第二
モードにおいては遅延線710 1及び710 3の各々はP/2の遅延を与え
る。遅延線710 2及び710 4の入力端子を接地へ結合させることは電力
消費及びスイッチングノイズを減少させる。然しながら、第二モードにおいては
、図7の実施例は、入力クロック信号と180度位相がずれており且つマルチプ
レクサ730 2の出力端子において発生される1個の出力クロック信号を発生
するに過ぎない。
器はN入力マルチプレクサ810を有している。N入力マルチプレクサ810は
N個の入力端子810 0乃至810 N−1、選択端子812、出力端子81
4を有している。図8の出力発生器340の実施例が図3の遅延ロックループ3
00において使用されている場合には、選択端子812は制御器330へ結合さ
れ、入力端子810 0は遅延されたクロック信号D CLKを受取るべく結合
され、出力端子814は出力クロック信号O CLKを供給し、且つ入力端子8
10 1乃至810 N−1は夫々位相シフトされたクロック信号P CLK
1乃至P CLK N−1を受取るべく結合される。選択端子812上の選択信
号はどの入力信号が出力端子814上に供給されるかを決定する。出力発生器8
40のその他の実施例は、例えばクロックバッファ及びクロック分割器等の付加
的な回路を包含することが可能である。更に、出力発生器340の幾つかの実施
例は例えば位相シフトされたクロック信号の種々の形態のもの等の付加的なクロ
ック信号を駆動する。
ワーアップ又はリセットが発生すると、制御器330はリセットステージ910
へ遷移する。リセットステージ910において、制御器330は位相カウンタ(
不図示)を0へセットし、そのことは出力発生器340をして出力クロック信号
O CLKとして遅延されたクロック信号D CLKを供給させ、且つ遅延線3
10(図3)の伝搬遅延Dを開始遅延値へ調節する。伝搬遅延Dに対する開始遅
延値は、例えば、最小伝搬遅延D MIN、最大伝搬遅延D MAX、又は最小
伝搬遅延D MIN及び最大伝搬遅延D MAXの平均を包含している。次いで
、制御器910はロック取得ステージ920へ遷移する。
器330は位相検知器320からの信号に基づいて遅延線310の伝搬遅延Dを
調節する。位相検知器320は、スキューされたクロック信号S CLKを基準
クロック信号REF CLKと同期させるために伝搬遅延Dを増加させねばなら
ないか又は減少させねばならないかを決定する。ロック取得は図3乃至6を参照
して上に詳細に説明しており、従って、その説明の繰返しは割愛する。幾つかの
実施例においては、クロック位相シフター350もパワーオン/リセット信号に
よってリセットされる。これらの実施例のうちの幾つかの場合には、制御器33
0は、クロック位相シフター350が位相シフトされたクロック信号P CLK 1乃至P CLK N−1を発生する後となるまで、伝搬遅延Dを調節するも
のではない。制御器330がスキューされたクロック信号S CLKを基準クロ
ック信号REF CLKと同期させることが不可能である場合には、制御器33
0は以下に説明するようにインクリメント位相ステージ950へ遷移する。そう
でない場合には、制御器330は、制御器330がスキューされたクロック信号
S CLKを基準クロック信号REF CLK(遅延線310における初期的伝
搬遅延IDを有している)と同期させた後にチェックロックウインドウステージ
930へ遷移する。
伝搬遅延IDがロックウインドウW内にあるか否かを決定せねばならない。特に
、伝搬遅延IDがロックウインドウ最小値W MINより大きく且つロックウイ
ンドウ最大値W MAXより小さい場合には、伝搬遅延IDはロックウインドウ
W内にある。初期的伝搬遅延IDがロックウインドウW内にない場合には、制御
器330はインクリメント位相ステージ950へ遷移する。そうでない場合には
、制御器330はロック維持ステージ940へ遷移する。
Dを調節してスキューされたクロック信号S CLKを基準クロック信号REF CLKとの同期を維持する。ロック維持については先に詳細に説明したので、
その説明の繰返しは割愛する。上述したように、本発明はシステム環境条件にわ
たってロックを維持することが可能である。従って、制御器330は、制御器3
30をしてリセットステージ910へ遷移させるリセットが発生しない限り、ロ
ック維持ステージ940に留まる。
インクリメントさせ、そのことは出力発生器340をして異なる位相シフトされ
たクロック信号を選択させる。更に、制御器330は遅延線310をリセットし
、従って伝搬遅延Dはリセットステージ910において使用された開始遅延値へ
復帰する。次いで、制御器330はロック取得ステージ920へ遷移し且つ上述
した如くに進行する。
実施例は図3の実施例に関して上述したものと同一の原理を使用している。然し
ながら、図10の実施例においては、クロック位相シフター350は基準クロッ
ク信号REF CLKを使用して位相シフトされたクロック信号P CLK 1
乃至P CLK N−1を発生する。基準クロック信号REF CLK及び位相
シフトされたクロック信号P CLK 1乃至P CLK N−1は入力セレク
タ1040へ結合されている。入力セレクタ1040は基準クロック信号REF CLKか又は位相シフトされたクロック信号P CLK 1乃至P CLK
N−1のうちの1つのいずれかを遅延線入力クロック信号DLI CLKとして
選択し、それは遅延線310の入力端子へ供給される。遅延線310は出力クロ
ック信号O CLKを駆動する。制御器1030は入力セレクタ1040及び遅
延線310を位相検知器320によって供給される位相情報に基づいて制御し、
従って遅延線310はスキューされたクロック信号S CLKを基準クロック信
号REF CLKと同期させる伝搬遅延Dを与える。入力セレクタ1040は出
力発生器340と同一の回路構成を使用して実現することが可能である。
した。クロック信号の周期に比例する伝搬遅延を与えるためにクロック位相シフ
ターを使用することによって、本発明はロック取得において初期的伝搬遅延のク
ロック信号制御を与えることが可能である。ロックウインドウ内の初期的伝搬遅
延のみを受付けることにより、本発明は本発明を使用するシステムの全体的な環
境条件範囲にわたってクロック信号の同期を維持することが可能である。更に、
クロック位相シフターはクロック信号の周期に比例する伝搬遅延を供給するので
、本発明は高及び低周波数クロック信号の両方を使用するシステムへ適用するこ
とが可能である。更に、本発明の遅延ロックループは例えばFPGA、DSPチ
ップ、又はマイクロプロセサ等の単一のシリコンチップ上に完全に組込むことの
可能な純粋にデジタル回路で実現することが可能である。
に過ぎず本発明の範囲を前述した特定の実施例に制限することを意図したもので
はない。例えば、この開示に鑑み、当業者はその他のクロック位相シフター、遅
延線、出力発生器、制御器、位相検知器等を構成することが可能であり、且つこ
れらの変形特徴を使用して本発明の原理に基づく方法、回路又はシステムを形成
することが可能である。従って、本発明は添付の特許請求の範囲によってのみ制
限される。
のブロック図。
た概略図。
。
テムのブロック図。
Claims (8)
- 【請求項1】 基準入力端子と、フィードバック入力端子と、出力端子とを
具備する遅延ロックループ(DLL)回路において、 前記基準入力端子へ結合している第一遅延線、 前記第一遅延線へ結合しているクロック位相シフター、 前記DLL回路の出力端子と、前記第一遅延線と、前記クロック位相シフター
とに結合している出力発生器、 前記フィードバック入力端子と、前記基準入力端子と、前記第一遅延線とに結
合している第一位相検知器、 を有しているDLL回路。 - 【請求項2】 請求項1において、前記クロック位相シフターが複数個の(
N−1)個の位相シフトしたクロック信号を発生し、前記位相シフトしたクロッ
ク信号の各々は前記複数個の位相シフトしたクロック信号の中の別の位相シフト
したクロック信号から360/N度だけ位相シフトされているDLL回路。 - 【請求項3】 請求項1において、前記出力発生器が前記クロック位相シフ
ターを介して前記第一遅延線へ結合しているDLL回路。 - 【請求項4】 請求項1において、更に、前記出力発生器へ結合しており且
つ前記第一遅延線と前記位相検知器との間に結合されている制御器を有しており
、 前記遅延線が前記基準入力端子上の第一クロック信号に対して伝搬遅延を与え
、 前記制御器が前記フィードバック入力端子上の第二クロック信号が前記第一ク
ロック信号に遅れる場合に前記伝搬遅延を減少させ、 前記第一クロック信号が前記第二クロック信号に遅れる場合に前記制御器が前
記伝搬遅延を増加させる、 DLL回路。 - 【請求項5】 請求項1において、前記クロック位相シフターが、 前記第一遅延線へ結合している入力端子及び出力端子を具備している第二遅延
線と、 前記第二遅延線の出力端子へ結合している入力端子及び出力端子を具備してい
る第三遅延線と、 前記第二遅延線及び前記第三遅延線を制御する第二位相検知器と、 を有しており、前記第二位相検知器が前記第一遅延線へ結合している第一入力端
子と前記第三遅延線の出力端子へ結合している第二入力端子とを具備しているD
LL回路。 - 【請求項6】 請求項5において、前記第三遅延線の入力端子が第四遅延線
を介して前記第二遅延線の出力端子へ結合しているDLL回路。 - 【請求項7】 請求項5において、 前記第三遅延線の入力端子が第四遅延線と、第五遅延線と、第一マルチプレクサ
と、第二マルチプレクサと、第三マルチプレクサを介して前記第二遅延線の出力
端子へ結合しており、 前記第二位相検知器の第二入力端子が第四マルチプレクサを介して前記第三遅延
線の出力端子へ結合している、 DLL回路。 - 【請求項8】 請求項7において、 前記第一マルチプレクサが前記第二遅延線の出力端子へ結合している第一入力端
子と、接地へ結合している第二入力端子と、出力端子とを具備しており、 前記第四遅延線が前記第一マルチプレクサの出力端子へ結合している入力端子と
出力端子とを具備しており、 前記第二マルチプレクサが前記第四遅延線の出力端子へ結合している第一入力端
子と、前記第二遅延線の出力端子へ結合している第二入力端子と、出力端子とを
具備しており、 前記第五遅延線が前記第二マルチプレクサの出力端子へ結合している入力端子と
、出力端子とを具備しており、 前記第三マルチプレクサが前記第五遅延線の出力端子へ結合している第一入力端
子と、接地へ結合している第二入力端子と、前記第三遅延線の入力端子へ結合し
ている出力端子とを具備しており、 前記第四マルチプレクサが前記第三遅延線の出力端子へ結合している第一入力
端子と、前記第五遅延線の出力端子へ結合している第二入力端子と、前記第二位
相検知器の第二入力端子へ結合している出力端子とを具備している、 DLL回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/102,740 US6289068B1 (en) | 1998-06-22 | 1998-06-22 | Delay lock loop with clock phase shifter |
US09/102,740 | 1998-06-22 | ||
PCT/US1999/007775 WO1999067882A1 (en) | 1998-06-22 | 1999-04-09 | Delay lock loop with clock phase shifter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002519883A true JP2002519883A (ja) | 2002-07-02 |
JP4308436B2 JP4308436B2 (ja) | 2009-08-05 |
Family
ID=22291456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000556446A Expired - Lifetime JP4308436B2 (ja) | 1998-06-22 | 1999-04-09 | クロック位相シフターを有する遅延ロックループ |
Country Status (5)
Country | Link |
---|---|
US (4) | US6289068B1 (ja) |
EP (1) | EP1004168B1 (ja) |
JP (1) | JP4308436B2 (ja) |
DE (1) | DE69925799T2 (ja) |
WO (1) | WO1999067882A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
Families Citing this family (154)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6826169B1 (en) * | 1996-12-20 | 2004-11-30 | Fujitsu Limited | Code multiplexing transmitting apparatus |
US6480548B1 (en) | 1997-11-17 | 2002-11-12 | Silicon Graphics, Inc. | Spacial derivative bus encoder and decoder |
US6289068B1 (en) | 1998-06-22 | 2001-09-11 | Xilinx, Inc. | Delay lock loop with clock phase shifter |
US7564283B1 (en) | 1998-06-22 | 2009-07-21 | Xilinx, Inc. | Automatic tap delay calibration for precise digital phase shift |
TW406219B (en) * | 1998-08-26 | 2000-09-21 | Via Tech Inc | PLL clock generation circuit that is capable of programming frequency and skew |
KR100295056B1 (ko) | 1999-01-27 | 2001-07-12 | 윤종용 | 지연동기루프 및 방법 |
JP4286375B2 (ja) * | 1999-04-02 | 2009-06-24 | 株式会社アドバンテスト | 遅延クロック生成装置および遅延時間測定装置 |
US6507211B1 (en) | 1999-07-29 | 2003-01-14 | Xilinx, Inc. | Programmable logic device capable of preserving user data during partial or complete reconfiguration |
US6529571B1 (en) * | 1999-09-28 | 2003-03-04 | National Semiconductor Corporation | Method and apparatus for equalizing propagation delay |
US7031420B1 (en) | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
US6987823B1 (en) * | 2000-02-07 | 2006-01-17 | Rambus Inc. | System and method for aligning internal transmit and receive clocks |
US7171575B1 (en) | 2000-03-06 | 2007-01-30 | Actel Corporation | Delay locked loop for and FPGA architecture |
US6718477B1 (en) * | 2000-03-06 | 2004-04-06 | William C. Plants | Delay locked loop for an FPGA architecture |
US6826247B1 (en) | 2000-03-24 | 2004-11-30 | Stmicroelectronics, Inc. | Digital phase lock loop |
US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
US7312739B1 (en) | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
IT1320459B1 (it) * | 2000-06-27 | 2003-11-26 | Cit Alcatel | Metodo di allineamento di fase di flussi di dati appartenenti a tramea divisione di tempo relativo circuito. |
US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
KR100498739B1 (ko) * | 2000-09-01 | 2005-07-01 | 캐논 가부시끼가이샤 | 전자방출소자, 전자원 및 화상형성장치의 제조방법 |
US6918047B1 (en) * | 2000-09-07 | 2005-07-12 | Ati International, Srl | Apparatus for high data rate synchronous interface using a delay locked loop to synchronize a clock signal and a method thereof |
US7187742B1 (en) * | 2000-10-06 | 2007-03-06 | Xilinx, Inc. | Synchronized multi-output digital clock manager |
CA2424706C (en) * | 2000-10-06 | 2010-12-14 | Xilinx, Inc. | Digital phase shifter |
US6621312B2 (en) * | 2000-11-13 | 2003-09-16 | Primarion, Inc. | High bandwidth multi-phase clock selector with continuous phase output |
JP3557612B2 (ja) * | 2000-12-05 | 2004-08-25 | 日本電気株式会社 | 低レーテンシ高速伝送システム |
US6525577B2 (en) * | 2000-12-08 | 2003-02-25 | International Business Machines Corporation | Apparatus and method for reducing skew of a high speed clock signal |
US20020091885A1 (en) | 2000-12-30 | 2002-07-11 | Norm Hendrickson | Data de-skew method and system |
US7123678B2 (en) | 2001-02-01 | 2006-10-17 | Vitesse Semiconductor Corporation | RZ recovery |
US6975695B1 (en) * | 2001-04-30 | 2005-12-13 | Cypress Semiconductor Corp. | Circuit for correction of differential signal path delays in a PLL |
US7242229B1 (en) | 2001-05-06 | 2007-07-10 | Altera Corporation | Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode |
US6950487B2 (en) * | 2001-05-18 | 2005-09-27 | Micron Technology, Inc. | Phase splitter using digital delay locked loops |
JP4118536B2 (ja) * | 2001-07-03 | 2008-07-16 | 株式会社東芝 | クロック遅延設定方法 |
US6876239B2 (en) * | 2001-07-11 | 2005-04-05 | Micron Technology, Inc. | Delay locked loop “ACTIVE command” reactor |
US20030016067A1 (en) * | 2001-07-23 | 2003-01-23 | Motorola, Inc. | System employing clock signal generation and synchronization technique |
US7333527B2 (en) * | 2001-11-27 | 2008-02-19 | Sun Microsystems, Inc. | EMI reduction using tunable delay lines |
US6791380B2 (en) * | 2001-11-27 | 2004-09-14 | Winbond Electronics Corporation | Universal clock generator |
KR100516742B1 (ko) * | 2001-12-28 | 2005-09-22 | 주식회사 하이닉스반도체 | 클럭 동기 장치 |
US6911853B2 (en) * | 2002-03-22 | 2005-06-28 | Rambus Inc. | Locked loop with dual rail regulation |
US6759881B2 (en) | 2002-03-22 | 2004-07-06 | Rambus Inc. | System with phase jumping locked loop circuit |
US6952123B2 (en) * | 2002-03-22 | 2005-10-04 | Rambus Inc. | System with dual rail regulated locked loop |
US7135903B2 (en) * | 2002-09-03 | 2006-11-14 | Rambus Inc. | Phase jumping locked loop circuit |
JP4021693B2 (ja) * | 2002-03-26 | 2007-12-12 | 富士通株式会社 | 半導体集積回路 |
US7151810B2 (en) * | 2002-04-26 | 2006-12-19 | Intel Corporation | Data and clock synchronization in multi-channel communications |
US6633190B1 (en) * | 2002-04-26 | 2003-10-14 | Intel Corporation | Multi-phase clock generation and synchronization |
US6774667B1 (en) | 2002-05-09 | 2004-08-10 | Actel Corporation | Method and apparatus for a flexible chargepump scheme for field-programmable gate arrays |
US7378867B1 (en) * | 2002-06-04 | 2008-05-27 | Actel Corporation | Field-programmable gate array low voltage differential signaling driver utilizing two complimentary output buffers |
US6720810B1 (en) | 2002-06-14 | 2004-04-13 | Xilinx, Inc. | Dual-edge-correcting clock synchronization circuit |
KR100871205B1 (ko) * | 2002-07-23 | 2008-12-01 | 엘지노텔 주식회사 | 다중 클럭 위상 결정 시스템 |
US7110446B1 (en) | 2002-07-26 | 2006-09-19 | Xilinx, Inc. | Method and apparatus for reducing effect of jitter |
US6765427B1 (en) | 2002-08-08 | 2004-07-20 | Actel Corporation | Method and apparatus for bootstrapping a programmable antifuse circuit |
US7154976B2 (en) * | 2002-08-29 | 2006-12-26 | Lsi Logic Corporation | Frequency controller |
US7434080B1 (en) * | 2002-09-03 | 2008-10-07 | Actel Corporation | Apparatus for interfacing and testing a phase locked loop in a field programmable gate array |
US6750674B1 (en) | 2002-10-02 | 2004-06-15 | Actel Corporation | Carry chain for use between logic modules in a field programmable gate array |
US6885228B2 (en) | 2002-10-02 | 2005-04-26 | Hewlett-Packard Development Company, L.P. | Non-iterative signal synchronization |
US6980041B2 (en) * | 2002-10-04 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Non-iterative introduction of phase delay into signal without feedback |
US6788124B1 (en) | 2002-10-31 | 2004-09-07 | Xilinx, Inc. | Method and apparatus for reducing jitter in a delay line and a trim unit |
US6756822B1 (en) | 2002-10-31 | 2004-06-29 | Xilinx, Inc. | Phase detector employing asynchronous level-mode sequential circuitry |
US6847246B1 (en) | 2002-10-31 | 2005-01-25 | Xilinx, Inc. | Method and apparatus for reducing jitter and power dissipation in a delay line |
US7124314B2 (en) * | 2002-11-05 | 2006-10-17 | Ip-First, Llc | Method and apparatus for fine tuning clock signals of an integrated circuit |
US6727726B1 (en) | 2002-11-12 | 2004-04-27 | Actel Corporation | Field programmable gate array architecture including a buffer module and a method of distributing buffer modules in a field programmable gate array |
KR100926684B1 (ko) * | 2002-11-15 | 2009-11-17 | 삼성전자주식회사 | 스프레드 스펙트럼 클럭 발생기 |
US6838919B1 (en) | 2002-11-19 | 2005-01-04 | Xilinx, Inc. | DCVSL pulse width controller and system |
US6838918B1 (en) | 2002-11-19 | 2005-01-04 | Xilinx, Inc. | Hard phase alignment of clock signals using asynchronous level-mode state machine |
JP4113447B2 (ja) * | 2002-12-02 | 2008-07-09 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | ジッタ付加回路及び方法並びにパルス列生成回路及び方法 |
US6903582B2 (en) * | 2002-12-13 | 2005-06-07 | Ip First, Llc | Integrated circuit timing debug apparatus and method |
US7512188B1 (en) * | 2003-04-10 | 2009-03-31 | Xilinx, Inc. | Phase shift keying signaling for integrated circuits |
US6864722B2 (en) * | 2003-05-09 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Phase detector for a programmable clock synchronizer |
US6838902B1 (en) * | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
US6825690B1 (en) | 2003-05-28 | 2004-11-30 | Actel Corporation | Clock tree network in a field programmable gate array |
US6867615B1 (en) * | 2003-05-30 | 2005-03-15 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
US7385419B1 (en) * | 2003-05-30 | 2008-06-10 | Actel Corporation | Dedicated input/output first in/first out module for a field programmable gate array |
US6975145B1 (en) | 2003-06-02 | 2005-12-13 | Xilinx, Inc. | Glitchless dynamic multiplexer with synchronous and asynchronous controls |
US6990010B1 (en) | 2003-08-06 | 2006-01-24 | Actel Corporation | Deglitching circuits for a radiation-hardened static random access memory based programmable architecture |
US7050341B1 (en) | 2003-08-11 | 2006-05-23 | Marvell Semiconductor Israel Ltd. | Diagonal matrix delay |
US7046042B1 (en) | 2003-08-11 | 2006-05-16 | Marvell Semiconductor Israel Ltd. | Phase detector |
US7133991B2 (en) * | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
US7136958B2 (en) | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
CN1307800C (zh) * | 2003-10-09 | 2007-03-28 | 智慧第一公司 | 集成电路时序调试装置及方法 |
US7120743B2 (en) * | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
JP4671261B2 (ja) * | 2003-11-14 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
WO2005060655A2 (en) * | 2003-12-16 | 2005-07-07 | California Institute Of Technology | Deterministic jitter equalizer |
US7788451B2 (en) | 2004-02-05 | 2010-08-31 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
US7412574B2 (en) * | 2004-02-05 | 2008-08-12 | Micron Technology, Inc. | System and method for arbitration of memory responses in a hub-based memory system |
US7391246B1 (en) | 2004-03-02 | 2008-06-24 | Xilinx, Inc. | Digital high speed programmable delayed locked loop |
US7257683B2 (en) | 2004-03-24 | 2007-08-14 | Micron Technology, Inc. | Memory arbitration system and method having an arbitration packet protocol |
US7447240B2 (en) | 2004-03-29 | 2008-11-04 | Micron Technology, Inc. | Method and system for synchronizing communications links in a hub-based memory system |
US6980042B2 (en) | 2004-04-05 | 2005-12-27 | Micron Technology, Inc. | Delay line synchronizer apparatus and method |
US7046052B1 (en) | 2004-04-30 | 2006-05-16 | Xilinx, Inc. | Phase matched clock divider |
US7142033B2 (en) * | 2004-04-30 | 2006-11-28 | Xilinx, Inc. | Differential clocking scheme in an integrated circuit having digital multiplexers |
US7038519B1 (en) | 2004-04-30 | 2006-05-02 | Xilinx, Inc. | Digital clock manager having cascade voltage switch logic clock paths |
US7129765B2 (en) * | 2004-04-30 | 2006-10-31 | Xilinx, Inc. | Differential clock tree in an integrated circuit |
US7157951B1 (en) | 2004-04-30 | 2007-01-02 | Xilinx, Inc. | Digital clock manager capacitive trim unit |
US7126406B2 (en) * | 2004-04-30 | 2006-10-24 | Xilinx, Inc. | Programmable logic device having an embedded differential clock tree |
US7363419B2 (en) | 2004-05-28 | 2008-04-22 | Micron Technology, Inc. | Method and system for terminating write commands in a hub-based memory system |
US7109767B1 (en) * | 2004-07-12 | 2006-09-19 | Sun Microsystems, Inc. | Generating different delay ratios for a strobe delay |
US7480361B1 (en) | 2004-07-12 | 2009-01-20 | Xilinx, Inc. | Phase lock detector |
US20060013284A1 (en) * | 2004-07-14 | 2006-01-19 | Guebels Pierre P | Phase stuffing spread spectrum technology modulation |
US7382847B2 (en) * | 2004-07-23 | 2008-06-03 | Hewlett-Packard Development Company, L.P. | Programmable sync pulse generator |
SG120185A1 (en) | 2004-08-30 | 2006-03-28 | Micron Technology Inc | Delay lock loop phase glitch error filter |
US7088156B2 (en) * | 2004-08-31 | 2006-08-08 | Micron Technology, Inc. | Delay-locked loop having a pre-shift phase detector |
US7342430B1 (en) * | 2004-10-05 | 2008-03-11 | Kevin Chiang | Write strategy with multi-stage delay cell for providing stable delays on EFM clock |
US7848473B2 (en) * | 2004-12-22 | 2010-12-07 | Agere Systems Inc. | Phase interpolator having a phase jump |
US7499513B1 (en) | 2004-12-23 | 2009-03-03 | Xilinx, Inc. | Method and apparatus for providing frequency synthesis and phase alignment in an integrated circuit |
US20060193417A1 (en) * | 2005-02-25 | 2006-08-31 | Tellabs Operations, Inc. | Systems and methods for switching between redundant clock signals |
US7471130B2 (en) * | 2005-05-19 | 2008-12-30 | Micron Technology, Inc. | Graduated delay line for increased clock skew correction circuit operating range |
US7680173B2 (en) * | 2005-07-06 | 2010-03-16 | Ess Technology, Inc. | Spread spectrum clock generator having an adjustable delay line |
US7453301B1 (en) * | 2005-08-05 | 2008-11-18 | Xilinx, Inc. | Method of and circuit for phase shifting a clock signal |
US7453297B1 (en) | 2005-08-05 | 2008-11-18 | Xilinx, Inc. | Method of and circuit for deskewing clock signals in an integrated circuit |
US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
US7577892B1 (en) | 2005-08-25 | 2009-08-18 | Marvell International Ltd | High speed iterative decoder |
US7285996B2 (en) * | 2005-09-30 | 2007-10-23 | Slt Logic, Llc | Delay-locked loop |
TWI287913B (en) * | 2005-10-26 | 2007-10-01 | Novatek Microelectronics Corp | Offset controllable spread spectrum clock generator apparatus |
US8542050B2 (en) * | 2005-10-28 | 2013-09-24 | Sony Corporation | Minimized line skew generator |
US7509516B2 (en) * | 2005-12-06 | 2009-03-24 | Applied Materials, Inc. | AC technique for eliminating phase ambiguity in clocking signals |
US7500155B2 (en) | 2005-12-06 | 2009-03-03 | Applied Materials, Inc. | Average time extraction circuit for eliminating clock skew |
US20070127921A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Average time extraction by multiplication |
US20070127930A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Skew correction system eliminating phase ambiguity by using reference multiplication |
US20070127922A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | Eliminating clock skew by using bidirectional signaling |
US20070127615A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. | DC technique for eliminating phase ambiguity in clocking signals |
US20070126490A1 (en) * | 2005-12-06 | 2007-06-07 | Applied Materials, Inc. Patent Counsel, Legal Affairs Dept. | Average time extraction circuit for eliminating clock skew |
US7437590B2 (en) * | 2006-02-22 | 2008-10-14 | Analog Devices, Inc. | Spread-spectrum clocking |
US20070201596A1 (en) * | 2006-02-28 | 2007-08-30 | Flowers John P | Clock synchronization using early clock |
US20070238434A1 (en) * | 2006-03-30 | 2007-10-11 | Nasser Kurd | Clock modulation circuits with time averaging |
DE102006024960B4 (de) * | 2006-05-29 | 2013-01-31 | Qimonda Ag | Signalverzögerungsschleife und Verfahren zum Einrasten einer Signalverzögerungsschleife |
US7535278B1 (en) | 2007-03-13 | 2009-05-19 | Xilinx, Inc. | Circuits and methods of using parallel counter controlled delay lines to generate a clock signal |
US20080272817A1 (en) * | 2007-05-04 | 2008-11-06 | Niels Fricke | Integrated Circuit on a Semiconductor Chip with a Phase Shift Circuit and a Method for Digital Phase Shifting |
US7602224B2 (en) * | 2007-05-16 | 2009-10-13 | Hynix Semiconductor, Inc. | Semiconductor device having delay locked loop and method for driving the same |
US7573307B2 (en) * | 2007-08-01 | 2009-08-11 | Texas Instruments Incorporated | Systems and methods for reduced area delay locked loop |
KR100879781B1 (ko) * | 2007-08-30 | 2009-01-22 | 주식회사 하이닉스반도체 | 확산-스펙트럼 클럭 발생장치 |
US7944261B1 (en) * | 2007-12-03 | 2011-05-17 | Xilinx, Inc. | Method and apparatus for detecting clock loss |
US20090186237A1 (en) | 2008-01-18 | 2009-07-23 | Rolls-Royce Corp. | CMAS-Resistant Thermal Barrier Coatings |
US7737742B2 (en) * | 2008-02-14 | 2010-06-15 | Qimonda Ag | Delay locked loop |
US8289056B2 (en) * | 2008-12-03 | 2012-10-16 | Advanced Micro Devices, Inc. | Phase detector circuit for automatically detecting 270 and 540 degree phase shifts |
CN101867356B (zh) * | 2009-04-15 | 2012-07-18 | 瑞鼎科技股份有限公司 | 具有省电控制的展频时钟产生电路 |
US9356611B1 (en) | 2009-12-30 | 2016-05-31 | Gsi Technology, Inc. | Systems and methods involving phase detection with adaptive locking/detection features |
US8638144B1 (en) | 2009-12-30 | 2014-01-28 | Gsi Technology, Inc. | Systems and methods involving phase detection with adaptive locking/detection features |
US8106692B2 (en) * | 2010-03-03 | 2012-01-31 | Elite Semiconductor Memory Technology Inc. | Method for tracking delay locked loop clock |
CN101834715B (zh) * | 2010-04-26 | 2013-06-05 | 华为技术有限公司 | 一种数据处理方法及数据处理系统以及数据处理装置 |
WO2012012431A1 (en) | 2010-07-23 | 2012-01-26 | Rolls-Royce Corporation | Thermal barrier coatings including c mas-resistant thermal barrier coating layers |
US20140261080A1 (en) | 2010-08-27 | 2014-09-18 | Rolls-Royce Corporation | Rare earth silicate environmental barrier coatings |
JP5796944B2 (ja) * | 2010-10-04 | 2015-10-21 | ラピスセミコンダクタ株式会社 | 表示パネル駆動装置 |
US20120306897A1 (en) * | 2011-05-31 | 2012-12-06 | Sandra Liu | Control circuit for interlane skew |
US9025714B2 (en) | 2013-04-30 | 2015-05-05 | Raytheon Company | Synchronous data system and method for providing phase-aligned output data |
US9312022B1 (en) | 2015-01-06 | 2016-04-12 | Micron Technology, Inc. | Memory timing self-calibration |
FR3044425A1 (fr) * | 2015-11-30 | 2017-06-02 | Commissariat Energie Atomique | Systeme de surveillance de la distance entre deux plongeurs au sein d'une palanquee |
US20190017177A1 (en) | 2017-07-17 | 2019-01-17 | Rolls-Royce Corporation | Thermal barrier coatings for components in high-temperature mechanical systems |
US11655543B2 (en) | 2017-08-08 | 2023-05-23 | Rolls-Royce Corporation | CMAS-resistant barrier coatings |
US10851656B2 (en) | 2017-09-27 | 2020-12-01 | Rolls-Royce Corporation | Multilayer environmental barrier coating |
US11714127B2 (en) | 2018-06-12 | 2023-08-01 | International Business Machines Corporation | On-chip spread spectrum characterization |
KR102534241B1 (ko) | 2018-11-05 | 2023-05-22 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치 |
US11146307B1 (en) * | 2020-04-13 | 2021-10-12 | International Business Machines Corporation | Detecting distortion in spread spectrum signals |
US11693446B2 (en) | 2021-10-20 | 2023-07-04 | International Business Machines Corporation | On-chip spread spectrum synchronization between spread spectrum sources |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5068628A (en) | 1990-11-13 | 1991-11-26 | Level One Communications, Inc. | Digitally controlled timing recovery loop |
US5465076A (en) | 1991-10-04 | 1995-11-07 | Nippondenso Co., Ltd. | Programmable delay line programmable delay circuit and digital controlled oscillator |
JPH05191233A (ja) | 1992-01-13 | 1993-07-30 | Toshiba Corp | 遅延素子 |
US5631920A (en) * | 1993-11-29 | 1997-05-20 | Lexmark International, Inc. | Spread spectrum clock generator |
US5463337A (en) | 1993-11-30 | 1995-10-31 | At&T Corp. | Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein |
US5646564A (en) | 1994-09-02 | 1997-07-08 | Xilinx, Inc. | Phase-locked delay loop for clock correction |
JP2771464B2 (ja) | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルpll回路 |
US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
US5489864A (en) | 1995-02-24 | 1996-02-06 | Intel Corporation | Delay interpolation circuitry |
US5712884A (en) * | 1995-03-31 | 1998-01-27 | Samsung Electronics Co., Ltd. | Data receiving method and circuit of digital communication system |
US5805003A (en) | 1995-11-02 | 1998-09-08 | Cypress Semiconductor Corp. | Clock frequency synthesis using delay-locked loop |
US5790612A (en) * | 1996-02-29 | 1998-08-04 | Silicon Graphics, Inc. | System and method to reduce jitter in digital delay-locked loops |
WO1997040576A1 (en) | 1996-04-25 | 1997-10-30 | Credence Systems Corporation | Frequency multiplier |
US5990714A (en) | 1996-12-26 | 1999-11-23 | United Microelectronics Corporation | Clock signal generating circuit using variable delay circuit |
US6125157A (en) | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
US6151356A (en) | 1997-04-28 | 2000-11-21 | Nortel Networks Limited | Method and apparatus for phase detection in digital signals |
US5963074A (en) | 1997-06-18 | 1999-10-05 | Credence Systems Corporation | Programmable delay circuit having calibratable delays |
JP3764560B2 (ja) * | 1997-06-20 | 2006-04-12 | 株式会社ルネサステクノロジ | デジタル遅延回路及びデジタルpll回路 |
US6014063A (en) * | 1997-08-27 | 2000-01-11 | Quiet Solutions, Inc. | Method and apparatus for reducing radiated electromagnetic emissions from harmonic frequencies for electronic equipment |
WO1999012316A2 (en) * | 1997-09-04 | 1999-03-11 | Silicon Image, Inc. | Controllable delays in multiple synchronized signals for reduced electromagnetic interference at peak frequencies |
US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
JPH11110065A (ja) | 1997-10-03 | 1999-04-23 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
JP3497710B2 (ja) * | 1997-11-07 | 2004-02-16 | 富士通株式会社 | 半導体装置 |
US6052011A (en) * | 1997-11-10 | 2000-04-18 | Tritech Microelectronics, Ltd. | Fractional period delay circuit |
JPH11177399A (ja) | 1997-12-15 | 1999-07-02 | Mitsubishi Electric Corp | クロック遅延回路およびこれを用いた発振回路、位相同期回路、クロック生成回路 |
KR20010005496A (ko) * | 1998-01-20 | 2001-01-15 | 실리콘 이미지, 인크. | 병렬 데이터 채널에서의 전자기 방해 억제를 위한 대역 확산 위상 변조 |
US6104223A (en) | 1998-01-30 | 2000-08-15 | Credence Systems Corporation | Calibratable programmable phase shifter |
JP3763673B2 (ja) * | 1998-06-11 | 2006-04-05 | 富士通株式会社 | Dll回路 |
US6289068B1 (en) | 1998-06-22 | 2001-09-11 | Xilinx, Inc. | Delay lock loop with clock phase shifter |
US6356122B2 (en) * | 1998-08-05 | 2002-03-12 | Cypress Semiconductor Corp. | Clock synthesizer with programmable input-output phase relationship |
US6043717A (en) | 1998-09-22 | 2000-03-28 | Intel Corporation | Signal synchronization and frequency synthesis system configurable as PLL or DLL |
KR100295056B1 (ko) * | 1999-01-27 | 2001-07-12 | 윤종용 | 지연동기루프 및 방법 |
US6487648B1 (en) | 1999-12-15 | 2002-11-26 | Xilinx, Inc. | SDRAM controller implemented in a PLD |
-
1998
- 1998-06-22 US US09/102,740 patent/US6289068B1/en not_active Expired - Lifetime
-
1999
- 1999-04-09 JP JP2000556446A patent/JP4308436B2/ja not_active Expired - Lifetime
- 1999-04-09 DE DE69925799T patent/DE69925799T2/de not_active Expired - Lifetime
- 1999-04-09 WO PCT/US1999/007775 patent/WO1999067882A1/en active IP Right Grant
- 1999-04-09 EP EP99916544A patent/EP1004168B1/en not_active Expired - Lifetime
-
2000
- 2000-10-06 US US09/684,528 patent/US7010014B1/en not_active Expired - Lifetime
- 2000-10-06 US US09/684,540 patent/US6775342B1/en not_active Expired - Lifetime
-
2001
- 2001-06-26 US US09/892,403 patent/US6587534B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006510300A (ja) * | 2002-12-13 | 2006-03-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 時間サイクルサプレッサを用いた低ロック時間遅延ロックループ |
Also Published As
Publication number | Publication date |
---|---|
EP1004168A1 (en) | 2000-05-31 |
DE69925799T2 (de) | 2006-05-04 |
US7010014B1 (en) | 2006-03-07 |
US6289068B1 (en) | 2001-09-11 |
JP4308436B2 (ja) | 2009-08-05 |
EP1004168B1 (en) | 2005-06-15 |
DE69925799D1 (de) | 2005-07-21 |
US6587534B2 (en) | 2003-07-01 |
US6775342B1 (en) | 2004-08-10 |
US20010033630A1 (en) | 2001-10-25 |
WO1999067882A1 (en) | 1999-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4308436B2 (ja) | クロック位相シフターを有する遅延ロックループ | |
US5355037A (en) | High performance digital phase locked loop | |
KR100366618B1 (ko) | 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법 | |
US6683478B2 (en) | Apparatus for ensuring correct start-up and phase locking of delay locked loop | |
JP4056388B2 (ja) | 同期マルチ出力デジタルクロックマネージャ | |
US6882196B2 (en) | Duty cycle corrector | |
US7453297B1 (en) | Method of and circuit for deskewing clock signals in an integrated circuit | |
US6614865B1 (en) | Phase-shift-resistant, frequency variable clock generator | |
KR100505657B1 (ko) | 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는지연 시간 보상 회로 | |
US6999547B2 (en) | Delay-lock-loop with improved accuracy and range | |
KR19990066804A (ko) | 위상 동기 루프에서 위상을 순환시키는 방법 및 장치 | |
US20050242855A1 (en) | Delay locked loop circuit | |
JP4079733B2 (ja) | 位相同期ループ回路 | |
US7003683B2 (en) | Glitchless clock selection circuit | |
KR20110119976A (ko) | 반도체 집적회로의 지연고정루프 및 그의 구동방법 | |
EP1323234B1 (en) | Digital phase shifter | |
US7453301B1 (en) | Method of and circuit for phase shifting a clock signal | |
JP2004362398A (ja) | 半導体集積回路 | |
JP3786540B2 (ja) | タイミング制御回路装置 | |
Brynjolfson et al. | A new PLL design for clock management applications | |
US6765419B2 (en) | Dynamic delay line control | |
JP2011228782A (ja) | 位相調整回路及び位相調整方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060405 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080717 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090227 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090331 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090501 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |