CN101834715B - 一种数据处理方法及数据处理系统以及数据处理装置 - Google Patents
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Abstract
本发明实施例公开了一种数据处理方法及数据处理系统以及数据处理装置，用于提高数据传输速率。本发明实施例方法包括：对接收到的包含同步比特的数据进行延迟；分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；将对所述延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿。本发明实施例还提供一种数据处理系统以及数据处理装置。本发明实施例能够有效提高数据传输速率。
Description
技术领域
本发明涉及通信领域，尤其涉及一种数据处理方法及数据处理系统以及数据处理装置。
背景技术
在模拟或数字电子系统中，信号的传输通常通过金属走线实现。在一些场合，一连串的信号可以以串行的方式传输，以节省元件间的走线数目，实现更有效的设计。尤其在数字电子系统中，各种串行接口可以很好的实现一些低速率，控制信号的传输。
上述串行传输协议中一般都需要三根走线，即数据线，时钟线和片选线；三根线互相配合才能完成信号的正确传输，但是随着系统复杂度的不断提高，为了控制走线的数目，现有技术中提出一种单线串行数字接口，即通过一根线实现一对控制端口。
现有技术的方案大致为：采用时钟信号来传输和采样信号，该时钟是发送端和接收端各自采用本地时钟。采用该本地时钟后，发送和接收数据都可以由时钟沿来触发进行。数字设计满足时序后，采用较高的本地时钟频率，就能获得较高的数据传输速率。
现有技术中，发送端和接收端各自采用的本地时钟虽然频率可以大体相同，但在相位上不能保证同步，从而导致接收端的本地时钟与发送端发送过来的数据并不对齐，因此其将数据传输速率降至本地时钟的一半或更低(即两个或更多个时钟周期传输一个数据比特)，以保证接收端能够可靠地接收数据。
所以，现有技术的方案使得实际的数据传输速率降低，只有本地时钟频率的一半甚至更低。
发明内容
本发明实施例提供了一种数据处理方法及数据处理系统以及数据处理装置，能够在实现单线串行数字接口(SSI，Single-line Serial Interface)的同时提高数据传输速率。
本发明实施例提供的数据处理方法，包括：对接收到的包含同步比特的数据进行延迟；分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；将对所述延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿。
本发明实施例提供的数据处理方法，包括：对本地时钟进行延迟得到第一时钟，第二时钟，第三时钟以及第四时钟，相邻两个时钟之间的相位差为90度；分别使用所述四个时钟对接收到的包含同步比特的数据进行采样；根据对所述包含同步比特的数据采样成功的时钟确定采样沿。
本发明实施例提供的数据处理装置，包括：第一延迟单元，用于对接收到的包含同步比特的数据进行延迟；第一采样单元，用于分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；第一确定单元，用于将对所述延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿。
本发明实施例提供的数据处理装置，包括：第二延迟单元，用于对本地时钟进行延迟得到第一时钟，第二时钟，第三时钟以及第四时钟，相邻两个时钟之间的相位差为90度；第二采样单元，用于分别使用所述四个时钟对接收到的包含同步比特的数据进行采样；第二确定单元，用于根据对所述包含同步比特的数据采样成功的时钟确定采样沿。
从以上技术方案可以看出，本发明实施例具有以下优点：
本发明实施例中，可以通过对包含同步比特的数据的采样确定采样成功的沿作为采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，从而提高了数据传输速率。
附图说明
图1为本发明实施例数据处理方法一个实施例示意图；
图2为本发明实施例一个信号波形图；
图3为本发明实施例SETUP DELAY方案框图；
图4为本发明实施例SETUP DELAY方案中采样沿检测模块框图；
图5为本发明实施例SETUP DELAY方案中数据采样模块框图；
图6为本发明实施例SETUP DELAY方案中状态机&边缘清除模块框图；
图7为本发明实施例SETUP DELAY方案中写模式信号波形图；
图8为本发明实施例SETUP DELAY方案中读模式信号波形图；
图9为本发明实施例数据处理方法另一实施例示意图；
图10为本发明实施例DELAY LINE方案框图；
图11为本发明实施例DELAY LINE方案中多阶本地时钟生成模块框图；
图12为本发明实施例DELAY LINE方案中边缘同步模块框图；
图13为本发明实施例DELAYLINE方案中数据采样模块框图；
图14为本发明实施例DELAY LINE方案中状态机模块框图；
图15为本发明实施例数据处理装置一个实施例示意图；
图16为本发明实施例数据处理装置另一实施例示意图。
具体实施方式
本发明实施例提供了一种数据处理方法及数据处理系统以及数据处理装置，能够在实现SSI的同时提高数据传输速率。
本发明实施例中，可以通过对包含同步比特的数据的采样确定哪一个沿能够采样成功，并将该沿作为采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，即每个时钟周期传输一个比特，从而提高了数据传输速率。
具体的方案可以分为以下两种情况：
一、建立时间延迟(SETUP DELAY)方案：
本方案中，可以对输入的包含同步比特的数据进行延迟，之后对该延迟后的包含同步比特的数据进行采样以确定采样沿，具体请参阅图1，本发明实施例中数据处理方法一个实施例包括：
101、对接收到的包含同步比特的数据进行延迟；
本实施例中，发送端发送的数据可以包括零比特(ZERO BIT)，同步比特(SYNC BIT)以及数据比特(DATA BITS)，特别的，这里发送端发送的数据为单线串行数字接口(SSI，Single-line Serial Interface)传输的数据，具体的基本时序波形图可以如图2所示。
其中，ZERO BIT和SYNC BIT接收端用于检测正确的本地时钟采样沿；DATA BITS用于传输一段信息比特流。
本实施例中，获取到包含同步比特的数据之后，可以对其进行延迟，在实际应用中，具体的延迟过程可以为：获取第一采样触发器以及第二采样触发器的最差条件建立时间，本地时钟的偏差时间以及模块间布线延迟差别时间；设置延迟时间，延迟时间大于或等于最差条件建立时间，偏差时间，以及模块间布线延迟差别时间之和；利用延迟时间对包含同步比特的数据进行延迟。
需要说明的是，其中的最差条件建立时间，偏差时间以及模块间布线延迟差别时间均可通过设备的固有参数信息获取到，此处不作限定。
102、分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；
当对包含同步比特的数据进行延迟之后，可以采用第一采样触发器在本地时钟的上升沿对延迟后的包含同步比特的数据进行采样，采用第二采样触发器在本地时钟的下降沿对延迟后的包含同步比特的数据进行采样，采样的过程为本领域技术人员的公知常识，此处不作限定。
103、将对延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿。
步骤102中，第一采样触发器以及第二采样触发器分别使用了本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行了采样，此时，可以确定哪一个采样触发器首先采样成功，若第一采样触发器首先对延迟后的包含同步比特的数据采样成功，则确定本地时钟的上升沿为采样沿，若第二采样触发器首先对延迟后的包含同步比特的数据采样成功，则确定本地时钟的下降沿为采样沿。
可选的，这里本地时钟占空比可以为1∶1及占空比为50％，或则占空比也可以在50％左右浮动，如45％或65％等。可选的同步比特所占本地时钟的一个时钟周期，可以为理解为一个时钟周期传输一个数据比特(如同步比特)的功能。
需要说明的是，当确定了采样沿之后，即可使用该采样沿对当前帧内的数据比特进行采样接收。
由于本地时钟的相位往往会随着温度等环境因素而变化，因此，为保证数据接收的准确性，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，具体的确定过程与前述步骤101至103中描述的过程一致，此处不再赘述。
本实施例中，对包含同步比特的数据进行延迟后，可以分别采用上升沿和下降沿对该包含同步比特的数据进行采样，从而确定采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，即每个时钟周期传输一个比特，从而提高了数据传输速率；
其次，本实施例中，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，所以可以提高数据接收的准确性。
为便于理解，下面结合系统框图对本实施例进行详细描述，请参阅图3，图3为本实施例系统框图，其中包括同步&采样沿检测(Sync & Sample EdgeDetect)模块301，数据采样(Data Capture)模块302，状态机&边缘清除(statemachine & Edge Clear)模块303以及控制口304。
Sync & Sample Edge Detect模块301用于获取正确可靠的采样沿，DataCapture模块302用于采样数据，其根据Sync & Sample Edge Detect模块301输出的正确的采样沿选择信号输出采样得到的数据，state machine & EdgeClear模块303用于在一帧数据传输结束后清楚当前采样沿选择信号，以开始新的采样沿检测，控制口504为单线输入输出控制口。
本实施例中，互补金属氧化物半导体(CMOS，Complementary Metal OxideSemiconductor)数字电路触发器正确采样输入数据需要输入数据在采样时钟沿(上升沿或下降沿)到来前满足应用某工艺的触发器要求的建立时间。
即如果以本地时钟(LC，Local Clock)通过Sync & Sample Edge Detect模块301找到的上升沿或者下降沿来采样的输入口数据SDATA能够保证满足前述的建立时间要求，那么本地不同相位的时钟就能正确的采样输入数据信号。
考虑到可以应用ZERO BIT和SYNC BIT之间的0-1信号跳变来辅助获得正确的时钟采样沿，所以将输入SD信号进行足够的延迟，具体的延迟时间可以大于以下时间的总和：
(1)Data Capture模块302中的采样触发器的最差条件建立(worst caseSetup)时间；
(2)本地时钟的偏差(jitter)；
(3)实现中本地时钟布线至Sync & Sample Edge Detect模块301和DataCapture模块302中触发器时钟端之间的布线延迟差别(skew)；
(4)实现中SD_IN到达Sync & Sample Edge Detect模块301和DataCapture模块302中触发器数据端之间的布线延迟差别(skew)。
从当前的CMOS数字工艺实现看，该延迟在几个纳秒量级，而最常见的无线通信终端中的本地晶振时钟为26MHz，19.2MHz等，该延迟远小于这些本地时钟的半个时钟周期，应用中没有障碍。
下面分别对上述图3中的各模块进行详细描述，请参阅图4，图4为SETUPDELAY方案中采样沿检测模块(即Sync & Sample Edge Detect模块301)框图，其中，主要包括延迟器组401，触发器402以及403，触发器404以及405。
延迟器组401用于对输入的SD_IN信号进行延迟，具体可以由偶数个反相器组成，该延迟时间与上述描述的延迟时间相同。
触发器402以及403分别以下降沿和上升沿采样延迟后的SD_IN信号(即延迟后的SYNC BIT)，任何一个首先正确采样到SYNC BIT时，经过后面触发器404以及405再次进行采样以去除非稳态的影响以及图4中其他元件的作用。
如果触发器402首先采样到延迟后的SYNC BIT信号“1”，则使用下降沿(GoNegEdge)就会输出“1”；
如果触发器403首先正确采样到SYNC BIT信号“1”，则使用上升沿(GoPosEdge)就会输出“1”。
其中，GoNegEdge指示State Machine & Edge Clear模块303选择应用DataCapture模块302输出的NegEdgeShiftReg数据；
GoPosEdge指示State Machine & Edge Clear模块303选择应用DataCapture模块302输出的PosEdgeShiftReg数据。
上述过程可以这样进行描述：如果本地时钟下降沿可以正确采样到延迟了足够时间(即超过触发器所需建立时间)的SD_IN信号而生成了GoNegEdge信号，此说明触发器402的数据输入端(延迟后的SD_IN)在时钟下降沿之前起码一个Setup时间已经准备好，那么实际输入SD_IN在本地时钟下降沿之前起码两个Setup时间前就已经准备好，所以Data Capture模块302中的本地时钟下降沿采样未经延迟的SD_IN信号就不会存在时序的问题，反之亦然。
需要说明的是，GoNegEdge和GoPosEdge不会同时有效(即同时为高)，即如果下降沿采样SYNC BIT先为“1”，后续那怕上升沿采样也成功为“1”，只有触发器404输出的GoNegEdge为高；同样如果上升沿采样SYNC BIT先为“1”，哪怕后续下降沿采样也为“1”，后面只有触发器405输出的GoPosEdge为高。
当然，在某些情况下(例如本地时钟上升或下降沿与SD_IN数据的变化沿很靠近)，此时只有一个时钟沿能正确采样。
因此，Sync & Sample Edge Detect模块301对这两种情况都能正确的确定本地时钟采样沿并采样得到正确的传输口数据。
请参阅图5，图5为SETUP DELAY方案中数据采样模块(即Data Capture模块302)框图，其中，主要包括两个移位寄存器。
这两个移位寄存器分别以本地时钟(LC)的上升沿和下降沿采样输入信号SD_IN。具体移位寄存器的长度由数据帧格式中最长的部分决定，如地址部分采用8bit，数据部分采用16bit，那么移位寄存器可以采用16bit长度。
需要说明的是，本实施例中的Data Capture模块302仅为一个具体例子，在实际应用中同样可以采用其他方式实现，此为本领域技术人员的公知常识，此处不作限定。
请参阅图6，图6为SETUP DELAY方案中状态机&边缘清除模块(即StateMachine & Edge Clear模块303)框图。
本实施例中，该模块主要是状态机控制SSI接口的各个运作状态；计数器用于计数地址部分和数据部分的长度，用于整体扇出接收到的串行数据为并行数据，同时产生使用下降沿控制(GoNegEdgeClr)和使用上升沿控制(GoPosEdgeClr)信号。
GoNegEdgeClr和GoPosEdgeClr信号用于在一个帧传输结束后清除GoNegEdge或GoPosEdge，以准备接收下一帧的ZERO BIT到SYNC BIT的指示。
本实施例中，每一帧可以重新同步和获取采样沿，这样能够防止长时间后主设备和从设备之间各自的本地时钟的相位差的变化。
下面针对读/写模式对本实施例中的另一种信号波形进行描述，请参阅图7以及图8，其中，图7为写模式信号波形图，图8为读模式信号波形图。
图7以及图8的波形图与图4的基本波形图相比，增加了R/nW比特，地址字节，数据字节以及在读(Read)模式才有的Turn-around转变时间。
R/nW比特由主设备发出，用于控制SSI接口的工作模式，nW此比特为低(“0”)指示为主设备向从设备某个地址的寄存器的写模式；R即此比特为高(“1”)指示主设备读出从设备某个地址的寄存器内容。
地址字节和数据字节与通常的串行外围设备接口(SPI，Serial PeripheralInterface)代表的意义相同，此处不作限定。
Turn-around时间用于防止在读模式时主设备和从设备在SD线上可能的冲突导致电路的损伤，即读模式时主设备向从设备发出地址后，下一个上升沿将SD线置成High Z(高阻)模式；尽管从设备的采样沿在此高阻态之前发生，但从设备仍需要一个时钟周期才能真正从移位寄存器扇出得到地址数据，并且还需要时间对该地址数据解码，找到对应的需读出的内部寄存器，将该寄存器内容按比特送出到SD_OUT信号线，上述图7以及图8中所示的设计给此过程留了半个时钟周期的时间；从图中可以看出SD线上高阻态的持续时间最大不超过一个时钟周期，而主设备可以在下一个上升沿释放高阻态，从ZERO BIT开始接收过程。当然如果考虑了具体实现的Trie-State I/O CELL的关闭时间，详细设计从设备采样最后一个地址位到输出第一个读出比特的过程，可以预见到不同的turn-around时间，具体过程此处不作限定。
上述介绍了本发明实施例中的SETUP DELAY方案，下面介绍本发明实施例中的另外一种方案：
二、延迟线(DELAY LINE)方案：
本方案中，可以对本地时钟进行延迟得到相互相位差为90度的四个时钟，之后分别使用这四个时钟对包含同步比特的数据进行采样以确定采样沿，具体请参阅图9，本发明实施例中数据处理方法另一实施例包括：
901、对本地时钟进行延迟得到第一时钟，第二时钟，第三时钟以及第四时钟；
本实施例中，可以对本地时钟进行延迟，得到第一时钟，第二时钟，第三时钟以及第四时钟，相邻两个时钟之间的相位差为90度。
可选的，这里本地时钟占空比可以为1∶1及占空比为50％，或则占空比也可以在50％左右浮动，如45％或65％等。可选的同步比特所占本地时钟的一个时钟周期，可以为理解为一个时钟周期传输一个数据比特(如同步比特)的功能。
具体的，第一时钟可以为相位延迟45度的时钟，第二时钟可以为相位延迟135度的时钟，第三时钟可以为相位延迟225度的时钟，第四时钟可以为相位延迟315度的时钟。
需要说明的是，在实际应用中，对本地时钟进行延迟的过程可以为：确定45度，135度，225度以及315度的延迟点，在延迟点由多选器选通输出延迟后的第一时钟，第二时钟，第三时钟以及第四时钟。
902、分别使用四个时钟对接收到的包含同步比特的数据进行采样；
当对本地时钟延迟得到四个时钟之后，可以分别使用四个时钟对接收到的包含同步比特的数据进行采样。
903、根据对包含同步比特的数据采样成功的时钟确定采样沿。
当采样完成之后，可以对包含同步比特的数据采样成功的时钟确定采样沿，具体的，可以将跳变沿后的一个90度延迟的时钟对应的时钟沿作为采样沿。
需要说明的是，当确定了采样沿之后，即可使用该采样沿对当前帧内的数据比特进行采样接收。
由于本地时钟的相位往往会随着温度等环境因素而变化，因此，为保证数据接收的准确性，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，具体的确定过程与前述步骤901至903中描述的过程一致，此处不再赘述。
本实施例中，对本地时钟进行延迟后，可以分别采用不同的时钟对包含同步比特的数据进行采样，从而确定采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，即每个时钟周期传输一个比特，从而提高了数据传输速率；
其次，本实施例中，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，所以可以提高数据接收的准确性。
为便于理解，下面结合系统框图对本实施例进行详细描述，请参阅图10，图10为本实施例系统框图，其中包括多阶本地时钟生成(Multi-Phase LC Gen)模块1001，边缘同步(Edge Sync)模块1002，数据采样(Data Capture)模块1003以及状态机(state machine)模块1004。
本实施例中，将本地时钟经过延迟产生分别延迟45度，135度，225度和315度相位的本地时钟LC35/LC135/LC225/LC315，以此四个本地时钟采样帧格式中的SYNC BIT，根据采样得到的结果从四个采样时钟中确定最稳妥可靠的采样沿。
本实施例中同样有Data Capture模块1003，分别以四个相位的本地时钟采样输入SD_IN信号，根据Edge Sync模块1002的输出信号Go45/Go135/Go225/Go315选择正确的采样数据输出。
State Machine模块1004与前述SETUP DELAY方案中模块303类似，完成状态机和计数器等功能，输出并行地址信号，并行数据信号以及SD_OUT信号。
下面分别对上述图10中的各模块进行详细描述，请参阅图11，图11为DELAY LINE方案中多阶本地时钟生成模块(即Multi-Phase LC Gen模块1001)框图。
本实施例中，Multi-Phase LC Gen模块1001有32个延迟模块，11001到11032。
需要说明的是，在实际应用中，需要选取多少个延迟模块由工艺库，最短延迟时间特性以及设计规格需要的时钟频率等来综合决定，此处不作限定。
寄存器1102和1103采样延迟后的时钟信号，获得各延迟单元输出的信号。组合逻辑模块1104将会在信号中得到0-1台阶变化，此代表延迟时钟信号的下降沿(假设以上升沿采样)，即延迟一半时钟周期的时间点；同时组合逻辑模块1104也能在信号中得到1-0台阶变化，代表一个完整时钟信号的延迟结束。由于本地时钟一般都是50％占空比，所以由上面两个条件可以判断得到分别延迟45度，135度，225度，315度的延迟点，再由多选器1105选通输出延迟后的四个本地时钟LC35/LC135/LC225/LC315。
请参阅图12，图12为DELAY LINE方案中边缘同步模块(即Edge Sync模块1002)框图。
本实施例中，该图12中包括寄存器1201，1202，1203以及1204，这四个寄存器分别使用LC45，LC135，LC225，LC315采样SD_IN信号SYNC BIT，得到SD45，SD135，SD225，SD315信号，组合逻辑模块1205根据以下判据拉高某个Go45，Go135，Go225，Go315信号：
SD45，SD135，SD225，SD315
0 0 0 1 -＞ Go45＝1
0 0 1 1 -＞ Go315＝1
0 1 1 1 -＞ Go225＝1
1 1 1 1 -＞ Go135＝1
上面判断的准则是确定采样沿为跳变沿后的一个90度延迟的延迟本地时钟，由此得到安全可靠的采样沿。
请参阅图13，图13为DELAY LINE方案中数据采样模块(即Data Capture模块1003)框图。
本实施例中，图13所示的Data Capture模块1003包括四个移位寄存器，分别为1301，1302，1303以及1304，四个延迟后的本地时钟驱动这四个移位寄存器采样SD_IN信号，选通器1305根据Go45/Go135/Go225/Go315信号哪个为高，选通对应的移位寄存器输出。
请参阅图14，图14为DELAY LINE方案中状态机模块(即State Machine模块1004)框图。
本实施例中的State Machine模块1004与前述SETUP DELAY方案中的State Machine & Edge Clear模块303类似，该模块实现状态机控制和计数器等功能，输出并行的地址和数据信号以及SD_OUT信号；不同的是此处模块不需要输出类似GoNegEdgeClr的信号。
需要说明的是，本实施例中的State Machine模块1004仅为一个例子，在实际应用中还可以有其他的实现方式，具体为本领域技术人员的公知常识，此处不作限定。
上述对本发明实施例中的SETUP DELAY方案以及DELAY LINE方案分别进行了说明，在实际应用中，SETUP DELAY方案为全速单线串行数字接口实现方案中的优选方案，与DELAY LINE方案相比可以更加适应高速时钟传输以及适应CMOS工艺演进以获得高的传输速率性能，并且具体实现的逻辑规模小。
下面对本发明实施例中的数据处理装置进行描述，请参阅图15，本发明实施例中数据处理装置一个实施例包括：
第一延迟单元1501，用于对接收到的包含同步比特的数据进行延迟；
第一采样单元1502，用于分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；
第一确定单元1503，用于将对延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿。
本实施例中的数据处理装置还可以进一步包括：
第一数据采样单元1504，用于利用采样沿对当前帧内的数据比特进行采样接收。
本实施例中，第一延迟单元1501，第一采样单元1502，以及第一确定单元1503还用于重新确定采样沿。
需要说明的是，本实施例中的数据处理装置为SETUP DELAY方案中的数据处理装置，该数据处理装置中各模块的功能以及模块之间的联系与前述图1至图9中描述的内容类似，此处不再赘述。
本实施例中，第一延迟单元1501对包含同步比特的数据进行延迟后，第一采样单元1502可以分别采用上升沿和下降沿对该包含同步比特的数据进行采样，从而确定采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，即每个时钟周期传输一个比特，从而提高了数据传输速率；
其次，本实施例中，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，所以可以提高数据接收的准确性。
请参阅图16，本发明实施例中数据处理装置另一实施例包括：
第二延迟单元1601，用于对本地时钟进行延迟得到第一时钟，第二时钟，第三时钟以及第四时钟，相邻两个时钟之间的相位差为90度；
第二采样单元1602，用于分别使用四个时钟对接收到的包含同步比特的数据进行采样；
第二确定单元1603，用于根据对包含同步比特的数据采样成功的时钟确定采样沿。
本实施例中的数据处理装置还可以进一步包括：
第二数据采样单元1604，用于利用采样沿对当前帧内的数据比特进行采样接收。
本实施例中，第二延迟单元1601，第二采样单元1602，以及第二确定单元1603还用于重新确定采样沿。
需要说明的是，本实施例中的数据处理装置为DELAY LINE方案中的数据处理装置，该数据处理装置中各模块的功能以及模块之间的联系与前述图10至图14中描述的内容类似，此处不再赘述。
本实施例中，第二延迟单元1601对本地时钟进行延迟后，第二采样单元1602可以分别采用不同的时钟对包含同步比特的数据进行采样，从而确定采样沿，所以，本发明实施例可以确定采用哪个采样沿对数据比特进行采样，无需降低数据传输速率来保证接收端能够可靠地接收数据，因此能够使得数据传输速率达到本地的时钟频率，即每个时钟周期传输一个比特，从而提高了数据传输速率；
其次，本实施例中，可以在每帧开始时均确定一次采样沿，或者每隔若干帧确定一次采样沿，所以可以提高数据接收的准确性。
本发明实施例还提供一种数据处理系统，该数据处理系统包括发送端以及接收端，该接收端可以为如图15所示的数据处理装置，或如图16所示的数据处理装置，该数据处理装置的具体处理过程与前述图1至图14中描述的处理过程一致，此处不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件完成，该程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上对本发明所提供的一种数据传输方法及数据传输系统以及数据传输装置进行了详细介绍，对于本领域的一般技术人员，依据本发明实施例的思想，在具体实施方式及应用范围上均会有改变之处，因此，本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种数据处理方法，其特征在于，包括：
对接收到的包含同步比特的数据进行延迟；
分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；
将对所述延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿；
所述对接收到的包含同步比特的数据进行延迟包括：
获取第一采样触发器以及第二采样触发器的最差条件建立时间，本地时钟的偏差时间以及模块间布线延迟差别时间；
设置延迟时间，所述延迟时间大于或等于所述最差条件建立时间，偏差时间，以及模块间布线延迟差别时间之和；
利用所述延迟时间对所述包含同步比特的数据进行延迟。
2.根据权利要求1所述的方法，其特征在于，所述分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样包括：
采用第一采样触发器在本地时钟的上升沿对延迟后的包含同步比特的数据进行采样，采用第二采样触发器在本地时钟的下降沿对延迟后的包含同步比特的数据进行采样，其中，本地时钟占空比为1：1，同步比特所占本地时钟的一个时钟周期。
3.根据权利要求2所述的方法，其特征在于，所述将对延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿包括：
若第一采样触发器首先对延迟后的包含同步比特的数据采样成功，则确定本地时钟的上升沿为采样沿；
若第二采样触发器首先对延迟后的包含同步比特的数据采样成功，则确定本地时钟的下降沿为采样沿。
4.根据权利要求1至3中任一项所述的方法，其特征在于，所述将对延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿之后包括：
利用所述采样沿对当前帧内的数据比特进行采样接收。
5.根据权利要求4所述的方法，其特征在于，所述利用采样沿对当前帧内的数据比特进行采样接收之后包括：
重新确定采样沿。
6.一种数据处理装置，其特征在于，包括：
第一延迟单元，用于对接收到的包含同步比特的数据进行延迟；
第一采样单元，用于分别采用本地时钟的上升沿以及下降沿对延迟后的包含同步比特的数据进行采样；
第一确定单元，用于将对所述延迟后的包含同步比特的数据采样成功的时钟沿作为采样沿；
所述第一延迟单元对接收到的包含同步比特的数据进行延迟具体包括：获取第一采样触发器以及第二采样触发器的最差条件建立时间，本地时钟的偏差时间以及模块间布线延迟差别时间；设置延迟时间，所述延迟时间大于或等于所述最差条件建立时间，偏差时间，以及模块间布线延迟差别时间之和；利用所述延迟时间对所述包含同步比特的数据进行延迟。
7.根据权利要求6所述的数据处理装置，其特征在于，所述数据处理装置还包括：
第一数据采样单元，用于利用所述采样沿对当前帧内的数据比特进行采样接收，其中，本地时钟占空比为1：1，同步比特所占本地时钟的一个时钟周期。
8.根据权利要求7所述的数据处理装置，其特征在于，所述第一延迟单元，第一采样单元，以及第一确定单元还用于重新确定采样沿。
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