CN101359237A - Soc系统处理器芯片中的高速同步外设时钟相位控制装置 - Google Patents

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Abstract

本发明涉及一种SOC系统处理器芯片中高速同步外设时钟相位控制装置，输出接口模块的输出端和输入接口模块的输入端分别与高速同步外设连接，处理器内部逻辑模块时钟信号送入第一可配置延时模块输入端、第二可配置延时模块输入端和第二信号采样模块时钟输入端，第一可配置延时模块输出信号通过输出接口模块送入第二可配置延时模块输入端，第二可配置延时模块输出信号送入第一信号采样模块时钟输入端，输入接口模块输出信号依次经第一信号采样模块和第二信号采样模块送入处理器内部逻辑模块。采用该SOC系统处理器芯片中高速同步外设时钟相位控制装置，逻辑设计简单可靠，配置灵活多样，成本较低，工作性能稳定，能自动调整相位，适用范围较广。

Description

SOC系统处理器芯片中的高速同步外设时钟相位控制装置
技术领域
本发明涉及通信技术领域，特别涉及SOC(System On Chip，片上系统)系统时钟同步控制技术领域，具体是指一种SOC系统处理器芯片中的高速同步外设时钟相位控制装置。
背景技术
现代社会中，随着科技的不断进步，SOC(System on a Chip，片上系统)系统使用得越来越多，而目前的SOC系统中，单板上芯片和一些高速同步外设(如SDRAM，SynchronousDynamic random access memory，同步动态随机存储器)的可靠通信越来越成为系统设计的一个难点，这主要是由于同步接口的传输速率目前已经达到了100Mhz以上，考虑到收发器件固有的时序延时以及PCB的延时，以及总线信号间的差异，使得系统对时钟相位的调整有了较高的要求。
现有技术中，较为通用的做法是可以将源同步接口的输出时钟和芯片接收的采样时钟都经过芯片内置的锁相环来完成，而且，在现有技术中，较为常用的做法是用PLL来实现芯片中的可配置延时模块，从而可以实现精细的调相，但是，这样的方案往往带来了较高的成本和功耗，为SOC系统应用范围的不断扩展和功能的不断升级带来了很大的障碍，给人们的工作带来了一定的不便。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种能够实现非常灵活的源同步发送时钟以及接收采样时钟的产生、逻辑设计简单可靠、配置灵活多样、成本较低、工作性能稳定、适用范围较为广泛的SOC系统处理器芯片中的高速同步外设时钟相位控制装置。
为了实现上述的目的，本发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置具有如下构成：
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片上的输出接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入端分别与该高速同步外设相连接，其主要特点是，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端和第二信号采样模块的时钟输入端，所述的第一可配置延时模块的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号采样模块和第二信号采样模块送入该处理器芯片的内部逻辑模块。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块包括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一可配置延时模块中还包括反相单元，所述的反相单元连接于所述的信号选择单元和延时单元之间。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的延时单元的数量为至少4个。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的信号选择单元的信号输入端为至少2个。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块包括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二可配置延时模块中还包括反相单元，所述的反相单元连接于所述的信号选择单元和延时单元之间。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的延时单元的数量为4个。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的信号选择单元的信号输入端为至少2个。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置中还包括一自动训练配置模块，所述的自动训练配置模块与所述的第一可配置延时模块和第二可配置延时模块相连接。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述的第一可配置延时模块和第二可配置延时模块相连接。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的自动训练配置模块中还包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的第二信号采样模块的输出信号送入该相位监测维护单元中。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第一信号采样模块为触发器，所述的第二可配置延时模块的输出信号送入所述的触发器的触发控制端。
该SOC系统处理器芯片中的高速同步外设时钟相位控制装置的第二信号采样模块为触发器，所述的处理器芯片的内部逻辑模块的时钟信号送入该触发器的触发控制端。
采用了该发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，由于其采用了简单灵活的可配置逻辑设计替代了现有技术中的高成本高功耗的锁相环模块，并通过发送和接收通道的分别延时控制，从而可以根据不同的系统、不同的PCB延时、不同的同步外设的延时要求进行非常灵活的配置，达到了通用时钟控制单元的效果，不仅逻辑设计简单可靠，而且配置灵活多样，成本较低，工作性能稳定；而且通过了一个相位自动训练配置模块17实现了整个SOC系统源同步外设的相位自动调节，使得同一个模块在面对不同的厂家外设，以及不同的电路板(PCB)的时候完全可以做到自动调整相位，满足了现有系统同步收发的时序要求；同时，本发明的装置可以应用于ASIC芯片的各类通用源同步接口时钟控制单元，并可以根据不同系统的单板和时序进行灵活的配置，以达到高速可靠的数据传输，从而适用范围较为广泛，给人们的工作带来很大的便利。
附图说明
图1为本发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置的功能模块示意图。
图2为本发明的可配置延时模块的逻辑功能单元示意图。
图3为本发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置的整体系统应用示意图。
图4为本发明的SOC系统处理器芯片中的高速同步外设时钟相位控制装置中各个信号的时序关系示意图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
请参阅图1所示，该SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片1上的输出接口模块11、输入接口模块12和内部逻辑模块，该输出接口模块11的输出端和输入接口模块12的输入端分别与该高速同步外设2相连接，在本实施例中，该高速同步外设2为SDRAM存储器，其中，所述的装置还包括第一可配置延时模块(PROG DELAY)13、第二可配置延时模块14、第一信号采样模块15和第二信号采样模块16，所述的处理器芯片1的内部逻辑模块的时钟信号clk分别送入该第一可配置延时模块13的输入端、第二可配置延时模块14的输入端和第二信号采样模块16的时钟输入端，所述的第一可配置延时模块13的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块14的输入端，该第二可配置延时模块14的输出信号送入所述的第一信号采样模块15的时钟输入端，所述的输入接口模块12的输出信号依次通过第一信号采样模块15和第二信号采样模块16送入该处理器芯片1的内部逻辑模块中。
其中，所述的第一信号采样模块和第二信号采样模块均可以为触发器，所述的第二可配置延时模块的输出信号送入所述的触发器的触发控制端，所述的处理器芯片的内部逻辑模块的时钟信号送入该触发器的触发控制端；当然该第一信号采样模块和第二信号采样模块也可以采用其它各种能够实现信号采样功能的器件。
不仅如此，该装置中还包括一自动训练配置模块17，所述的自动训练配置模块17与所述的第一可配置延时模块13和第二可配置延时模块14相连接；该自动训练配置模块17中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述的第一可配置延时模块13和第二可配置延时模块14相连接；且该自动训练配置模块17中还可以包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的第二信号采样模块16的输出信号送入该相位监测维护单元中。
再请参阅图2所示，所述的第一可配置延时模块13包括依次级联的信号选择单元131和数个延时单元132，所述的信号选择单元132具有数个信号输入端；同时，该第一可配置延时模块13中还可以包括反相单元133，所述的反相单元133连接于所述的信号选择单元131和延时单元132之间；其中，该延时单元132的数量为至少4个，该信号选择单元131的信号输入端为至少2个。
相应的，所述的第二可配置延时模块14包括依次级联的信号选择单元141和数个延时单元142，所述的信号选择单元142具有数个信号输入端；同时，该第二可配置延时模块14中还可以包括反相单元143，所述的反相单元143连接于所述的信号选择单元141和延时单元142之间；其中，该延时单元142的数量为至少4个，该信号选择单元141的信号输入端为至少2个。
在实际使用当中，本发明的装置中最重要的一个组成部分就是可配置延时模块(PROGDELAY)13和14，由图2可以看到该模块利用信号选择单元和一些简单的延时单元实现了一个至少2输入多相位选择调相单元。
首先，该单元可以由输入的控制信号clk_sel来选择采用那个输入时钟进行调相处理(方便不同时钟域的调相)，然后，由inv_sel信号选择是否对输入时钟进行反相(提高后续微调的精度，将微调范围确定在180度以内)，最后，经过反相选择的时钟信号输入一个可配置延迟链，如图2所示，通过4个比特的控制可以实现最多16种相位的输出，可以通过设计不同的最小延时单元的值来实现，那么从图2可以看出，该可配置延时模块(PROG DELAY)13和14可以通过6bit控制信号实现，即2bit时钟输入，每时钟域最多16×2(支持反相选择)种相位的调相功能。
对于利用上述的可配置延时模块13、14来实现源同步接口时钟的具体方案如下：
请参阅图1所示，本发明的时钟控制单元可以分为发送和接收两个部分：
1、发送部分——可以看到这里直接用芯片的系统时钟经过第一可配置延时模块(PROG DELAY)13后经过芯片的输出接口模块(output pad)11输出到电路板(PCB)，连接外设的源同步时钟输入管脚，PROG DELAY可以根据具体外设的延时(timing)要求以及ASIC的输出延时(output timing)的大小来灵活的配置PROG DELAY单元的时钟延时，需要满足以下条件：
(1)使得输出的Launch clk在到达高速同步外设(SDRAM)时，由该时钟对ASIC系统时钟域发送的数据总线和控制总线进行采样的时序要求(Tsu，Th)都能够满足；
(2)Launch clk的延时在满足外设时序要求的前提下，还可能因为后续的芯片系统接受时钟的调相裕量不足而进一步调整。
2、接收部分——请参阅图1所示，接收时钟方案中，本发明输入第二可配置延时模块(PROG DELAY)14的两个时钟分别是经过输出接口模块(output pad)11反馈的Launch clk和芯片系统时钟clk，而接收侧时钟调相(sample clk)的两个原则是：
(1)Sample clk首先要能够可靠稳定的采样由同步外设输入到data pad的数据信号(输入时序满足具体的timing要求)；
(2)芯片的系统时钟clk要能够可靠采样Sample clk时钟域的输入数据采样信号(芯片内部Tsu Th满足要求)。
这就要求Sample clk在调相时不仅需要满足以上原则(1)，还需要尽可能照顾到后续的系统时钟clk的可靠采样时序裕量，满足以上原则b的要求。
3、自适应训练相位调整部分——请参阅图3所示，其中自动训练配置模块(AUTOTRAINING CFG模块)的作用就是在系统上电之初，利用固定的训练测试序列对源同步外设进行写读访问，并比较回读结果，一直到外设访问的可靠性达到系统要求的数量级，否则对发送和接收的延时配置模块的可配置参数进行遍历测试。
当然，不同的用户可以设定不同的遍历优先级和遍历顺序；这样本发明可以在系统启动后，按照不同厂家的外设芯片和不同的PCB应用场景自适应的调整同步收发的时钟相位，达到可靠通信的目的。
另外，在通信过程中，本模块也可以根据配置，进行定期的相位监测维护，如果发现出错超过门限，立即启动初始相位搜索过程，对整个系统进行重新同步。
本发明具体的实现例子请参阅图3所示，本发明的时钟相位调整单元处于ASIC芯片系统的内部逻辑和同步外设的接口之间完成输出源同步时钟的调整，以及产生满足要求的接收采样时钟，同时对输入数据进行采样并且同步到ASIC系统时钟域中，完成ASIC芯片和源同步外设的可靠双向通信。
再请参阅图4所示，其中各个信号的含义如下：
●CLK——系统时钟；
●CLK_PADO——系统输出的源同步时钟；
●CLK@SDRAM——输出时钟到达源同步外设的波形；
●CLK_PADI——系统输出时钟的反馈时钟信号；
●CLK_CAPTURE——经过调相的系统采样时钟；
●CMD@SDRAM——输出到达源同步外设的地址以及控制信号；
●DQ@SDRAM——输出数据到达源同步外设的波形；
●DQI_PADI——源同步外设输出的数据波形；
●DQI_CAPTURED——经过调相的输入数据采样时钟；
●HRDATA——经过采样转换到系统时钟域的接收数据信号。
在本发明具体实现的设置中，根据本芯片的输出延时、PCB特性、外设芯片的input/output特性参数选择适当的两个延时td0、td1，从而产生launch clk和sample clk，选择两个参数的方法在上述已经描述，即：使得图4中的3个圆圈处的Tsu和Th能够满足各处延时(timing)的要求即可，同时，时序裕量越大，系统传输越可靠，具体的3处采样依次为：
(1)SDRAM芯片处采样时钟(launch clk)对ASIC芯片输出的控制信号和数据信号的采样；
(2)ASIC芯片侧利用采样时钟(sample clk)对SDRAM芯片送来的数据总线的采样；
(3)ASIC侧利用系统时钟clk对sample clk采样后的数据总线进一步同步到系统时钟域。
同时，本发明中所描述的调相单元的具体实现和规格并不限于以上所列举的实例，其中可配置延时模块(PROG DELAY)的输入时钟数目可以不止2个，如果需要，可以输入多个参考时钟源(甚至可以不同频的时钟源)，同样，后续的延时单元也可以不止4级，可以根据具体芯片系统的需求设置为多级，这样会进一步增加系统时钟延时配置的精度，提高系统的适用性。
采用了上述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，由于其采用了简单灵活的可配置逻辑设计替代了现有技术中的高成本高功耗的锁相环模块，并通过发送和接收通道的分别延时控制，从而可以根据不同的系统、不同的PCB延时、不同的同步外设的延时要求进行非常灵活的配置，达到了通用时钟控制单元的效果，不仅逻辑设计简单可靠，而且配置灵活多样，成本较低，工作性能稳定；而且通过了一个相位自动训练配置模块17实现了整个SOC系统源同步外设的相位自动调节，使得同一个模块在面对不同的厂家外设，以及不同的电路板(PCB)的时候完全可以做到自动调整相位，满足了现有系统同步收发的时序要求；同时，本发明的装置可以应用于ASIC芯片的各类通用源同步接口时钟控制单元，并可以根据不同系统的单板和时序进行灵活的配置，以达到高速可靠的数据传输，从而适用范围较为广泛，给人们的工作带来很大的便利。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (14)

1、一种SOC系统处理器芯片中的高速同步外设时钟相位控制装置，包括处理器芯片上的输出接口模块、输入接口模块和内部逻辑模块，该输出接口模块的输出端和输入接口模块的输入端分别与该高速同步外设相连接，其特征在于，所述的装置还包括第一可配置延时模块、第二可配置延时模块、第一信号采样模块和第二信号采样模块，所述的处理器芯片的内部逻辑模块的时钟信号分别送入该第一可配置延时模块的输入端、第二可配置延时模块的输入端和第二信号采样模块的时钟输入端，所述的第一可配置延时模块的输出信号通过所述的输出接口模块送入所述的第二可配置延时模块的输入端，该第二可配置延时模块的输出信号送入所述的第一信号采样模块的时钟输入端，所述的输入接口模块的输出信号依次通过第一信号采样模块和第二信号采样模块送入该处理器芯片的内部逻辑模块。
2、根据权利要求1所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一可配置延时模块包括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。
3、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一可配置延时模块中还包括反相单元，所述的反相单元连接于所述的信号选择单元和延时单元之间。
4、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的延时单元的数量为至少4个。
5、根据权利要求2所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的信号选择单元的信号输入端为至少2个。
6、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二可配置延时模块包括依次级联的信号选择单元和数个延时单元，所述的信号选择单元具有数个信号输入端。
7、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二可配置延时模块中还包括反相单元，所述的反相单元连接于所述的信号选择单元和延时单元之间。
8、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的延时单元的数量为4个。
9、根据权利要求6所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的信号选择单元的信号输入端为至少2个。
10、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的装置还包括一自动训练配置模块，所述的自动训练配置模块与所述的第一可配置延时模块和第二可配置延时模块相连接。
11、根据权利要求10所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的自动训练配置模块中包括训练测试单元和延时配置控制单元，所述的训练测试单元和延时配置控制单元分别与所述的第一可配置延时模块和第二可配置延时模块相连接。
12、根据权利要求11所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的自动训练配置模块中还包括有相位监测维护单元，所述的相位监测维护单元与所述的训练测试单元相连接，所述的第二信号采样模块的输出信号送入该相位监测维护单元中。
13、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第一信号采样模块为触发器，所述的第二可配置延时模块的输出信号送入所述的触发器的触发控制端。
14、根据权利要求1至5中任一项所述的SOC系统处理器芯片中的高速同步外设时钟相位控制装置，其特征在于，所述的第二信号采样模块为触发器，所述的处理器芯片的内部逻辑模块的时钟信号送入该触发器的触发控制端。
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