CN109361378A - Soc芯片异步时钟的验证平台和验证方法 - Google Patents

Soc芯片异步时钟的验证平台和验证方法 Download PDF

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Abstract

本发明提供一种SOC芯片异步时钟的验证平台，包括一验证平台时钟产生单元、一通路选择单元、一相位控制单元、一测试信息配置单元、复数个延时单元、一SDF反标文件存储单元、一时序检查单元以及时序要求存储单元；所述验证平台时钟产生单元连接至所述通路选择单元；所述通路选择单元和所述相位控制单元分别连接每个所述延时单元，所述相位控制单元还连接所述测试信息配置单元；SDF反标文件存储单元分别连接至各个待验证时钟域电路；所述时序要求存储单元连接至时序检查单元。本发明可以根据验证需求对各个异步时钟域进行不同频率比和各时钟域电路中时钟之间的相位差进行验证,全面的提高异步时钟域的验证覆盖率，同时大幅减少工程师的人工工作量。

Description

SOC芯片异步时钟的验证平台和验证方法
技术领域
本发明涉及SOC芯片异步时钟的验证装置和验证方法。
背景技术
SOC芯片中由于系统复杂,通常需要众多的时钟域以达到性能和能耗的平衡。由于真实设计中的成本限制,不能有很多的时钟源(比如多个PLL单独给每个时钟域产生时钟)，因此通常很多时钟域会共享时钟源，造成异步时钟域使用相同的时钟源,这样十分容易在仿真中掩盖异步时钟的设计问题。比如SOC芯片有a、b、c三个时钟域,设计上只有2个PLL，此时必然有2个时钟域共享一个PLL时钟,但是每个时钟域之间为异步,且可以任意选择PLL时钟源,此时容易因为在验证中有2个时钟域电路共用一个时钟，从而使这两个时钟域工作在同步时钟下造成异步设计问题被掩盖。
同时由于不同时钟域之间的相互异步,也给设计验证带来了极大的挑战。在SOC芯片的研发过程中,异步时钟域设计的验证一直是一个难题，这是由于异步时钟域的设计信号需要穿越多个时钟域,容易造成信号传输出错等问题,而且验证过程中容易因为无法全面覆盖跨时钟域之间时钟的各种相位差情况,造成某些由于时钟域之间特定相位差时才出现的问题无法被验证出来，因此跨时钟域验证一直都是IC设计的难点。
在当前的技术水平下,异步时钟的验证通常需要设计人员和验证人员依靠经验进行人工仔细检查,但是依靠人工的仔细和经验很难完全避免设计的错误和风险，同时也带来了很大的人力工作量。因此本发明提出了一种异步时钟验证平台设计方法,该平台可以根据验证需求对各个异步时钟域进行不同频率比和各时钟域电路中时钟之间的相位差进行验证,全面的提高异步时钟域的验证覆盖率,同时大幅减少工程师的人工工作量。
发明内容
本发明要解决的技术问题，在于提供一种SOC芯片异步时钟的验证平台和验证方法，可以根据验证需求对各个异步时钟域进行不同频率比和各时钟域电路中时钟之间的相位差进行验证,全面的提高异步时钟域的验证覆盖率,同时大幅减少工程师的人工工作量。
本发明验证平台是这样实现的：一种SOC芯片异步时钟的验证平台，包括一验证平台时钟产生单元、一通路选择单元、一相位控制单元、一测试信息配置单元、复数个延时单元、一SDF反标文件存储单元以及一时序检查单元；
待验证SOC芯片的原始设计时钟产生单元和所述验证平台时钟产生单元均连接至所述通路选择单元；所述通路选择单元和所述相位控制单元分别连接每个所述延时单元，所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，各个待验证时钟域电路均连接到所述时序检查单元；所述相位控制单元还连接所述测试信息配置单元；SDF反标文件存储单元分别连接至各个待验证时钟域电路。
进一步的，所述测试信息配置单元能被配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少；
是否需要全相位遍历验证；
是否需要随机相位验证；
sdf反标文件的类型，即需要在哪几个条件corner(芯片制造工艺角)的sdf下仿真。
进一步的，所述相位控制单元是根据所述测试信息配置单元的配置信息，控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
进一步的，所述验证平台时钟产生单元根据测试信息配置单元的配置信息为各个待验证时钟域电路产生独立的验证时钟，精确控制每个验证时钟的频率比例和相位差。
进一步的，所述通路选择单元通过使用verilog语言(verilog HDL，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能)中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
进一步的，所述SDF(Standard Delay Format，标准延时格式文件)反标文件存储单元存储有SDF反标文件，该SDF反标文件是标准延迟反标文件,用于模拟真实电路的延时信息,分为多个条件corner，并供各个待验证时钟域电路进行反标仿真。
进一步的，所述时序检查单元监控各个待验证时钟域电路的仿真过程，同时读取时序要求存储单元中的标准单元时序要求,一旦发现某个待验证时钟域电路中的标准单元时序不满足时,则将时序违例打印出来以供确认。
本发明验证方法是这样实现的：一种SOC芯片异步时钟的验证方法，采用本发明上述的验证平台，并进行如下步骤：
步骤S1、将待验证SOC芯片连接所述验证平台,即所述通路选择单元连接待验证SOC芯片中的原始设计时钟产生单元，将所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，将各个待验证时钟域电路均连接到所述时序检查单元，将SDF反标文件存储单元分别连接至各个待验证时钟域电路；
步骤S2、对所述测试信息配置单元进行测试信息配置，配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少；
是否需要全相位遍历验证；
是否需要随机相位验证；
sdf反标文件的类型；
步骤S3、配置完毕后开始验证，所述验证平台时钟产生单元根据配置每个验证时钟的频率产生各个独立的验证时钟，此时各个验证时钟的相位是一致的；
步骤S4、然后所述相位控制单元根据配置的相位差信息,控制每个延时单元对各个验证时钟进行不同的延迟以产生不同的相位差后再送往待验证时钟域电路；
步骤S5、各待验证时钟域电路根据所配置的sdf反标文件的类型，读取SDF反标文件存储单元中的sdf反标文件，完成仿真；
步骤S6、完成仿真后，所述时序检查单元根据时序要求存储单元中的时序要求进行检查是否有时序违例：
如果否，表示验证通过，验证结束；
如果是，则判断设计出现问题,需要进行对应的修改，然后回到步骤S1进行新一轮完整验证。
进一步的，所述通路选择单元通过使用verilog语言中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
进一步的，所述相位控制单元是根据所述测试信息配置单元的配置信息，控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
本发明具有如下优点：本发明可以根据验证需求对各个异步时钟域进行不同频率比和各时钟域电路中时钟之间的相位差进行验证,全面的提高异步时钟域的验证覆盖率,同时大幅减少工程师的人工工作量。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明验证平台的结构示意图。
具体实施方式
请参阅图1所示，本发明的SOC芯片异步时钟的验证平台，包括一验证平台时钟产生单元、一通路选择单元、一相位控制单元、一测试信息配置单元、复数个延时单元、一SDF反标文件存储单元以及一时序检查单元；
所述验证平台时钟产生单元连接所述通路选择单元；所述通路选择单元和所述相位控制单元分别连接每个所述延时单元，所述相位控制单元还连接所述测试信息配置单元；SDF反标文件存储单元分别连接至各个待验证时钟域电路。
验证时，将待验证SOC芯片的原始设计时钟产生单元连接至所述通路选择单元，将所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，且各个待验证时钟域电路均连接到所述时序检查单元。
其中，
所述原始设计时钟产生单元是待验证SOC芯片的真实设计电路中的时钟产生单元,不属于本发明验证平台的部分，待验证SOC芯片的有多个钟域电路，本发明称之为待验证时钟域电路。由于真实设计中的成本限制，不能有很多的时钟源(比如多个PLL单独给每个时钟域产生时钟)，因此通常很多时钟域电路会共享一个时钟源，造成异步时钟域使用相同的时钟源，这样十分容易在仿真中掩盖异步时钟的设计问题。比如图1中待验证SOC芯片有三个时钟域，但该芯片实际只有2个PLL时钟，此时必然有2个时钟域共享一个PLL时钟,但是每个时钟域之间为异步，且可以任意选择PLL时钟源,此时为了全面验证异步时钟，在验证平台上设置3个验证时钟,通过配置相位步进值,即可遍历或者随机产生时钟之间的相位差。
所述验证平台时钟产生单元负责根据测试信息配置单元的配置信息为各个待验证时钟域电路产生独立的验证时钟，以精确控制每个验证时钟的频率比例和相位差，且不需要受到真实电路中时钟源资源的限制。
所述通路选择单元负责通过使用verilog语言中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
所述测试信息配置单元能被配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少，使在验证中使验证时钟运行在对应的频率下；
是否需要全相位遍历验证，使在遍历验证时得到最大的相位覆盖率,但是耗时最长；
是否需要随机相位验证，通过随机相位来验证异步时钟,不能达到全部覆盖,覆盖率相较于遍历要低,但是耗时短；
sdf反标文件的类型，即需要在哪几个条件corner的sdf下仿真，就是在验证中是否对所有的芯片工艺角进行验证,以保证全部工艺角的覆盖率,但是耗时长.或者只验证部分工艺角以减少验证时间。本发明中的corner就是指芯片制造工艺角，芯片制造工艺的工程师们要保证器件的性能在某个范围内，会以报废超出这个性能范围的芯片的措施来严格控制预期的参数变，通常提供给设计师的性能范围只适用于数字电路并以“工艺角”(Process Corner)的形式给出。其思想是：把NMOS晶体管和PMOS晶体管的速度波动范围限制在由四个角所确定的矩形内，这四个角分别是：快NFET和快PFET，慢NFET和慢PFET，快NFET和慢PFET，慢NFET和快PFET。例如，具有较薄的栅氧、较低阈值电压的晶体管，就落在快角附近。ss corner就是慢NFET和慢PFET；ffcorner就是快NFET和快PFET；tt corner就是正常NFET和正常PFET。
所述相位控制单元是根据所述测试信息配置单元的配置信息，控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值(皮秒值)送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
所述SDF反标文件存储单元存储有SDF反标文件，该SDF反标文件是标准延迟反标文件，用于模拟真实电路的延时信息，分为多个条件corner(比如ss corner、ff corner、ttcorner)，并根据验证配置调用不同corner的sdf文件供各个待验证时钟域电路进行反标仿真。
所述时序检查单元监控各个待验证时钟域电路的仿真过程，同时读取时序要求存储单元中的标准单元时序要求，一旦发现某个待验证时钟域电路中的标准单元时序不满足时(比如setup hold时序不满足),则将时序违例(timing violation)打印出来以供确认。
基于上述本发明的验证平台，本发明还提供SOC芯片异步时钟的验证方法，包括如下步骤：
步骤S1、将待验证SOC芯片连接本发明上述的验证平台,即所述通路选择单元连接待验证SOC芯片中的原始设计时钟产生单元，将所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，将各个待验证时钟域电路均连接到所述时序检查单元，将SDF反标文件存储单元分别连接至各个待验证时钟域电路；其中所述通路选择单元负责通过使用verilog语言中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
步骤S2、对所述测试信息配置单元进行测试信息配置，配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少；
是否需要全相位遍历验证；
是否需要随机相位验证；
sdf反标文件的类型，即需要在哪几个条件corner的sdf下仿真。
步骤S3、配置完毕后开始验证，所述验证平台时钟产生单元根据配置每个验证时钟的频率产生各个独立的验证时钟，此时各个验证时钟的相位是一致的；
步骤S4、然后所述相位控制单元根据配置的相位差信息,控制每个延时单元对各个验证时钟进行不同的延迟以产生不同的相位差后再送往待验证时钟域电路；具体是：所述相位控制单元是根据配置信息控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值(皮秒值)送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
步骤S5、各待验证时钟域电路根据所配置的sdf反标文件的类型，读取SDF反标文件存储单元中的sdf反标文件，完成仿真。
步骤S6、完成仿真后，所述时序检查单元根据时序要求存储单元中的时序要求进行检查是否有时序违例：
如果否，表示验证通过，验证结束；
如果是，则判断设计出现问题,需要进行对应的修改，然后回到步骤S1进行新一轮完整验证。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。

Claims (10)

1.一种SOC芯片异步时钟的验证平台，其特征在于：包括一验证平台时钟产生单元、一通路选择单元、一相位控制单元、一测试信息配置单元、复数个延时单元、一SDF反标文件存储单元、一时序检查单元以及时序要求存储单元；
待验证SOC芯片的原始设计时钟产生单元和所述验证平台时钟产生单元均连接至所述通路选择单元；所述通路选择单元和所述相位控制单元分别连接每个所述延时单元，所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，各个待验证时钟域电路均连接到所述时序检查单元；所述相位控制单元还连接所述测试信息配置单元；SDF反标文件存储单元分别连接至各个待验证时钟域电路；所述时序要求存储单元连接至时序检查单元。
2.根据权利要求1所述的SOC芯片异步时钟的验证平台，其特征在于：所述测试信息配置单元能被配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少；
是否需要全相位遍历验证；
是否需要随机相位验证；
sdf反标文件的类型。
3.根据权利要求1或2所述的SOC芯片异步时钟的验证平台，其特征在于：所述相位控制单元是根据所述测试信息配置单元的配置信息来控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
4.根据权利要求1或2所述的SOC芯片异步时钟的验证平台，其特征在于：所述验证平台时钟产生单元根据测试信息配置单元的配置信息为各个待验证时钟域电路产生独立的验证时钟，精确控制每个验证时钟的频率比例和相位差。
5.根据权利要求1或2所述的SOC芯片异步时钟的验证平台，其特征在于：所述通路选择单元通过使用verilog语言中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
6.根据权利要求1或2所述的SOC芯片异步时钟的验证平台，其特征在于：所述SDF反标文件存储单元存储有SDF反标文件，该SDF反标文件是标准延迟反标文件,用于模拟真实电路的延时信息,分为多个条件corner，并供各个待验证时钟域电路进行反标仿真。
7.根据权利要求1或2所述的SOC芯片异步时钟的验证平台，其特征在于：所述时序检查单元监控各个待验证时钟域电路的仿真过程，同时读取时序要求存储单元中的标准单元时序要求,一旦发现某个待验证时钟域电路中的标准单元时序不满足时,则将时序违例打印出来以供确认。
8.一种SOC芯片异步时钟的验证方法，其特征在于：采用如权利要求1所述的验证平台，并进行如下步骤：
步骤S1、将待验证SOC芯片连接所述验证平台,即所述通路选择单元连接待验证SOC芯片中的原始设计时钟产生单元，将所述延时单元和待验证SOC芯片中的待验证时钟域电路一一对应连接，将各个待验证时钟域电路均连接到所述时序检查单元，将SDF反标文件存储单元分别连接至各个待验证时钟域电路；
步骤S2、对所述测试信息配置单元进行测试信息配置，配置的内容包括：
验证平台时钟产生单元所产生的每个验证时钟的频率是多少；
是否需要全相位遍历验证；
是否需要随机相位验证；
sdf反标文件的类型；
步骤S3、配置完毕后开始验证，所述验证平台时钟产生单元根据配置每个验证时钟的频率产生各个独立的验证时钟，此时各个验证时钟的相位是一致的；
步骤S4、然后所述相位控制单元根据配置的相位差信息,控制每个延时单元对各个验证时钟进行不同的延迟以产生不同的相位差后再送往待验证时钟域电路；
步骤S5、各待验证时钟域电路根据所配置的sdf反标文件的类型，读取SDF反标文件存储单元中的sdf反标文件，完成仿真；
步骤S6、完成仿真后，所述时序检查单元根据时序要求存储单元中的时序要求进行检查是否有时序违例：
如果否，表示验证通过，验证结束；
如果是，则判断设计出现问题,需要进行对应的修改，然后回到步骤S1进行新一轮完整验证。
9.根据权利要求8所述的SOC芯片异步时钟的验证方法，其特征在于：所述通路选择单元通过使用verilog语言中的"force连接语句"的方式，强制在验证平台中把验证平台时钟产生单元产生的时钟连接到各个待验证时钟域电路上。
10.根据权利要求8所述的SOC芯片异步时钟的验证方法，其特征在于：
所述相位控制单元是根据所述测试信息配置单元的配置信息来控制每个所述延迟单元，并做随机相位控制或遍历相位控制；
所述随机相位控制的具体流程是：使用随机函数给所述验证平台时钟产生单元产生的每个验证时钟产生随机值，并将随机值送往对应的延迟单元，将每个延迟单元根据随机值产生的延迟值送回所述验证平台时钟产生单元，使得每个验证时钟拥有不同的延时，从而使每个验证时钟之间产生随机相位差；
所述遍历相位控制具体流程是：所述随机相位给所述验证平台时钟产生单元设置一个基准延时和固定步长，所述验证平台时钟产生单元产生的验证时钟在这个基准延时的基础上往上加所述固定步长，每次验证激励均累加一个固定步长，直到完成一个时钟周期的长度。
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