CN106777720A - 电路验证方法及装置 - Google Patents

Abstract

本发明提供的电路验证方法及装置，获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，然后根据模拟电路与数字电路的实际连接将第二数字设计与第一数字设计进行关联，根据实际连接关系进行关联后获得的待测设计实质上是将待验证电路中的模拟电路转换成数字电路后的待测设计，所以，可直接向待测设计施加激励获得对应的设计响应结果，并基于设计响应结果按照纯数字电路的验证方式完成对待验证电路的验证。将模拟电路数字逻辑化后再进行验证，使得对模拟电路与数字电路的验证统一，保留了数字电路验证过程简单、快速，验证环境要求低，验证耗费低等优点。同时也保障了验证覆盖的全面性。

Description

电路验证方法及装置

技术领域

本发明涉及电子技术领域，尤其涉及电路验证方法及装置。

背景技术

随着电子技术领域的发展，用户对电子产品便携性的要求越来越高。为了满足用户的要求，实现电子产品体积和重量的轻量化，因此，电子产品内部器件的集成度也越来越高。因此，半导体工艺技术不断进步，IC(integrated circuit，集成电路)芯片的设计技术取得了飞速发展及突破，例如可编程逻辑器件中的FPGA(Field-Programmable GateArray，现场可编程门阵列)，就已经具有高密度、高保密、低功耗、系统集成、动态可重构等特点。FPGA芯片在通信、航天、消费电子等领域得到了广泛的应用，为了继续提高性能和降低功耗，未来采用28nm甚至是14nm工艺已成为必然的选择。对于一个IC而言，高集成度不仅体现为内部电路模块的高密度部署，还体现在内部电路模块与模块之间相互通信，并通过反馈嵌套控制实现模块单独作业所不能实现的功能。例如，在FPGA中IOL与IOB相连实现伪差分的功能等，这些都已经成为了必然的趋势。

虽然IC芯片内部器件之间相互通信使得IC芯片的功能集成度更高，更有利于实现电子设备的便携性要求，但这也给IC芯片的验证带了了较大的困难：在传统的验证过程当中，模拟电路与数字电路的验证式分开进行的。模拟电路采用模拟电路的验证方式，而数字电路采用数字电路的验证方式。如果同一芯片中既有模拟电路又有数字电路时，也采用这种将模拟电路的验证与数字电路的验证分开的方案，则很难完全覆盖通信及反馈嵌套控制的全部情况。若要保证验证过程的覆盖率，则需要将数字电路当作模拟电路，将其转换成网表形式，采用传统模拟电路模块的验证流程进行验证。由于服务器在读取网表进行验证时，需要耗费大量的时间与处理资源，同时将模数混合IC全部的电路均当作模拟电路进行验证，这也加大了验证人员编写验证参考模型reference model的难度。

综上，现在亟需提出一种新的电路的验证方案，用以解决现有技术中对既有模拟电路又有数字电路的集成电路进行验证时，将所有电路均当作模拟电路进行验证，从而造成的验证时间长、资源耗费高等问题。

发明内容

本发明提供的电路验证方法及装置，主要解决的技术问题是：解决现有技术中对既有模拟电路又有数字电路的集成电路进行验证时，将所有电路均当作模拟电路进行验证所造成的验证时间长、资源耗费高等问题。

为解决上述技术问题，本发明提供一种电路验证方法，包括：

获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，所述第二数字设计由所述模拟电路的模拟特性参数经过数字逻辑化后得到；

根据所述模拟电路与所述数字电路的实际连接将所述第二数字设计与所述第一数字设计进行关联，获得所述待验证电路对应的待测设计；

向所述待测设计施加激励获得对应的设计响应结果，并基于所述设计响应结果完成对所述待验证电路的验证。

进一步地，所述待验证电路包括互相通信并具有反馈嵌套控制关系的数字电路单元与模拟电路单元的集成电路；或，所述待验证电路为包括模拟电路部分和数字电路部分的模数混合集成电路。

进一步地，所述数字电路单元为IOL单元，所述模拟电路单元为IOB单元；所述模数混合集成电路为系统监控电路。

进一步地，所述第一数字设计基于Verilog硬件描述语言与VHDL硬件描述语言中的至少一种；所述第二数字设计基于Verilog硬件描述语言与VHDL硬件描述语言中的至少一种。

进一步地，所述模拟特性参数包括所述待验证电路的端口标准、参考电压、模数转换、带隙基准。

进一步地，获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计包括：

接收用户输入的所述第一数字设计与所述第二数字设计；

和/或，

从数字设计库中获取所述第一数字设计与所述第二数字设计。

进一步地，基于所述响应结果完成对所述待验证电路的验证包括：

获取所述待验证电路对应的参考模型；

将施加给所述待测设计的激励施加给所述参考模型并获得验证响应结果；

将获得的所述验证响应结果与所述设计响应结果进行比对确定二者的匹配性。

本发明还提供一种电路验证装置，包括：

获取模块，用于获取待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，所述第二数字设计由所述模拟电路的模拟特性经过数字逻辑化后得到；

关联模块，用于根据所述模拟电路与所述数字电路的实际连接将所述第二数字设计与所述第一数字设计进行关联，获得所述待验证电路对应的待测设计；

验证模块，用于向所述待测设计施加激励获得对应的设计响应结果，并基于所述设计响应结果完成对所述待验证电路的验证。

进一步地，所述获取模块用于接收用户输入的所述第一数字设计与所述第二数字设计，和/或从数字设计库中获取所述第一数字设计与所述第二数字设计。

进一步地，所述验证模块用于获取所述待验证电路对应的参考模型，并向所述待测设计以及所述参考模型施加相同的激励获得对应的设计响应结果和验证响应结果，并对所述验证响应结果与所述设计响应结果进行比对，确定二者的匹配性。

本发明的有益效果是：

根据本发明提供的电路验证方法及装置，通过获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，然后根据模拟电路与数字电路的实际连接将第二数字设计与第一数字设计进行关联，由于第二数字设计是模拟电路的模拟特性数据经过数字逻辑化后得到的，因此，根据实际连接关系进行关联后获得的待测设计实质上是将待验证电路中的模拟电路转换成数字电路后的待测设计，所以，后续可以直接向待测设计施加激励获得对应的设计响应结果，并基于设计响应结果按照纯数字电路的验证方式完成对待验证电路的验证。本发明方案中将模拟电路数字逻辑化后再进行验证，使得对模拟电路与数字电路的验证统一，保留了数字电路验证过程简单、快速，验证环境要求低，验证耗费低等优点。同时由于针对待验证电路的待测设计是根据数字电路与模拟电路实际的连接关系进行关联的，因此，本发明的方案也保障了验证覆盖的全面性。

附图说明

图1为现代IC前端验证的而已一种示意图；

图2为本发明实施例一提供的电路验证方法的一种流程图；

图3为本发明各实施例中IOL&IOB电路的一种示意图；

图4为实施例一中提供的模拟电路与数字电路之间的连接关系示意图；

图5为本发明实施例一中根据设计响应结果进行验证的一种流程图；

图6为本发明实施例二提供的电路验证装置的一种结构示意图；

图7为用于部署电路验证装置的终端的一种硬件结构示意图。

具体实施方式

下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。

实施例一：

为了解决现有技术中对既有模拟电路又有数字电路的集成电路进行验证时，将所有电路均当作模拟电路进行验证所造成的验证时间长、资源耗费高等问题，本实施例提供一种电路验证方法，下面将结合附图对本发明的电路验证方法进行详细的阐述与说明：

在本发明的电路验证方法中，IC前端验证的流程并不会被改变，这也是本发明一个非常重要的优点，因为这样可以保证验证工程师在不用大规模学习新验证知识的前提下，利用本发明提供的方案完成对IC的前端验证。所以这里先结合图1对现代IC前端验证进行简单的介绍：

当需要设计一款新的IC芯片时，根据IC芯片功能的需求可以得到需求说明书。设计人员与验证人员可以根据需求说明书提取出待设计IC芯片的特性列表。随后，设计人员根据获得的特性列表，通过Verilog实现待设计IC芯片的设计。而验证人员也会基于特性列表，通过Systerm Verilog或者是Systerm C来实现电路，最后，比较设计人员的电路与验证人员的电路是否一致。如果不一致，则需要分析确定出现不一致的原因，并进行修改，知道最终到达一致后才能结束流程。带有模拟电路和数字电路的集成电路的验证难点在于设计人员和验证人员用不同的方式实现电路，而且实际过程中，模拟部分的实现是整个验证设计的关键点。

下面请参考图2给出的电路验证方法，该方法可以由电路验证装置实施：

S202、获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计。

本实施例提供的电路验证方法可以针对这样两种类型的待验证电路：

第一种，待验证电路中包括互相通信并具有反馈嵌套控制关系的模拟电路单元与数字电路单元，例如由IOL(I/O logic，输入输出逻辑)与IOB(I/O buffer，输入输出缓存器)相连实现伪差分的功能的电路(以下简称IOL&IOB电路)等。在这种类型的待验证电路中，模拟电路单元与数字单元可以作为一个整体工作实现一定的功能，例如IOL&IOB电路实现伪差分功能。同时，模拟电路部分与数字电路部分又可以独立工作，实现各自单独的功能，例如IOL单元可以实现数字输出，IOB单元则可以实现模拟输出。请进一步结合图3，图3示出是IOL&IOB的电路示意图，在IOL&IOB电路当中，IOL基本是数字电路，二者间相互通信，并具有反馈嵌套控制的关系。而相IOB则是通过模拟电路实现的，数据从tx_data_in进入，经过IOL后从IOB输出。

第二种，待验证电路中包括模拟电路部分与数字电路部分，即待验证电路为模数混合集成电路，常见的模数混合集成电路包括System monitor(系统监控器)电路。模拟电路部分与数字电路部分只能作为一个整体工作，不能像模拟电路单元与数字单元一样拆分开。

电路验证装置获取的第二数字设计是根据由待验证电路中模拟电路的模拟特性参数经过数字逻辑化后得到的，本实施例中的模拟特性参数包括但不限于待验证电路的端口标准、参考电压、模数转换、带隙基准等。常见的端口标准包括：LVDS(低电压差分信号)、BLVDS(总线低压差分信号)、RSDS(低摆幅差分信号)、PCI(外部设备互联标准)、HSTL(高速收发器逻辑)、SSTL(短截线串联端接逻辑)、LVTTL(低压三极管逻辑)、LVCMOS(低压互补金属氧化物半导体)、LVPECL(低压正发射级耦合逻辑)、DIFF(差分在端口标准)等。应当理解的是，不同的端口标准下包括不同的电平标准、电阻标准、电容标准等。

假定在IOL&IOB电路中IOB的模式设为“OBUFHR”，IO标准设为“HSTL15D_I”，其他模拟特性参数为默认值。电路验证装置可以创建一个配置文件，用于配置:

defparam CP_IOB_MODE＝“OBUFHR”；

defparam CP_IO_STANDARD＝“HSTL15D_I”；

对于其他的配置，电路验证装置可以采用默认值，具体配置过程，也可以参照上述示例，这里不再赘述。当IOL&IOB电路中所有模拟特性参数模数均配置完成后，混合集成电路验证装置通过判断语句为设计中相关的信号赋值，具体参见如下:

在上述示例当中，只需满足CP_IOB_MODE＝＝“OBUFHR”这一个条件，既可以为信号1、信号2、信号3进行赋值，但可以理解的是，在设计也有可能会出现需要满足多个条件才进行赋值的情况，如：

根据上述介绍，可以理解的是，电路验证装置获取的第二数字设计实际上已经对IOL&IOB电路中IOB单元的模拟特性从功能上实现了数字逻辑化。上述示例中所有信号的赋值均是通过if条件语句实现的，但除了if，还可以采用例如case条件语句实现。

对于第一数字设计，则是电路验证装置根据常规的方式对待验证电路中数字电路的逻辑特征进行转化获得的，对于数字电路中的判断条件，采用转换后的数字信号进行代替，例如对于IOL&IOB电路中IOL单元：

assign xxx＝信号4&&信号8||信号1；

assign pad_tmp＝xxx？1’b0：1‘b1；

电路验证装置获取第一数字设计或第二数字设计的时候，有这样两种途径：

第一种，由用户输入。这里的用户可以使IC验证人员等，用户可以根据待验证集成电路中数字电路确定出第一电路设计，根据模拟电路的实际情况确定出第二数字设计，然后将第一数字设计或第二数字设计输入给电路验证装置。

第二种，由电路验证装置从数字设计库中获取第一数字设计或第二数字设计，可以理解的是，在这之前，需要在数字设计库中存储构成第一数字设计或第二数字设计的信息，当电路验证装置需要的时候，直接调用已经存储的信息组合构成第一数字设计与第二数字设计即可。数字设计库中的信息可以由专门的工作人员录入，其中可以囊括常见数字电路与模拟电路对应的数字设计。在本实施例的一种示例当中，当电路验证装置通过用户输入获取到第一数字设计或第二数字设计之后，可以将获取到的数字设计存储到数字设计库中，以便后续直接调用。

应当理解的是，针对一个待验证电路，其模拟电路中的部分模拟特性参数是比较常用的，这些模拟特性参数可能可以直接从数字设计库当中获取到，而对于其他的模拟特性参数可能需要用户直接输入才能获取到，所以，在实际验证过程当中，针对同一个待验证电路的第一数字设计与第二数字设计很可能通过不同的途径获取。

在上述示例当中，第一数字设计与第二数字设计是通过Verilog硬件描述语言实现的，Verilog HDL(Hardware Description Language)以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。当然，实现第一数字设计与第二数字设计的硬件描述语言并不仅限于Verilog语言，还可以是其他任何一种硬件描述语言，例如VHDL语言。鉴于VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)和Verilog作为IEEE(Institute of Electrical and Electronics Engineers，电气和电子工程师协会)的工业标准硬件描述语言，得到众多EDA(Electronic Design Automation，电子设计自动化)公司支持，在电子工程领域，已成为事实上的通用硬件描述语言的情况，本实施例中，第一数字设计与第二数字设计均可以采用Verilog硬件描述语言与VHDL硬件描述语言中的至少一种实现。

S204、根据模拟电路与数字电路的实际连接将第二数字设计与第一数字设计进行关联，获得待验证电路对应的待测设计。

在待验证电路当中，数字电路和模拟电路基本都存在通信连接关系，而本实施例中获取到的第一数字设计与第二数字设计是分别基于数字电路与模拟电路转换得到的，因此，电路验证装置在分别得到第一数字设计与第二数字设计之后，需要根据待验证电路中模拟电路与数字电路实际的连接关系将第一数字设计与第二数字设计关联起来形成待验证电路的DUT(Device Under Test，待验证设计)。图4所示出的模拟电路41与数字电路42之间实际连接关系的简化示意图，从图4可以看出，模拟电路与数字电路相当于“并联”，在这种情况下，对第一数字设计与第二数字设计进行关联，只需要为二者赋予相同的激励信号即可。可以理解的是，图4仅仅示出了模拟电路与数字电路之间一种比较简单的连接关系，对于其他连接关系的模拟电路与数字电路，可以参照实际情况关联对应的第一数字信号与第二数字信号。

S206、向待测设计施加激励获得对应的设计响应结果，并基于设计响应结果完成对待验证电路的验证。

前面已经介绍过了现代IC前端验证流程中主要是对设计人员与验证人员分别通过不同方式实现的电路进行验证，因此要比较的是设计人员实现的电路与验证人员实现的电路在相同的激励下是否具有相同的响应。这里结合图5对根据设计响应结果进行验证的过程进行介绍：

S502、获取待验证电路对应的参考模型。

电路验证装置可以获取到待验证电路对应的参考模型，由于设计人员实现的电路和验证人员实现的电路实际上都是针对一款相同的芯片，其需要实现的功能是相同。在验证流程中是将设计人员的电路转化成待测设计，同时将验证人员的电路转化成参考模型，然后进行验证。由于设计人员实现出的待测设计与验证人员实现出参考模型针对的是同一芯片，因此具有对应关系。

S504、将施加给待测设计的激励施加给参考模型并获得验证响应结果。

为了验证设计人员和验证人员各自实现电路的匹配性，本实施例中电路验证装置将会把输入给待测设计的激励信号输入给参考模型，并获得参考模型在该激励下的验证响应结果。

S506、将获得的验证响应结果与设计响应结果进行比对确定二者的匹配性。

获得验证响应结果之后，可以将设计响应结果与参考模型的验证响应结果进行比对，确定二者是否一致。在相同的激励下，如果待测设计的设计响应结果和参考模型的验证响应结果不一致，则说明设计人员与验证人员各自的电路存在一定的差异，需要设计人员和验证人员分别对待测设计、参考模型查漏补错，而后继续进行验证，直至二者一致为止。当发现二者一致时，则验证通过。本实施例中，对验证工具的不高，几乎可以采用几乎任何普通的验证工具进行验证，例如NCverilog等。

根据本发明提供的电路验证方法，通过将模拟电路数字逻辑化后再进行验证，使得对模拟电路的验证过程与数字电路的验证过程一样简单，实现了对整体待验证电路中模拟电路与数字电路验证的统一性，保留了数字电路验证过程简单、快速，验证环境要求低，验证耗费低等优点。同时由于针对待验证电路的待测设计是根据数字电路与模拟电路实际的连接关系进行关联的，因此，本发明的方案也保障了验证覆盖的全面性。

实施例二：

本实施例提供一种电路验证装置，该装置可以执行实施例一提供的电路验证方法，请参考图6：

电路验证装置60包括获取模块602、关联模块604以及验证模块606。其中，获取模块602用于获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计；关联模块604用于根据模拟电路与数字电路的实际连接将第二数字设计与第一数字设计进行关联，获得待验证电路对应的待测设计；验证模块606用于向待测设计施加激励获得对应的设计响应结果，并基于设计响应结果完成对待验证电路的验证。

本实施例提供的电路验证装置可以对这样两种类型的待验证电路进行验证：

第一种，待验证电路中包括模拟电路单元与数字电路单元，例如由IOL与IOB相连实现伪差分的功能的电路(以下简称IOL&IOB电路)等。在这种类型的待验证电路中，模拟电路单元与数字单元可以作为一个整体工作实现一定的功能，例如IOL&IOB电路实现伪差分功能。同时，模拟电路部分与数字电路部分又可以独立工作，实现各自单独的功能，例如IOL单元可以实现数字输出，IOB单元则可以实现模拟输出。请进一步结合图3，图3示出是IOL&IOB的电路示意图，在IOL&IOB电路当中，IOL基本是数字电路，二者间相互通信，并具有反馈嵌套控制的关系。而相IOB则是通过模拟电路实现的，数据从tx_data_in进入，经过IOL后从IOB输出。

第二种，待验证电路中包括模拟电路部分与数字电路部分，即待验证电路为模数混合集成电路，常见的模数混合集成电路包括System monitor(系统监控器)电路。模拟电路部分与数字电路部分只能作为一个整体工作，不能像模拟电路单元与数字单元一样拆分开。

获取模块602获取的第二数字设计是根据由待验证电路中模拟电路的模拟特性参数经过数字逻辑化后得到的，本实施例中的模拟特性参数包括但不限于待验证电路的端口标准。常见的端口标准包括：LVDS、BLVDS、RSDS、PCI、HSTL、SSTL、LVTTL、LVCMOS、LVPECL、DIFF等。应当理解的是，不同的端口标准下包括不同的电平标准、电阻标准、电容标准等。

假定在IOL&IOB电路中IOB的模式设为“OBUFHR”，IO标准设为“HSTL15D_I”，其他模拟特性参数为默认值。获取模块602可以创建一个配置文件，用于配置:

defparam CP_IOB_MODE＝“OBUFHR”；

defparam CP_IO_STANDARD＝“HSTL15D_I”；

对于其他的配置，获取模块602可以采用默认值，具体配置过程，也可以参照上述示例，这里不再赘述。当IOL&IOB电路中所有模拟特性参数模数均配置完成后，混合集成电路验证装置通过判断语句为设计中相关的信号赋值，具体参见如下:

在上述示例当中，只需满足CP_IOB_MODE＝＝“OBUFHR”这一个条件，既可以为信号1、信号2、信号3进行赋值，但可以理解的是，在设计也有可能会出现需要满足多个条件才进行赋值的情况，如：

根据上述介绍，可以理解的是，获取模块602获取的第二数字设计实际上已经对IOL&IOB电路中IOB单元的模拟特性从功能上实现了数字逻辑化。上述示例中所有信号的赋值均是通过if条件语句实现的，但除了if，还可以采用例如case条件语句实现。

对于第一数字设计，则是获取模块602根据常规的方式对待验证电路中数字电路的逻辑特征进行转化获得的，对于数字电路中的判断条件，采用转换后的数字信号进行代替，例如对于IOL&IOB电路中IOL单元：

assign xxx＝信号4&&信号8||信号1；

assign pad_tmp＝xxx？1’b0：1‘b1；

获取模块602获取第一数字设计或第二数字设计的时候，有这样两种途径：

第一种，由用户输入。这里的用户可以使IC验证人员等，用户可以根据待验证集成电路中数字电路确定出第一电路设计，根据模拟电路的实际情况确定出第二数字设计，然后将第一数字设计或第二数字设计输入给获取模块602。

第二种，由获取模块602从数字设计库中获取第一数字设计或第二数字设计，可以理解的是，在这之前，必须要在数字设计库中存储构成第一数字设计或第二数字设计的信息，当获取模块602需要的时候，直接调用已经存储的信息组合构成第一数字设计与第二数字设计即可。数字设计库中的信息可以由专门的工作人员录入，其中可以囊括常见数字电路与模拟电路对应的数字设计。在本实施例的一种示例当中，当获取模块602通过用户输入获取到第一数字设计或第二数字设计之后，可以将获取到的数字设计存储到数字设计库中，以便后续直接调用。

应当理解的是，针对一个待验证电路，其模拟电路中的部分模拟特性参数是比较常用的，这些模拟特性参数可能可以直接从数字设计裤裆中获取到，而对于其他的模拟特性参数可能需要用户直接输入才能获取到，所以，在实际验证过程当中，针对同一个待验证电路的第一数字设计与第二数字设计很可能通过不同的途径获取。

在上述示例当中，第一数字设计与第二数字设计是通过Verilog硬件描述语言实现的，Verilog HDL以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。当然，实现第一数字设计与第二数字设计的硬件描述语言并不仅限于Verilog语言，还可以是其他任何一种硬件描述语言，例如VHDL语言。鉴于VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言的情况，本实施例中，第一数字设计与第二数字设计均可以采用Verilog硬件描述语言与VHDL硬件描述语言中的至少一种实现。

在待验证电路当中，数字电路和模拟电路基本都存在通信连接关系，而本实施例中获取到的第一数字设计与第二数字设计是分别基于数字电路与模拟电路转换得到的，因此，在获取模块602分别得到第一数字设计与第二数字设计之后，关联模块604需要根据待验证电路中模拟电路与数字电路实际的连接关系将第一数字设计与第二数字设计关联起来形成待验证电路的DUT。图4所示出的模拟电路41与数字电路42之间实际连接关系的简化示意图，从图4可以看出，模拟电路与数字电路相当于“并联”，在这种情况下，对第一数字设计与第二数字设计进行关联，关联模块604只需要为二者赋予相同的激励信号即可。可以理解的是，图4仅仅示出了模拟电路与数字电路之间一种比较简单的连接关系，对于其他连接关系的模拟电路与数字电路，关联模块604可以参照实际情况关联对应的第一数字信号与第二数字信号。

前面已经介绍过了现代IC前端验证流程中主要是对设计人员与验证人员分别通过不同方式实现的电路进行验证，因此要比较的是设计人员实现的电路与验证人员实现的电路在相同的激励下是否具有相同的响应。这里对根据设计响应结果进行验证的过程进行介绍：

验证模块606获取待验证电路对应的参考模型。由于设计人员实现的电路和验证人员实现的电路实际上都是针对一款相同的芯片，其需要实现的功能是相同。在验证流程中是将设计人员的电路转化成待测设计，同时将验证人员的电路转化成参考模型，然后进行验证。由于设计人员实现出的待测设计与验证人员实现出参考模型针对的是同一芯片，因此具有对应关系。

为了验证设计人员和验证人员各自实现电路的匹配性，本实施例中验证模块606将会向待测设计和参考模型输入相同的激励，并获得待测设计和参考模型在该激励下的设计响应结果与验证响应结果。

获得设计响应结果之后，验证模块606可以将设计响应结果与待测设计的验证响应结果进行比对，确定二者是否一致。在相同的激励下，如果参考模型的验证响应结果和待测设计的设计响应结果不一致，则说明设计人员与验证人员各自的电路存在一定的差异，需要设计人员和验证人员分别对待测设计、参考模型查漏补错，而后继续进行验证，直至二者一致为止。当验证模块606确定二者一致时，则验证通过。本实施例中，对验证工具的不高，几乎可以采用几乎任何普通的验证工具进行验证，例如NCverilog等。

电路验证装置可以被部署在终端上，下面结合图7所示出的终端的一种硬件结果示意图对电路验证装置的硬件实现方式进行阐述：

终端7包括处理器71、输入单元72、输出单元73、存储器74等，其中输入单元72可用于让用户输入第一数字设计或第二数字设计，实现电路验证装置中获取模块的功能，同时存储器74可作为数字设计库存储信息，当需要从数字设计苦衷获取第一数字设计或第二数字设计时，可以由处理器71从存储器74中进行读取，此时处理器71实现了获取模块的功能。而电路验证装置中的关联模块与验证模块也通过处理器71来实现，处理器的验证结果可以通过输出单元72中的显示器进行显示，以便相验证人员实处验证结果，方便验证人员根据验证结果结束验证或者是检查验证不合格的原因。

根据本发明提供的电路验证装置，通过将模拟电路数字逻辑化后再进行验证，使得对模拟电路的验证过程与数字电路的验证过程一样简单，实现了对整体待验证电路中模拟电路与数字电路验证的统一性，保留了数字电路验证过程简单、快速，验证环境要求低，验证耗费低等优点。同时由于针对待验证电路的待测设计是根据数字电路与模拟电路实际的连接关系进行关联的，因此，本发明的方案也保障了验证覆盖的全面性。

显然，本领域的技术人员应该明白，上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在计算机存储介质(ROM/RAM、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。

以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种电路验证方法，包括：

获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，所述第二数字设计由所述模拟电路的模拟特性参数经过数字逻辑化后得到；

根据所述模拟电路与所述数字电路的实际连接将所述第二数字设计与所述第一数字设计进行关联，获得所述待验证电路对应的待测设计；

向所述待测设计施加激励获得对应的设计响应结果，并基于所述设计响应结果完成对所述待验证电路的验证。

2.如权利要求1所述的电路验证方法，其特征在于，所述待验证电路包括互相通信并具有反馈嵌套控制关系的数字电路单元与模拟电路单元的集成电路；或，所述待验证电路为包括模拟电路部分和数字电路部分的模数混合集成电路。

3.如权利要求1所述的电路验证方法，其特征在于，所述数字电路单元为IOL单元，所述模拟电路单元为IOB单元；所述模数混合集成电路为系统监控电路。

4.如权利要求1所述的电路验证方法，其特征在于，所述第一数字设计基于Verilog硬件描述语言与VHDL硬件描述语言中的至少一种；所述第二数字设计基于Verilog硬件描述语言与VHDL硬件描述语言中的至少一种。

5.如权利要求1所述的电路验证方法，其特征在于，所述模拟特性参数包括所述待验证电路的端口标准、参考电压、模数转换、带隙基准。

6.如权利要求1-5任一项所述的电路验证方法，其特征在于，获取针对待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计包括：

接收用户输入的所述第一数字设计与所述第二数字设计；

和/或，

从数字设计库中获取所述第一数字设计与所述第二数字设计。

7.如权利要求1-5任一项所述的电路验证方法，其特征在于，基于所述设计响应结果完成对所述待验证电路的验证包括：

获取所述待验证电路对应的参考模型；

将施加给所述待测设计的激励施加给所述参考模型并获得验证响应结果；

将获得的所述验证响应结果与所述设计响应结果进行比对确定二者的匹配性。

8.一种电路验证装置，其特征在于，包括：

获取模块，用于获取待验证电路中数字电路的第一数字设计以及针对模拟电路的第二数字设计，所述第二数字设计由所述模拟电路的模拟特性经过数字逻辑化后得到；

关联模块，用于根据所述模拟电路与所述数字电路的实际连接将所述第二数字设计与所述第一数字设计进行关联，获得所述待验证电路对应的待测设计；

验证模块，用于向所述待测设计施加激励获得对应的设计响应结果，并基于所述设计响应结果完成对所述待验证电路的验证。

9.如权利要求8所述的电路验证装置，其特征在于，所述获取模块用于接收用户输入的所述第一数字设计与所述第二数字设计，和/或从数字设计库中获取所述第一数字设计与所述第二数字设计。

10.如权利要求8或9所述的电路验证装置，其特征在于，所述验证模块用于获取所述待验证电路对应的参考模型，并向所述待测设计以及所述参考模型施加相同的激励获得对应的设计响应结果和验证响应结果，并对所述验证响应结果与所述设计响应结果进行比对，确定二者的匹配性。