CN105808843A - 一种混合信号验证平台的构造方法 - Google Patents
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Abstract
本发明公开了一种混合信号验证平台的构造方法，其具体实现过程为：首先选取待检测的芯片，该待检测芯片内置混合信号，即模拟电路和数字电路两种信号模块，将两种信号模块均接入UVM测试平台；对待检测芯片的模拟电路部分进行Verilog‑AMS建模，对数字电路部分使用UVM数字电路验证架构进行验证；最后通过仿真器无缝链接数字电路与模拟电路，实现数字方法驱动的混合电路验证平台构造。该混合信号验证平台的构造方法与现有技术相比，通过利用相对成熟的UVM数字电路验证架构，配合对模拟电路部分用Verilog‑AMS语音进行建模，实现数字方法驱动的混合电路验证平台，极大提高混合信号芯片验证的效率，缩短芯片开发周期，实用性强，易于推广。
Description
技术领域
本发明涉及网络交换机领域，具体地说是一种实用性强、混合信号验证平台的构造方法。
背景技术
伴随着芯片集成度增加，各种模拟电路以及混合信号电路被集成到单芯片SOC中，这些电路的功能以及性能的正确性，成为了芯片设计的一种挑战。相对于数字电路设计验证技术的发展，模拟以及混合信号电路的设计验证方法的发展较为缓慢，但是进些年也有了一些建模方法来为混合信号电路的设计验证提供方便，包括Verilog-A Verilog-AMS，SystemC-AMS等都能实现这种建模。但是要想将这些模拟电路模型镶嵌到SOC的整体验证环境中，还由一些新问题。
数字电路的功能一般比较复杂，即使是对模拟电路的控制部分，也会有各种组合状态以及控制模式。如果单纯要验证这些数字电路的功能，可以利用成熟的SystemVerilog+UVM平台来产生随机激励，保证这些电路的功能。如果要把这些激励施加到模拟电路以及它的模型上，显然是不能直接链接的，因为SystemVerilog不具备模拟信号的驱动以及接收能力。
为了有效的利用现有数字电路验证技术的优点，并能有效验证模拟电路的功能，我们需要在一个验证平台中同时使用SystemVerilog+UVM数字验证平台以及Verilog-AMS的模拟电路模型。
发明内容
本发明的技术任务是针对以上不足之处，提供一种实用性强、混合信号验证平台的构造方法。
一种混合信号验证平台的构造方法，其具体实现过程为：
首先选取待检测的芯片，该待检测芯片内置混合信号，即模拟电路和数字电路两种信号模块，将两种信号模块均接入UVM测试平台，该UVM测试平台为常见的普通UVM测试平台；
对待检测芯片的模拟电路部分进行Verilog-AMS建模，对数字电路部分使用UVM数字电路验证架构进行验证；
最后通过仿真器无缝链接数字电路与模拟电路，实现数字方法驱动的混合电路验证平台构造。
所述待检测的芯片数字电路部分使用RTL代码进行描述；模拟电路部分使用电路图描述，并通过上述步骤中的构建Verilog-AMS模型来描述其功能。
所述仿真器包括链接模拟电路部分的仿真器以及链接数字电路部分的仿真器。
所述模拟电路对应的仿真器使用时，首先确定并选取模拟电路使用的模型层级，即不同精确度的Verilog-AMS模型或者是电路图产生的spice网表，具体设置通过Verilog的config语句，以及spice的仿真控制文件实现。
模拟电路对应的仿真器还需要进行以下设置：设置额外激励，即电源的设置；设置仿真器的仿真PVT，也就是工艺角、电压、温度参数；设置模拟电路部分的瞬态仿真时间长度，该长度大于数字电路部分的结束时间。
所述无缝链接是指直接将数字部分的验证环境与模拟部分的模型链接并运行整个混合信号电路的环境。
本发明的一种混合信号验证平台的构造方法，具有以下优点：
本发明提供的一种混合信号验证平台的构造方法通过利用相对成熟的UVM数字电路验证架构，配合对模拟电路部分用Verilog-AMS语音进行建模，实现数字方法驱动的混合电路验证平台，极大提高混合信号芯片验证的效率，缩短芯片开发周期，实用性强，易于推广。
附图说明
附图1为本发明的实施例示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
本发明的一种混合信号验证平台的构造方法，其具体实现过程为：
首先选取待检测的芯片，该待检测芯片内置混合信号，即模拟电路和数字电路两种信号模块，将两种信号模块均接入UVM测试平台，该UVM测试平台为常见的普通UVM测试平台；
对待检测芯片的模拟电路部分进行Verilog-AMS建模，对数字电路部分使用UVM数字电路验证架构进行验证；
最后通过仿真器无缝链接数字电路与模拟电路，实现数字方法驱动的混合电路验证平台构造。
所述待检测的芯片数字电路部分使用RTL代码进行描述；模拟电路部分使用电路图描述，并通过上述步骤中的构建Verilog-AMS模型来描述其功能。
所述仿真器包括链接模拟电路部分的仿真器以及链接数字电路部分的仿真器。
所述模拟电路对应的仿真器使用时，首先确定并选取模拟电路使用的模型层级，即不同精确度的Verilog-AMS模型或者是电路图产生的spice网表，具体设置通过Verilog的config语句，以及spice的仿真控制文件实现。
模拟电路对应的仿真器还需要进行以下设置：设置额外激励，即电源的设置；设置仿真器的仿真PVT，也就是工艺角、电压、温度参数；设置模拟电路部分的瞬态仿真时间长度，该长度大于数字电路部分的结束时间。
所述无缝链接是指直接将数字部分的验证环境与模拟部分的模型链接并运行整个混合信号电路的环境。
实施例：
如图1的下部分所示，被测对象是一个简单的DAC和一个ADC，DAC的模拟信号输出链接ADC的模拟信号输入。两者都有各自的模拟电路部分以及数字控制部分。各自的数字电路部分使用RTL代码进行描述，模拟电路部分使用电路图设计，并构建各自的Verilog-AMS模型来描述其功能。为了适应仿真器的要求，需要在模拟与数字部分中间加入相应的转换设置，即下文中提到的各种设置。被测对象将DAC的数字量输入部分以及ADC的数字量输出部分，作为与数字验证平台的链接接口。
图1的上部分是一个普通的UVM数字验证平台，将随机数据通过发送机构发给DAC的数字输入部分，并记录下这些数据。同时ADC的数据通过接收机构接收进验证平台。两组数据送入记分板进行检测，看是否一致。
整个混合信号验证平台大体是这样，但是要想真正运行这个平台，还有一些具体问题需要解决，最关键的就是链接模拟信号仿真器以及数字仿真器，让他们协同工作。这里选用Cadence的incisive仿真器来实现。对于其他厂商的仿真器，虽然具体设置略有区别，但是原理是一样的。以下列举需要设置的地方：
选取对于模拟部分使用哪个层级的模型，这里可以是不同精确度的Verilog-AMS模型或者是电路图产生的spice网表，这里可以使用Verilog的config语句，以及spice的仿真控制文件，具体详见其语法说明。
对模拟电路部分设置额外激励，这里主要指电源的设置。
设置模拟电路部分的仿真PVT，也就是工艺角，电压，温度参数。
设置模拟部分的瞬态仿真时间长度，这里应该大于数字部分的结束时间。
设置其他控制仿真器模拟部分的参数，以优化仿真的运行。
以上各项设置妥当后，就可以直接将数字部分的验证环境与模拟部分的模型链接并运行整个混合信号电路的环境，这样能够加速整个电路的开发进度，并保证功能的正确。
上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的一种混合信号验证平台的构造方法的权利要求书的且任何所述技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。
Claims (6)
1.一种混合信号验证平台的构造方法，其特征在于，其具体实现过程为：
首先选取待检测的芯片，该待检测芯片内置混合信号，即模拟电路和数字电路两种信号模块，将两种信号模块均接入UVM测试平台；
对待检测芯片的模拟电路部分进行Verilog-AMS建模，对数字电路部分使用UVM数字电路验证架构进行验证；
最后通过仿真器无缝链接数字电路与模拟电路，实现数字方法驱动的混合电路验证平台构造。
2.根据权利要求1所述的一种混合信号验证平台的构造方法，其特征在于，所述待检测的芯片数字电路部分使用RTL代码进行描述；模拟电路部分使用电路图描述，并通过上述步骤中的构建Verilog-AMS模型来描述其功能。
3.根据权利要求1所述的一种混合信号验证平台的构造方法，其特征在于，所述仿真器包括链接模拟电路部分的仿真器以及链接数字电路部分的仿真器。
4.根据权利要求3所述的一种混合信号验证平台的构造方法，其特征在于，所述模拟电路对应的仿真器使用时，首先确定并选取模拟电路使用的模型层级，即不同精确度的Verilog-AMS模型或者是电路图产生的spice网表，具体设置通过Verilog的config语句，以及spice的仿真控制文件实现。
5.根据权利要求4所述的一种混合信号验证平台的构造方法，其特征在于，模拟电路对应的仿真器还需要进行以下设置：设置额外激励，即电源的设置；设置仿真器的仿真PVT，也就是工艺角、电压、温度参数；设置模拟电路部分的瞬态仿真时间长度，该长度大于数字电路部分的结束时间。
6.根据权利要求1所述的一种混合信号验证平台的构造方法，其特征在于，所述无缝链接是指直接将数字部分的验证环境与模拟部分的模型链接并运行整个混合信号电路的环境。
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