CN104865469B - 一种基于ate的fpga器件测试系统及方法 - Google Patents

Abstract

本发明涉及一种基于ATE的FPGA器件测试系统及方法，其中系统包括测试控制装置、波形转换装置和测试监显装置；所述测试控制装置控制激励控制信号通过波形转换装置输入到被测FPGA器件，FPGA器件接收激励控制信号，并根据所述激励控制信号输出相应的输出信号；所述波形转换装置将测试控制装置发出的激励信号转换为输入波形文件，并将波形文件传输到被测FPGA器件中；所述波形转换装置对输出信号进行转换为波形信号；所述测试监显装置对波形信号进行输出和显示，并将输出的波形信号与预期波形信号进行比对，输出比对结果。本发明实现一种高可靠且精度能达到纳秒以上的物理测试平台。

Description

一种基于ATE的FPGA器件测试系统及方法

技术领域

本发明涉及一种基于ATE的FPGA器件测试系统及方法。

背景技术

FPGA器件具有集成度高、高速、高可靠性、低功耗的特点，在航空航天等领域得到了广泛引用。目前FPGA器件行为测试的主要方法是通过寄存器传输级仿真进行功能测试和通过布局布线后仿真来完成时序测试。由于仿真测试覆盖的测试环境相对比较理想，不能真实反映FPGA器件以及与FPGA交互的器件在实际物理工况下的运行特性，如器件电压特性、电平转换特性、交联器件实际延迟信息、板内连线延迟信息等，所以必须寻求一种物理测试方法来对FPGA进行测试。

目标码在FPGA芯片中实际表现为底层物理单元触发器和组合逻辑门构成的带有时序信息的路径组合，测试激励信号直接影响到内部触发器的建立保持时间是否满足要求，以及经过组合逻辑门和触发器后的信号是否满足下级功能单元的协议要求，因此要求物理测试环境能够高精度地控制链路上的信号及信号时序关系，以实现协议层及信号层的正常、异常通讯。

发明内容

本发明所要解决的技术问题是提供一种为克服普通测试设备精度不高及仿真测试方式得到的时序指标不够真实的弊端，利用ATE设备高精度特性，从信号层面模拟接口时序，对被测FPGA进行接口测试，并给出了被测件接口余量和强度具体指标高可靠的基于ATE的FPGA器件测试系统及方法。从物理层面模拟接口电气特性，对被测FPGA进行测试，并给出了被测件在接口电气特性有改变时功能指标是否正常的基于基于ATE的FPGA器件测试系统及方法。(两个方面的测试，一方面是测试时序指标，另外一方面是测试接口物理特性变化时功能是否正常，硬件都是一共用一套)。

本发明解决上述技术问题的技术方案如下：一种基于ATE的FPGA器件测试系统，包括测试控制装置、波形转换装置和测试监显装置；

所述测试控制装置控制激励控制信号通过波形转换装置输入到被测FPGA器件，FPGA器件接收激励控制信号，并根据所述激励控制信号输出相应的输出信号；

所述波形转换装置将测试控制装置发出的激励信号转换为输入波形文件，并将波形文件传输到被测FPGA器件中；所述波形转换装置对输出信号进行转换为波形信号；

所述测试监显装置对波形信号进行输出和显示，并将输出的波形信号与预期波形信号进行比对，输出比对结果。

本发明的有益效果是：本发明实现一种高可靠且精度能达到纳秒以上的物理测试平台，并实现下列功能：精确的对被测FPGA接口信号的物理特性进行测试；精确的对被测FPGA做接口测试。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，还包括子板，所述FPGA器件焊接在子板上，所述FPGA器件的JTAG下载接口和FPGA器件芯片管脚走线到子板四周的过孔；FPGA器件芯片的所有用户管脚和电源管脚都以等长布线的方式引到子板四周。

进一步，还包括母版，所述母板为物理电信号产生装置，所述母板上包含多个信号连接点、多个电源连接点和共地点。

进一步，所述子板的过孔与母板的连接点之间采用等长的屏蔽双绞线焊接相连。

进一步，所述测试控制装置用于整个测试激励的控制，包括电压和电流的分配、电压转换时间的控制、电压上电顺序的控制以及被测芯片输入输出接口信号的控制等。

进一步，所述测试监显装置用于对母板传递的输出信号进行实时采集并以波形的形式显示，并且将采集的输出信号与期望的输出信号做比对，给出判断结果。

进一步，所述波形转换装置首先利用仿真工具把测试控制装置发出的以代码形式的激励信号传输到被测FPGA代码中，产生输入波形文件和输出波形文件；

所述波形转换装置利用波形转换软件将普通格式的波形信号转换为ATE可以识别的波形信号。

本发明解决上述技术问题的技术方案如下：一种基于ATE的FPGA器件测试方法，具体包括以下步骤：

步骤1：输入激励控制信号，转换为输入波形文件，并将波形文件传输到被测FPGA器件中；

步骤2：FPGA器件接收波形文件，并根据所述激励控制信号输出相应的输出信号；

步骤3：对输出信号进行转换为波形信号，对波形信号进行输出和显示；

步骤4：将输出的波形信号与预期波形信号进行比对，输出比对结果。

本发明的有益效果是：本发明实现一种高可靠且精度能达到纳秒以上的物理测试平台，并实现下列功能：精确的对被测FPGA接口信号的物理特性进行测试进而确认功能特性是否正确；精确的对被测FPGA做接口测试。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，所述激励控制信号是采用代码形式的激励文件。

进一步，所述步骤3中对波形信号的转换是利用波形转换方法将普通格式的波形信号转换为ATE可识别的波形信号。

ATE(自动化测试设备的简称)，是一种通过计算机控制来测试集成电路的自动测试机，主要应用在芯片的参数测试(AC参数，DC参数)，目的是为了筛选残次品，减少下一道工序中冗余的制造费用。

本发明提出利用基于ATE的测试装置实现两种测试场景：

一、为克服仿真测试只能输入理想激励的弊端，利用ATE设备模拟真实运行环境下被测FPGA管脚的电压、电流等发生变化时其功能是否正确，具体包括以下方面：

a)测试电源管脚上电顺序的变化是否影响其功能，如芯片所需的3.3v,1.8v,2.5v电源信号加电顺序的变化；

b)测试电源管脚上电时间间隔的变化是否影响其功能；

c)测试电源管脚上电时间的变化是否影响其功能，如3.3V电压缓慢加电，快速加电等；

d)测试输入管脚信号电压幅度的变化是否影响其功能，如LVTTL的高电平在加减20％的幅度变化；

e)测试输入管脚信号电压变化时间的快慢是否影响其功能，如LVTTL高电平在变为低电平时时间快慢的调节等；

二、为克服普通测试设备精度不高及仿真测试方式得到的时序指标不够真实的弊端，利用ATE设备高精度特性，从信号层面模拟接口时序，对被测FPGA进行接口测试，并给出了被测件接口余量和强度具体指标(精度达到500ps)。

附图说明

图1为本发明所述的一种基于ATE的FPGA器件测试系统结构框图；

图2为本发明所述的一种基于ATE的FPGA器件测试方法流程图。

附图中，各标号所代表的部件列表如下：

1、测试控制装置，2、波形转换装置，3、测试监显装置，4、子板，5、母板。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

如图1所示，为本发明所述的一种基于ATE的FPGA器件测试系统，包括测试控制装置1、波形转换装置2和测试监显装置3；

所述测试控制装置1控制激励控制信号通过波形转换装置2输入到被测FPGA器件，FPGA器件接收激励控制信号，并根据所述激励控制信号输出相应的输出信号；

所述波形转换装置2将测试控制装置1发出的激励信号转换为输入波形文件，并将波形文件传输到被测FPGA器件中；所述波形转换装置2对输出信号进行转换为波形信号；

所述测试监显装置3对波形信号进行输出和显示，并将输出的波形信号与预期波形信号进行比对，输出比对结果。

还包括子板4，所述FPGA器件焊接在子板4上，所述FPGA器件的JTAG下载接口和FPGA器件芯片管脚走线到子板4四周的过孔；FPGA器件芯片的所有用户管脚和电源管脚都以等长布线的方式引到子板4四周。

还包括母版5，所述母板5为物理电信号产生装置，所述母板5上包含多个信号连接点、多个电源连接点和共地点。

所述子板4的过孔与母板5的连接点之间采用等长的屏蔽双绞线焊接相连。

所述测试控制装置1用于整个测试激励的控制，包括电压和电流的分配、电压转换时间的控制、电压上电顺序的控制以及被测芯片输入输出接口信号的控制等。

所述测试监显装置3用于对母板传递的输出信号进行实时采集并以波形的形式显示，并且将采集的输出信号与期望的输出信号做比对，给出判断结果。

所述波形转换装置2首先利用仿真工具把测试控制装置发出的以代码形式的激励信号传输到被测FPGA代码中，产生输入波形文件和输出波形文件；

所述波形转换装置2利用波形转换软件将普通格式的波形信号转换为ATE可以识别的波形信号。

如图2所示，为本发明所述的一种基于ATE的FPGA器件测试方法，具体包括以下步骤：

步骤1：输入激励控制信号，转换为输入波形文件，并将波形文件传输到被测FPGA器件中；

步骤2：FPGA器件接收波形文件，并根据所述激励控制信号输出相应的输出信号；

步骤3：对输出信号进行转换为波形信号，对波形信号进行输出和显示；

步骤4：将输出的波形信号与预期波形信号进行比对，输出比对结果。

所述激励控制信号是采用代码形式的激励文件。

所述步骤3中对波形信号的转换是利用波形转换方法将普通格式的波形信号转换为ATE可识别的波形信号。

测试装置包括子板、母板、测控制端、测试监显端，波形转换装置。其中子板焊接了被测的FPGA芯片，JTAG下载接口、以及芯片管脚在PCB走线到子板四周的过孔。芯片所有用户管脚、电源管脚都以等长布线的方式引到子板四周；母板为物理电信号产生装置，母板上包含512个信号连接点，若干电源连接点和共地点。子板的过孔与母板的连接点之间采用等长的屏蔽双绞线焊接相连；测试控制端为一台工控机，负责整个测试激励的控制，包括电压和电流的分配、电压转换时间的控制、电压上电顺序的控制以及被测芯片输入输出接口信号的控制等，这些控制都是用户在测试控制端以编写控制代码的方式实现；监显端负责对母板传递的输出信号进行实时采集并以波形的形式显示，并且将采集的输出信号与期望的输出信号做比对，给出判断结果。波形转换装置首先利用仿真工具把以代码形式的激励文件施加到被测FPGA代码中，产生输入波形文件和输出波形文件；其次利用波形转换软件将普通格式的波形文件如VCD格式文件转换为ATE可以识别的波形文件格式。

利用测试控制端控制代码的更改可以测试不同的场景：

针对于第一种测试场景：测试不同电气特性下，被测FPGA芯片的功能是否正常；

五种电气特性的测试需分别进行测试，每种测试完成后需重新载入测试激励和被测FPGA代码,保证被测件恢复到初始状态。五种电气特性测试共有的操作如下：

首先通过仿真工具模拟典型工作模式下的测试激励，并把此激励输出到门级网表上得到期望输出波形；将输入输出波形文件转换成ATE可以识别的文件形式，加载到测试控制端；母板把测试控制端的控制信号转换成测试激励电信号通过屏蔽双绞线传递到子板上的被测FPGA管脚；被测FPGA产生的响应信号通过母板传递到监显端，监显端把收到的数据与期望的数据做对比，最终输出判读结果。

六种电气特性测试时的区别在于对测试控制端输入的控制代码不同，下面分别针对每一种电气特性的测试给出测试控制端的控制方式：

a)测试电源管脚上电顺序的变化是否影响其功能，如芯片所需的3.3v,1.8v,2.5v电源信号加电顺序的变化；

测试控制端的控制流程(顺序执行)为：

1)FPGA芯片电源供电3.3v；

2)FPGA芯片电源供电2.5v；

3)FPGA芯片电源供电1.8v；

4)加载测试激励文件；

5)采集FPGA输出管脚波形；

6)期望波形与输出管脚波形做对比，给出对比结果。

测试上电顺序变化时候可以在每测完一次后重新执行1-6步，其中1-3步的顺序可以任意更改。

b)测试电源管脚上电时间间隔的变化是否影响其功能；

1)FPGA芯片电源供电3.3v；

2)以纳秒为单位进行时间延迟；

3)FPGA芯片电源供电2.5v；

4)以纳秒为单位进行时间延迟；

5)FPGA芯片电源供电1.8v；

6)加载测试激励文件；

7)采集FPGA输出管脚波形；

8)期望波形与输出管脚波形做对比，给出对比结果。

测试上电时间间隔的变化可以在每测完一次后重新执行1-8步，其中第2，第4步的的时间间隔可以任意更改。

c)测试电源管脚上电时间的变化是否影响其功能，如3.3V电压缓慢加电，快速加电等；

测试控制端的控制流程(顺序执行)为：

1)FPGA芯片电源供电3.3v，设置上电的时间属性；

2)FPGA芯片电源供电2.5v，设置上电的时间属性；

3)FPGA芯片电源供电1.8v，设置上电的时间属性；

4)加载测试激励文件；

5)采集FPGA输出管脚波形；

6)期望波形与输出管脚波形做对比，给出对比结果。

测试电源管脚上电顺序的变化时候可以在每测完一次后重新执行1-6步，其中1-3步的时间属性顺序可以任意更改。

d)测试输入管脚信号电压幅度的变化是否影响其功能，如LVTTL的高电平在加减20％的幅度变化；

测试控制端的控制流程(顺序执行)为：

1)FPGA芯片电源供电3.3v；

2)FPGA芯片电源供电2.5v；

3)FPGA芯片电源供电1.8v；

4)加载测试激励文件，设置输入管脚信号电压的幅度属性；

5)采集FPGA输出管脚波形；

6)期望波形与输出管脚波形做对比，给出对比结果；

测试上电顺序变化时候可以在每测完一次后重新执行1-6步，其中第4步的顺序可以任意更改。

e)测试输入管脚信号电压变化时间的快慢是否影响其功能，如LVTTL高电平在变为低电平时时间快慢的调节等；

测试控制端的控制流程(顺序执行)为：

1)FPGA芯片电源供电3.3v；

2)FPGA芯片电源供电2.5v；

3)FPGA芯片电源供电1.8v；

4)加载测试激励文件，设置输入管脚信号电压的上升时间，下降时间属性；

5)采集FPGA输出管脚波形；

6)期望波形与输出管脚波形做对比，给出对比结果。

测试输入管脚信号电压变化时间的快慢时候可以在每测完一次后重新执行1-6步，其中第4步的顺序可以任意更改。

针对于第二种测试场景：测试接口时序的余量和强度。

强度和余量测试时，通过仿真工具模拟输入接口协议时序以及信号关系偏差精度为500ps的多组测试激励，将输入波形文件转换成ATE可以识别的文件形式，并加载到测试控制端；通过控制测试控制端以二分法的原则加载多组测试激励；母板把控制端的控制信号转换成测试激励电信号传递到子板上的被测FPGA；FPGA产生的响应信号通过母板传递到监显端，监显端以波形形式显示输出信号，并标识出输出信号的时序。测试控制端的控制流程(顺序执行)为：

1)FPGA芯片电源供电3.3v；

2)FPGA芯片电源供电2.5v；

3)FPGA芯片电源供电1.8v；

4)以时序二分法的原则加载测试激励文件；

5)采集FPGA输出管脚波形；

6)期望波形与输出管脚波形做对比，给出对比结果，并标识输出波形时序。

在每测完一次后重新执行1-6步，其中第四步加载测试激励文件时按照时序二分法的原则加载。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于ATE的FPGA器件测试系统，其特征在于，包括测试控制装置、波形转换装置和测试监显装置；

所述测试控制装置控制激励控制信号通过波形转换装置输入到被测FPGA器件，FPGA器件接收激励控制信号，并根据所述激励控制信号输出相应的输出信号；

所述波形转换装置将测试控制装置发出的激励信号转换为输入波形文件，并将波形文件传输到被测FPGA器件中；所述波形转换装置对输出信号进行转换为波形信号；

所述测试监显装置对波形信号进行输出和显示，并将输出的波形信号与预期波形信号进行比对，输出比对结果；

其中，所述测试控制装置具体用于整个测试激励的控制，包括电压和电流的分配、电压转换时间的控制、电压上电顺序的控制以及被测芯片输入输出接口信号的控制。

2.根据权利要求1所述的一种基于ATE的FPGA器件测试系统，其特征在于，还包括子板，所述FPGA器件焊接在子板上，所述FPGA器件的JTAG下载接口和FPGA器件芯片管脚走线到子板四周的过孔；FPGA器件芯片的所有用户管脚和电源管脚都以等长布线的方式引到子板四周。

3.根据权利要求2所述的一种基于ATE的FPGA器件测试系统，其特征在于，还包括母板，所述母板为物理电信号产生装置，所述母板上包含多个信号连接点、多个电源连接点和共地点。

4.根据权利要求3所述的一种基于ATE的FPGA器件测试系统，其特征在于，所述子板的过孔与母板的连接点之间采用等长的屏蔽双绞线焊接相连。

5.根据权利要求1所述的一种基于ATE的FPGA器件测试系统，其特征在于，所述测试监显装置用于对母板传递的输出信号进行实时采集并以波形的形式显示，并且将采集的输出信号与期望的输出信号做比对，给出判断结果。

6.根据权利要求1所述的一种基于ATE的FPGA器件测试系统，其特征在于，所述波形转换装置首先利用仿真工具把测试控制装置发出的以代码形式的激励信号传输到被测FPGA代码中，产生输入波形文件；

所述波形转换装置利用波形转换软件将普通格式的波形信号转换为ATE可以识别的波形信号。