CN113205839B - 通过时钟调制验证读取数据可靠性的存储器系统及其操作方法 - Google Patents

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Abstract

本申请公开一种存储器系统。该存储器系统包括：存储器装置，包括用于存储数据的存储器单元区域，存储器装置使第一时钟环回以生成第二时钟，并且与第二时钟同步地输出从存储器单元区域读取的读取数据；以及存储器控制器，通过根据特定方案对源时钟执行调制操作来生成包括多个调制部分的第一时钟，以将第一时钟输出到存储器装置，并且响应于第二时钟来接收读取数据，读取数据包括分别与第二时钟中包括的多个调制部分对应的多个部分数据，并且存储器控制器通过根据特定方案对第二时钟执行解调操作来验证读取数据中包括的多个部分数据中的每个部分数据的可靠性。

Description

通过时钟调制验证读取数据可靠性的存储器系统及其操作 方法
相关申请的交叉引用
本申请要求于2020年1月31日提交的申请号为10-2020-0011548的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的实施例涉及一种通过时钟调制和时钟解调来验证读取数据的可靠性的存储器装置以及包括该存储器装置的存储器系统。
背景技术
用于存储数据的半导体存储器装置可以大致划分为易失性存储器装置和非易失性存储器装置。其中通过对单元电容器充电或从单元电容器放电来存储数据的易失性存储器装置，诸如动态随机存取存储器(DRAM)，可以在向其供电时保留数据，而在切断电源时丢失存储在其中的数据。
然而，诸如闪速存储器的非易失性存储器装置即使在电力被切断时也可以保留数据。易失性存储器装置主要用作计算机等的主存储器，而非易失性存储器装置用作在诸如计算机和便携式通信装置的各种应用装置中存储程序和数据的大容量存储器。
随着制造技术的进步，存储器装置的存储容量不断增加，并且存储器装置与存储器控制器之间的数据传送速率也在不断增加。通常，除了存储器装置或存储控器制器中使用的内部时钟之外，还可以使用数据时钟在存储器装置和存储器控制器之间进行有效的数据传送。换言之，数据时钟可以专门用于存储器装置与存储器控制器之间的数据传送。因此，在存储器装置和存储器控制器之间传送的数据可以与数据时钟同步。
发明内容
本公开的实施例涉及一种能够通过时钟调制和时钟解调来验证读取数据的可靠性的存储器装置以及包括该存储器装置的存储器系统。
根据本公开的实施例，一种存储器系统，包括：存储器装置，包括用于存储数据的存储器单元区域，存储器装置使第一时钟环回以生成第二时钟，并与第二时钟同步地输出从存储器单元区域读取的读取数据；以及存储器控制器，通过根据特定方案对源时钟执行调制操作来生成包括多个调制部分的第一时钟，以将第一时钟输出到存储器装置，并且响应于第二时钟来接收读取数据，读取数据可以包括分别与第二时钟中包括的多个调制部分对应的多个部分数据，并且存储器控制器可以通过根据特定方案对第二时钟执行解调操作来验证读取数据中包括的多个部分数据中的每个部分数据的可靠性。
根据特定方案的调制操作可以包括使用多个频率的频率调制操作。可以基于频率差来检测第一时钟中包括的多个调制部分中的每个调制部分。
根据特定方案的调制操作可以包括使用多个相位的相位调制操作。可以基于相位差来检测第一时钟中包括的多个调制部分中的每个调制部分。
存储器控制器可以通过解调操作检测第二时钟中包括的多个调制部分，并且可以验证多个部分数据之中是否存在一个或多个异常部分数据。
当多个部分数据之中存在异常部分数据时，存储器控制器可以请求存储器装置从存储器单元区域选择性地重新读取并输出异常部分数据。
存储器控制器可以包括：时钟发生器，生成源时钟；调制电路，通过对源时钟执行调制操作生成第一时钟；输入电路，响应于第二时钟，接收读取数据；以及验证电路，通过对第二时钟执行解调操作来验证通过输入电路输入的读取数据的可靠性。
根据本发明的另一个实施例，一种存储器系统，可以包括：存储器装置，包括用于存储数据的存储器单元区域，存储器装置通过根据特定方案对外部输入的源时钟执行调制操作来生成包括多个调制部分的调制时钟，并且输出调制时钟以及与调制时钟同步地输出从存储器单元区域读取的读取数据；以及存储器控制器，生成源时钟并将源时钟输出到存储器控制器，并且响应于调制时钟，接收读取数据。读取数据可以包括分别与调制时钟中包括的多个调制部分对应的多个部分数据，并且存储器控制器可以通过根据特定方案对调制时钟执行解调操作来验证读取数据中包括的多个部分数据中的每个部分数据的可靠性。
根据特定方案的调制操作可以包括使用多个频率的频率调制操作。可以基于频率差来检测调制时钟中包括的多个调制部分中的每个调制部分。
根据特定方案的调制操作可以包括使用多个相位的相位调制操作。可以基于相位差来检测调制时钟中包括的多个调制部分中的每个调制部分。
存储器控制器可以通过解调操作检测调制时钟中包括的多个调制部分，并且可以验证多个部分数据之中是否存在一个或多个异常部分数据。
当多个部分数据之中存在异常部分数据时，存储器控制器可以请求存储器装置从存储器单元区域选择性地重新读取并输出异常部分数据。
存储器装置还可以包括：调制电路，通过对源时钟执行调制操作来生成调制时钟；以及输出电路，与调制时钟同步地输出从存储器单元区域读取的读取数据。
存储器控制器可以包括：时钟发生器，生成源时钟；输入电路，响应于调制时钟，接收读取数据；以及验证电路，通过对调制时钟执行解调操作来验证通过输入电路输入的读取数据的可靠性。
根据本发明的又一个实施例，一种操作存储器系统的方法，该存储器系统包括具有用于存储数据的存储器单元区域的存储器装置，该方法可以包括：通过根据特定方案对源时钟执行调制操作来生成调制时钟，调制时钟包括多个调制部分；与来自存储器装置的调制时钟同步地输出从存储器单元区域读取的读取数据，读取数据包括分别与调制时钟中包括的多个调制部分对应的多个部分数据；以及通过根据特定方案对调制信号执行解调操作来验证读取数据中包括的多个部分数据中的每个部分数据的可靠性。
根据特定方案的调制操作可以包括使用多个频率的频率调制操作。可以基于频率差来检测调制时钟中包括的多个调制部分中的每个调制部分。
根据特定方案的调制操作可以包括使用多个相位的相位调制操作。可以基于相位差来检测调制时钟中包括的多个调制部分中的每个调制部分。
验证读取数据的可靠性可以是：通过解调操作检测调制时钟中包括的多个调制部分；以及验证多个部分数据之中是否存在一个或多个异常部分数据。
该方法进一步可以包括：在验证读取数据的可靠性时，当多个部分数据之中存在异常部分数据时，从存储器单元区域选择性地重新读取异常部分数据并从存储器装置输出重新读取的异常部分数据。
该方法进一步可以包括在存储器装置外部生成调制时钟之后，将生成的调制时钟传送到存储器装置。存储器装置可以将传送的调制时钟环回，并且可以与来自存储器装置的调制时钟同步地输出从存储器单元区域读取的读取数据。
该方法进一步可以包括：在存储器装置外部生成源时钟；以及将源时钟传送到存储器装置。存储器装置可以基于传送的源时钟生成调制时钟，并可以与来自存储器装置的调制时钟同步地输出从存储器单元区域读取的读取数据。
附图说明
图1是示出根据本公开实施例的包括存储器系统的数据处理系统的框图。
图2是示出根据本公开实施例的存储器系统的操作的框图。
图3是示出根据本公开实施例的存储器系统的操作的框图。
图4是示出根据本公开实施例的存储器系统的操作的框图。
图5和图6是示出根据本公开实施例的在存储器系统中使用的时钟调制操作的波形图。
具体实施方式
下面参照附图更详细地描述本公开的各个示例。然而，可以以不同的方式实现本公开的示例的方面和特征，以形成包括任何公开的实施例的变型的其它实施例。因此，本公开的实施例不应被解释为限于本文阐述的实施例。相反，提供所描述的实施例使得本公开是透彻且完全的，并且向本发明所属领域的技术人员充分传达本公开。在整个本公开中，相同的附图标记在本公开的各个附图和示例中指代相同的部件。注意的是，对“实施例”、“另一实施例”等的参考不一定意味着仅一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。
将理解的是，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来标识各个元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与否则具有相同或相似名称的另一个元件区分开。因此，在一个实例中的第一元件可以在另一个实例中被称为第二或第三元件，而不脱离本发明的精神和范围。
附图不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征，可能已经夸大比例。当元件被称为连接到或联接到另一个元件时，前者可以直接连接或联接到后者，或者经由它们之间的一个或多个中间元件电连接或联接到后者。另外，还将理解的是，当元件被称为在两个元件“之间”时，该元件可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，除非上下文另外明确指出，否则单数形式旨在包括复数形式，反之亦然。类似地，除非从语言或上下文中可以清楚看出仅意指一个，否则不定冠词“一”和“一个”表示一个或多个。
将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指明所陈述的元件的存在，并且不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关联所列项目的任意以及所有组合。
除非另有定义，否则本文所使用的包括技术和科学术语的所有术语具有与本发明所属领域的普通技术人员鉴于本公开所通常理解的含义相同的含义。还将进一步理解的是，诸如在常用词典中定义的那些术语应被解释为具有与其在本公开和相关领域的背景下的含义一致的含义，并且将不被解释为理想化或过于形式化的意义，除非本文明确地如此定义。
在以下的描述中，阐述了许多具体细节以便提供对本发明的透彻理解。可以在没有一些或所有这些具体细节的情况下实践本发明。在其它情况下，没有详细描述众所周知的进程结构和/或进程，以免不必要地模糊本发明。
还应注意的是，在某些情况下，如对于相关领域的技术人员将显而易见的是，除非另外具体指出，否则结合一个实施例描述的特征或元件可以单独使用或与另一实施例的其它特征或元件组合使用。
下面参照附图详细描述本公开的实施例，其中，相同的附图标记指代相同的元件。
图1是示出根据本公开实施例的包括存储器系统110的数据处理系统100的框图。
参照图1，数据处理系统100可以包括与存储器系统110可操作地联接的主机102。
主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置或者诸如台式计算机、游戏机、电视(TV)、投影仪等的电子装置中的任意一种。
主机102还包括至少一个操作系统(OS)，该操作系统通常可以管理和控制在主机102中执行的功能和操作。OS可以提供与存储器系统110联接的主机102和存储器系统110的用户之间的互操作性。OS可以支持与用户请求对应的功能和操作。作为示例而非限制，根据主机102的移动性，OS可以包括通用操作系统和移动操作系统。根据系统要求或用户环境，通用操作系统可以分为个人操作系统和企业操作系统。包括Windows和Chrome的个人操作系统可以出于一般目的而受支持服务的约束。企业操作系统可以专门用于确保和支持高性能，包括Windows服务器、Linux、以及Unix。进一步地，移动操作系统可以包括Android和iOS。移动操作系统可能受支持针对移动性的服务或功能(例如，省电功能)的约束。主机102可以包括多个操作系统。对应于用户的请求，主机102可以与存储器系统110协作运行多个操作系统。主机102可以将与用户请求对应的多个命令传输到存储器系统110，从而在存储器系统110内执行与命令对应的操作。下面将参照图4和5描述存储器系统110中的多个命令的处理。
存储器系统110可以响应于来自主机102的请求来执行特定功能或操作，并且特别地，可以存储待由主机102访问的数据。存储器系统110可以用作主机102的主存储器系统或辅助存储器系统。存储器系统110可以使用各种类型的存储装置中的任意一种来实施，存储装置可以根据主机接口的协议与主机102电联接。合适的存储装置的非限制性示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、紧凑型闪存(CF)卡、智能媒体(SM)卡以及记忆棒。
存储器系统110的存储装置可以利用例如动态随机存取存储器(DRAM)或静态RAM(SRAM))的易失性存储器装置，和/或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)或闪速存储器的非易失性存储器装置来实施。
存储器系统110可以包括控制器(或存储器控制器)130和存储器装置150。存储器装置150可以存储待由主机102访问的数据。控制器130可以控制数据在存储器装置150中的存储。
控制器130和存储器装置150可以集成到单个半导体装置中，该单个半导体装置可以包括在如上所述的各种类型的存储器系统中的任意一种中。
作为示例而非限制，控制器130和存储器装置150可以集成到单个半导体装置中。控制器130和存储器装置150可以集成以形成具有提高的操作速度的SSD。当存储器系统110用作SSD时，连接到存储器系统110的主机102的操作速度可以比与硬盘连接的主机102的操作速度更快。在另一个实施例中，控制器130和存储器装置150可以集成到一个半导体装置中以形成诸如以下的存储卡：PC卡(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(例如SM、SMC)、记忆棒、多媒体卡(例如MMC、RS-MMC、微型MMC)、安全数字(SD)卡(例如SD、迷你SD、微型SD、SDHC)或通用闪存。
存储器系统110可以被配置为例如以下的一部分：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、射频识别(RFID)装置或配置计算系统的各种组件之一。
存储器装置150可以是非易失性存储器装置，并且即使在不供应电力时，也可以保留其中存储的数据。存储器装置150可以通过写入操作存储从主机102提供的数据，同时通过读取操作将存储在存储器装置150中的数据提供到主机102。存储器装置150可以包括多个存储块152、154和156，每个存储块可以包括多个页面。多个页面中的每个页面可以包括多个存储器单元，多个字线(WL)电联接到该多个存储器单元。存储器装置150还包括多个存储器管芯，每个存储器管芯包括多个平面，每个平面包括多个存储块152、154和156之中的存储块。另外，存储器装置150可以是非易失性存储器装置，例如闪速存储器，并且该闪速存储器可以具有三维堆叠结构。
控制器130可以控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。例如，控制器130可以响应于来自主机102的请求来控制存储器装置150。控制器130可以将从存储器装置150读取的数据提供到主机102。控制器130可以将由主机102提供的数据存储在存储器装置150中。
控制器130可以包括全部经由内部总线可操作地联接的主机接口(I/F)132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、存储器接口(I/F)142和存储器144。
主机接口132可以处理从主机102提供的命令和数据，并且可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)和电子集成驱动器(IDE)的各种接口协议中的至少一种与主机102通信。根据实施例，主机接口132是用于与主机102交换数据的组件，其可以通过称为主机接口层(HIL)的固件来实施。
ECC单元138可以校正待在存储器装置150中处理(例如，从存储器装置150输出)的数据的错误位，其可以包括ECC编码器和ECC解码器。在此，ECC编码器可以对待编程在存储器装置150中的数据执行错误校正编码，以生成添加了奇偶校验位的经编码的数据，并将经编码的数据存储在存储器装置150中。当控制器130读取存储在存储器装置150中的数据时，ECC解码器可以检测并校正从存储器装置150读取的数据中包含的错误。换言之，在对从存储器装置150读取的数据执行错误校正解码之后，ECC单元138可以确定错误校正解码是否已经成功并且输出指令信号(例如，校正成功信号或校正失败信号)。ECC单元138可以使用在ECC编码过程期间生成的奇偶校验位来校正读取数据的错误位。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可以不校正错误位，而是替代地可以输出指示校正错误位失败的错位校正失败信号。
ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)的编码调制来执行错误校正操作。ECC单元138可以包括基于上述编码中的至少一种来执行错误校正操作的任意及全部电路、模块、系统或装置。
PMU 140可以管理控制器130中的电力。例如，PMU 140可以检测通电和断电。另外，PMU 140可以包括电力检测器。
存储器接口142可以用作用于处理在控制器130和存储器装置150之间传送的命令和数据的接口，以允许控制器130响应于从主机102传递的请求来控制存储器装置150。在当存储器装置150是闪速存储器时，特别地，当存储器装置150是NAND闪速存储器的情况下，存储器接口142在处理器134的控制下，可以生成用于存储器装置150的控制信号，并且可以处理输入到存储器装置150中或从存储器装置150输出的数据。存储器接口142可以提供接口，用于处理控制器130和存储器装置150之间的命令和数据，例如，执行NAND闪存接口的操作，特别是控制器130和存储器装置150之间的操作。根据实施例，存储器接口142可以通过称为闪存接口层(FIL)的固件来实施，作为用于与存储器装置150交换数据的组件。
存储器144可以支持由存储器系统110和控制器130执行的操作。存储器144可以存储为存储器系统110和控制器130中的操作而生成或传递的临时数据或事务数据。控制器130可以响应于来自主机102的请求来控制存储器装置150。控制器130可以将从存储器装置150读取的数据传递到主机102中。控制器130可以将通过主机102输入的数据存储在存储器装置150内。存储器144可以存储控制器130和存储器装置150执行诸如读取操作或编程/写入操作的操作所使用的数据。
存储器144可以是易失性存储器。存储器144可以利用静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或两者来实施。尽管图2示出了布置在控制器130内的存储器144，但是实施例不限于该布置。也就是说，存储器144可以在控制器130的内部或外部。例如，存储器144可以是具有存储器接口的外部易失性存储器，该存储器接口在存储器144和控制器130之间传送数据和/或信号。
存储器144可以存储用于执行诸如主机102所请求的数据写入和数据读取的操作的数据，和/或在存储器装置150和控制器130之间传输以用于诸如垃圾收集和耗损均衡的后台操作的数据。根据实施例，为了支持存储器系统110中的操作，存储器144可以包括程序存储器、数据存储器、写入缓冲器/高速缓存、读取缓冲器/高速缓存、数据缓冲器/高速缓存、以及映射缓冲器/高速缓存。
处理器134可以是微处理器或中央处理单元(CPU)。存储器系统110可以包括一个或多个处理器134。处理器134可以控制存储器系统110的全部操作。作为示例而非限制，处理器134可以响应于从主机102输入的写入请求或读取请求来控制存储器装置150的编程操作或读取操作。根据实施例，处理器134可以使用或运行固件以控制存储器系统110的全部操作。这里，固件可以是闪存转换层(FTL)。FTL可以用作主机102和存储器装置150之间的接口。主机102可以通过FTL将对写入操作和读取操作的请求传输到存储器装置150。
FTL可以管理地址映射、垃圾收集、耗损均衡等操作。特别地，FTL可以加载、生成、更新或存储映射数据。因此，控制器130可以通过映射数据将从主机102输入的逻辑地址与存储器装置150的物理地址进行映射。存储器装置150可以用作执行读取操作或写入操作的通用存储装置。而且，通过基于映射数据的地址映射操作，当控制器130尝试更新存储在特定页面中的数据时，由于闪速存储器装置的特性，控制器130可以将所更新的数据编程在另一空白页面上，并且可以使该特定页面的旧数据无效(例如，将与所更新的数据的逻辑地址对应的物理地址从该特定页面更新到新编程的页面)。进一步，控制器130可以将新数据的映射数据存储到FTL中。
例如，当在存储器装置150中执行从主机102请求的操作时，控制器130使用处理器134。与存储器装置150接合的处理器134可以处理与从主机102输入的命令对应的指令或命令。控制器130可以执行作为与来自主机102的命令对应的命令操作的前台操作，诸如与写入命令对应的编程操作、与读取命令对应的读取操作、与擦除/丢弃命令对应的擦除/丢弃操作以及与具有设置命令的设置参数命令或设置特征命令对应的参数设置操作。
控制器130还可以通过处理器134对存储器装置150执行后台操作。作为示例而非限制，针对存储器装置150的后台操作包括在存储块152、154和156之中的存储块中复制数据，并将这种数据存储在另一个存储块中，例如，垃圾收集(GC)操作。后台操作可以包括将存储器装置150中的存储块152、154和156中的至少一个中存储的数据移动到存储块152、154和156中的至少另一个中的操作，例如，耗损均衡(WL)操作。在后台操作期间，控制器130可以使用处理器134以将存储在控制器130中的映射数据存储到存储块152、154和156中的至少一个，例如，映射清除操作。检查多个存储块152、154和156之中的坏块的坏块管理操作是由处理器134执行的后台操作的另一个示例。
在存储器系统110中，控制器130执行与从主机102接收的多个命令对应的多个命令操作。例如，当顺序地、随机地或交替地执行与多个编程命令对应的多个编程操作、与多个读取命令对应的多个读取操作以及与多个擦除命令对应的多个擦除操作时，控制器130可以确定用于将控制器130连接到存储器装置150中的哪个(哪些)存储器管芯的哪个(哪些)通道或通路对于执行每个操作是合适的或适当的。控制器130可以经由通道或通路来传输数据或指令以执行每个操作。在每个操作完成之后，多个存储器管芯可以分别经由相同的通道或通路来传输操作结果。然后，控制器130可以将响应或确认信号传输到主机102。在实施例中，控制器130可以检查每个通道或每个通路的状态。响应于从主机102接收到的命令，控制器130可以基于每个通道或每个通路的状态来选择至少一个通道或通路，使得指令和/或操作结果与数据可以经由选择的通道或通路来传递。
控制器130可以检查联接到存储器装置150中包括的多个存储器管芯的多个通道(或通路)的状态。
作为示例而非限制，控制器130可以识别关于与存储器装置150中的存储器管芯相关联的通道(或通路)的状态。控制器130可以将每个通道或每个通路确定为处于忙碌状态、就绪状态、活动状态、空闲状态、正常状态或异常状态。控制器可以基于物理块地址确定指令(和/或数据)是通过哪个通道或通路传递的，例如，将指令(和/或数据)传递到哪个(哪些)管芯。控制器130可以参考从存储器装置150传递的描述符。描述符可以包括描述存储器装置150的特性的参数的块或页面，并且可以具有设置的格式或结构。描述符可以包括装置描述符、配置描述符、单元描述符等。控制器130可以参考或使用描述符来确定指令或数据利用哪个(哪些)通道或通路进行交换。
处理器134中可以包括管理单元(未示出)。管理单元可以执行存储器装置150的坏块管理。管理单元可以发现处于不理想情况的坏存储块用于进一步使用，并对坏存储块执行坏块管理。当存储器装置150是诸如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可能发生编程故障。在坏块管理期间，可以将编程故障的存储块或坏存储块的数据编程到新的存储块中。坏块可能大大降低具有3D堆叠结构的存储器装置150的利用率和存储器系统110的可靠性。因此，可靠的坏块管理可以增强或改善存储器系统110的性能。
图2是示出根据本发明实施例的存储器系统110的操作的框图。
参照图2，存储器系统110可以包括控制器130和存储器装置150。控制器可以包括时钟发生器1301、输入电路1302以及内部电路1303。存储器装置150可以包括环回操作电路1501、存储器单元区域1502以及输出电路1503。控制器130中包括的时钟发生器1301和输入电路1302可以是与被描述为图1所示的控制器130中包括的构成元件的存储器接口142对应的构成元件。而且，控制器130中包括的内部电路1303可以是与被描述为图1中的控制器130中包括的构成元件的主机接口132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140以及存储器144中的一个或多个对应的构成元件。存储器装置150中包括的存储器单元区域1502可以是与图1中描述的包括在存储器装置150中的存储块152、154和156对应的构成元件。而且，在附图中示出了存储器系统110中包括一个存储器装置150。这仅是示例，并且存储器系统110还可以包括多于一个的存储器装置。
具体而言，存储器装置150可以包括用于存储数据的存储器单元区域1502，并且存储器装置150可以使外部第一源时钟SCCLK1环回以输出第二源时钟SCCLK2。在此，存储器装置150可以使从存储器单元区域1502读取的读取数据RDDATA与第二源时钟SCCLK2同步，并输出所得的读取数据。
更具体地，存储器装置150可以响应于从控制器130输入的读取命令(未示出)，从存储器单元区域1502读取读取数据RDDATA。而且，存储器装置150可以使读取数据RDDATA与通过使从控制器130输入的第一源时钟SCCLK1环回而获得的第二源时钟SCCLK2同步，并且输出经同步的读取数据。换言之，存储器装置150中包括的环回操作电路1501可以将通过使从控制器130输入的第一源时钟SCCLK1环回而获得的第二源时钟SCCLK2输出到控制器130。而且，存储器装置150中包括的输出电路1503可以与第二源时钟SCCLK2同步地将从存储器单元区域1502读取的读取数据RDDATA输出到控制器130。
在此，环回可以指对输入信号、数字数据流或项目流进行路由，而无需进行有意的处理或修改。
控制器130可以生成第一源时钟SCCLK1，将第一源时钟SCCLK1输出到存储器装置150，然后响应于从存储器装置150传送的第二源时钟SCCLK2，接收从存储器装置150传送的读取数据RDDATA。
更具体地，控制器130中包括的时钟发生器1301可以生成第一源时钟SCCLK1并且将产生的第一源时钟SCCLK1输出到存储器装置150。控制器130中包括的输入电路1302可以响应于从存储器装置150传送的第二源时钟SCCLK2，接收从存储器装置150传送的读取数据RDDATA。控制器130中包括的内部电路1303可以根据预定目的使用通过输入电路1302输入的读取数据RDDATA。例如，内部电路1303可以响应于图1中的主机接口132和图1中的处理器134，执行将读取数据RDDATA输出到图1中的主机102的操作。
同时，由控制器130通过一个读取命令向存储器装置150请求的读取数据RDDATA的大小可以具有预定大小。例如，读取数据RDDATA的预定大小可以是大约2KB。这里，读取数据RDDATA的预定大小可以根据存储器装置150的类型或设计者的选择而变化。
另外，为了使控制器130向存储器装置150请求具有比读取数据RDDATA的预定大小更大或更小的大小的数据，可能需要附加操作，如以下示例所示。
例如，当读取数据RDDATA的预定大小为大约2KB并且待从存储器装置150读取比预定大小更大的大约10KB大小的数据时，控制器130可以向存储器装置150传送五个读取命令，然后从存储器装置150接收五个读取数据RDDATA，每个读取数据RDDATA的大小约为2KB。
另外，当读取数据RDDATA的预定大小大约为2KB，并且待从存储器装置150读取小于预定大小的大约512字节大小的数据时，用于从与单个读取命令对应的2KB的读取数据RDDATA选择大约512字节的数据的选择信息可以包括在传送到存储器装置150的单个读取命令中。换言之，控制器130可以将包括选择信息的单个读取命令传送到存储器装置150，然后从存储器装置150接收大约512字节的读取数据RDDATA。
同时，当从存储器装置150中包括的存储器单元区域1502中读取读取数据RDDATA时，在一些位中可能发生错误。而且，当读取数据RDDATA从存储器装置150输出并传送到控制器130时，一些位的值可能丢失或可能发生错误。如上所述，从存储器装置150传送到控制器130的读取数据RDDATA的一些位可能不处于正常状态，即，可能发生错误或一些位的值可能丢失。在这种情况下，控制器130可以控制存储器装置150从存储器单元区域1502重新读取读取数据RDDATA，并输出重新读取的读取数据RDDATA。
在此，由于读取数据RDDATA具有预定大小，因此当确定从存储器装置150接收的读取数据RDDATA中包括一些异常位时，控制器130可以请求存储器装置150再次读取并传送预定大小的读取数据RDDATA。
当由于读取数据RDDATA中包括一些异常位而从存储器装置150读回读取数据RDDATA时，包括异常位并且具有小于预定大小的给定大小的读取数据RDDATA的一部分可以被再次读取并传送到控制器130。在这种情况下，重新读取读取数据RDDATA的一部分并将读取数据RDDATA的该部分传送到控制器130的操作可以比重新读取预定大小的全部读取数据RDDATA并将全部读取数据RDDATA传送到控制器130的操作更有效。为了有效地执行操作，可能需要从预定大小的读取数据RDDATA中选择包括异常位的给定大小的数据并控制存储器装置150读取选择的数据的操作。这可以通过本发明的以下实施例来实现。
在此，当确定从存储器装置150接收的读取数据RDDATA中包括一些异常位时，控制器130可以包括错误校正码单元(例如，图1中的ECC单元138)并执行在错误校正码单元138中将处于异常状态的读取数据RDDATA恢复为正常状态的恢复操作。例如，ECC单元138可以包括在内部电路1303中。然而，与从存储器装置150重新读取读取数据RDDATA并将读取数据RDDATA传送到控制器130的重复读取操作相比，错误校正码单元138的恢复操作可能需要相对较长的时间。因此，当即使在从存储器装置150重新读取读取数据RDDATA并将读取数据RDDAT传送到控制器130的重复读取操作执行了由设计者设置的预定次数之后，读取数据RDDATA仍处于异常状态时，可以通过错误校正码单元138尝试恢复操作。
图3为示出根据本公开实施例的存储器系统110的操作的框图。
参照图3，存储器系统110可以包括控制器130和存储器装置150。这里，控制器130可以包括时钟发生器1301、输入电路1302、内部电路1303、调制电路1304和验证电路1305。存储器装置150可以包括环回操作电路1501、存储器单元区域1502以及输出电路1503。这里，控制器130中包括的时钟发生器1301、输入电路1302、调制电路1304和验证电路1305可以是与图1中描述的作为控制器130中包括的构成元件的存储器接口142对应的构成元件。而且，控制器130中包括的内部电路1303可以是与图1中描述的作为控制器130中包括的构成元件的主机接口132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140以及存储器144中的一个或多个对应的构成元件。存储器装置150中包括的存储器单元区域1502可以是与图1中描述的作为存储器装置150中包括构成元件的多个存储块152、154和156对应的构成元件。而且，在附图中描述了存储器系统110中包括一个存储器装置150。然而，本公开的实施例不限于此。例如，存储器系统110中可以包括多个存储器装置。
具体地，存储器装置150可以包括用于存储数据的存储器单元区域1502，并且存储器装置150可以使外部输入的第一调制时钟DCLK1环回以输出第二调制时钟DCLK2。在这种情况下，存储器装置150可以使从存储器单元区域1502读取的读取数据RDDATA与第二调制时钟DCLK2同步，并输出所得的同步数据。
更具体地，存储器装置150可以响应于从控制器130输入的读取命令(未示出)，从存储器单元区域1502读取读取数据RDDATA。而且，存储器装置150可以使读取数据RDDATA与通过使从控制器130输入的第一调制时钟DCLK1环回而获得的第二调制时钟DCLK2同步，并且输出所得的同步数据。换言之，存储器装置150中包括的环回操作电路1501可以通过使从控制器130输入的第一调制时钟DCLK1环回来获得第二调制时钟DCLK2并将第二调制时钟DCLK2输出到控制器130。而且，存储器装置150中包括的输出电路1503可以与第二调制时钟DCLK2同步地将从存储器单元区域1502读取的读取数据RDDATA输出到控制器130。
这里，单词“环回”(或回环)可以指对接收的输入信号、数字数据流或项目流进行路由，而无需进行有意的处理或修改。在实施例中，环回操作电路1501可以实施为联接接收第一调制时钟DCLK1的第一通道和传输第二调制时钟DCLK2的第二通道的电路。例如，电路可以包括在第一通道和第二通道之间联接的单位增益缓冲器。
控制器130可以通过根据特定方案对源时钟SCCLK执行调制操作来生成被划分为N个连续调制部分的第一调制时钟DCLK1，将生成的第一调制时钟DCLK1输出到存储器装置150，然后响应于从存储器装置150传送的第二调制时钟DCLK2来接收从存储器装置150传送的读取数据RDDATA。这里，N可以是等于或大于2的自然数。而且，控制器130可以通过根据特定方案的解调操作，针对每个调制部分来验证与第二调制时钟DCLK2中包括的N个调制部分对应的读取数据RDDATA的可靠性。
这里，在控制器130中验证读取数据RDDATA的可靠性的操作可以包括验证通过输入电路1302输入的读取数据RDDATA中是否包括异常数据的操作。换言之，控制器130可以通过根据特定方案对第二调制时钟DCLK2执行解调操作来检测第二调制时钟DCLK2中包括的N个调制部分中的每个调制部分，并且验证读取数据RDDATA中包括的并且分别对应于第二调制时钟DCLK2中的N个调制部分的N个部分数据(未示出)之中是否存在异常部分数据。例如，读取数据RDDATA中的异常部分数据可以包括一个或多个异常位。
更具体地，控制器130中包括的时钟发生器1301可以生成源时钟SCCLK。而且，控制器130中包括的调制电路1304可以通过根据特定方案对源时钟SCCLK执行调制操作来生成包括N个调制部分的第一调制时钟DCLK1，然后将第一调制时钟DCLK1输出到存储器装置150。在实施例中，调制电路1304被实施为包括频率调制电路的电路。例如，调制电路1304可以包括频率调制器，该频率调制器接收DC输入并通过改变DC输入的值以生成具有不同的频率的第一调制信号DCLK1的N个调制部分来响应于DC输入生成第一调制信号DCLK1。控制器130中包括的输入电路1302可以响应于从存储器装置150传送的第二调制时钟DCLK2来接收从存储器装置150传送的读取数据RDDATA。而且，控制器130中包括的验证电路1305可以通过根据特定方案对从存储器装置150传送的第二调制时钟DCLK2执行解调操作，来针对每个调制部分验证与第二调制时钟DCLK2中包括的N个调制部分对应的读取数据RDDATA的可靠性。
控制器130中包括的内部电路1303可以基于从验证电路1305输出的验证信息VRINFO执行用于确保通过输入电路1302输入的读取数据RDDATA的可靠性的操作，然后根据预定目的使用通过输入电路1302输入的读取数据RDDATA。
这里，可以在内部电路1303中执行以确保通过输入电路1302输入的读取数据RDDATA的可靠性的操作，可以是请求存储器装置150从存储器单元区域1502选择性地重新读取并仅输出读取数据RDDATA中包括的、分别与第二调制时钟DCLK2中包括的N个调制部分对应的N个部分数据之中的异常部分数据的操作。简而言之，当假设读取数据RDDATA具有预定大小时，其可以是请求存储器装置150仅重新读取读取数据RDDATA中包括的N个部分数据之中的一些异常部分数据的操作。
例如，尽管在附图中未详细示出，但是内部电路1303可以生成用于选择性地重新读取异常部分数据的读取命令，并将生成的读取命令传送到存储器装置150。随后，当请求重新读取的部分数据被传送到控制器130并且通过验证电路1305验证可靠性时，内部电路1303可以将包括重新读取的部分数据的整个读取数据RDDATA用于预定目的。例如，再参照图1，内部电路1303可以执行用于将读取数据RDDATA输出到与主机接口132和处理器134通信的主机102的操作。
同时，可以参照图3、图5和图6以描述基于特定方案的调制操作和解调操作。
首先，参照图3和图5，基于特定方案的调制操作和解调操作可以分别意为频率调制和频率解调。换言之，基于特定方案的调制操作可以指使用N个不同频率的调制操作。这里，假设N是等于或大于2的自然数，并且假设在图5中的N是4。
具体而言，例如，由控制器130的时钟发生器1301生成的源时钟SCCLK可以具有基本均匀的频率。
控制器130中包括的调制电路1304可以执行对源时钟SCCLK的频率进行调制的频率调制操作，以生成第一调制时钟DCLK1，该第一调制时钟DCLK1被划分为四个调制部分A、B、C和D。这里，第一调制时钟DCLK1中包括的四个调制部分A、B、C和D可以根据它们的频率差来进行检测。例如，第一调制时钟DCLK1中包括的四个调制部分之中的部分D可以具有与源时钟SCCLK基本相同的频率，部分C可以具有比部分D低的频率，部分B可以具有比部分C低的频率，并且部分A可以具有比部分B低的频率。也就是说，根据图5所示的实施例，频率可以在第一调制时钟DCLK1中按照部分A、部分B、部分C和部分D的顺序增加。然而，本公开的实施例不限于此。例如，频率可以在第一调制时钟DCLK1中按照部分A、部分B、部分C和部分D的顺序减少。在实施例中，第一调制时钟DCLK1可以包括奇数个调制部分，而不是偶数个(例如，图5中的4个)调制部分。在实施例中，第一调制时钟DCLK1的多个调制部分具有以规则间隔间隔开的各自的频率。
由于存储器装置150中包括的环回操作电路1501使第一调制时钟DCLK1环回以产生第二调制时钟DCLK2，并将第二调制时钟DCLK2输出到控制器130，因此第二调制时钟DCLK2也可以包括四个调制部分A、B、C和D。因此，第二调制时钟DCLK2中包括的四个调制部分A、B、C和D也可以根据它们的频率差来进行检测。
存储器装置150中包括的输出电路1503可以使从存储器单元区域1502读取的读取数据RDDATA与第二调制时钟DCLK2中包括的四个调制部分A、B、C和D中的每个调制部分同步。因此，可以基于第二调制时钟DCLK2中包括的四个调制部分A、B、C和D中的每个调制部分来确定读取数据RDDATA的值。例如，可以假设存储器装置150是NAND闪速存储器，并且读取数据RDDATA具有与四个页面对应的数据大小。在这种情况下，从存储器装置150中包括的存储器单元区域1502的第一页面(未示出)读取的读取数据RDDATA的第一部分可以是与第二调制时钟DCLK2中包括的四个调制部分A、B、C和D之中的部分A同步的第一部分数据。从第二页面(未示出)读取的读取数据RDDATA的第二部分可以是与部分B同步的第二部分数据。从第三页面(未示出)读取的读取数据RDDATA的第三部分可以是与部分C同步的第三部分数据。从第四页面(未示出)读取的读取数据RDDATA的第四部分可以是与部分D同步的第四部分数据。
综上所述，读取数据RDDATA可以包括第一至第四部分数据。而且，读取数据RDDATA中包括的第一至第四部分数据可以分别与第二调制时钟DCLK2中包括的四个调制部分A、B、C和D同步。这里，由于第二调制时钟DCLK2中包括的四个调制部分A、B、C和D具有不同的频率，因此读取数据RDDATA中包括的第一至第四部分数据可以处于它们分别与不同频率的时钟同步的状态。
控制器130中包括的输入电路1302可以响应于从存储器装置150传送的第二调制时钟DCLK2，接收从存储器装置150传送的读取数据RDDATA。
控制器130中包括的验证电路1305可以对从存储器装置150传送的第二调制时钟DCLK2执行频率解调操作，以检测第二调制时钟DCLK2中包括的四个调制部分A、B、C和D。换言之，验证电路1305可以通过对第二调制时钟DCLK2执行频率解调操作来检测频率的变化以产生检测结果，并且可以基于检测结果来检测第二调制时钟DCLK2中包括的四个连续的调制部分A、B、C和D。在实施例中，验证电路1305可以被实施为包括传送功能对频率敏感的频率解调电路的电路。例如，验证电路1305可以包括生成与输入信号的频率成比例的输出电压的频率到电压转换器。验证电路1305可以通过按每个部分检测第二调制时钟DCLK2中包括的四个连续的调制部分A、B、C和D的操作，来检测读取数据RDDATA中包括的第一至第四部分数据。换言之，验证电路1305可以将与第二调制时钟DCLK2中包括的四个连续的调制部分A、B、C和D之中的部分A对应的读取数据RDDATA的第一部分确定为第一部分数据，将与部分B对应的读取数据RDDATA的第二部分确定为第二部分数据，将与部分C对应的读取数据RDDATA的第三部分确定为第三部分数据，并且将与部分D对应的读取数据RDDATA的第四部分确定为第四部分数据。
而且，验证电路1305可以通过检测读取数据RDDATA中包括的第一至第四部分数据来验证每个调制部分的读取数据RDDATA的可靠性。换言之，验证电路1305可以独立地验证读取数据RDDATA中包括的第一至第四部分数据中的每个部分数据是否处于正常状态。
例如，读取数据RDDATA中包括的第一至第四部分数据之中的第二部分数据中包括的一些位可能在从存储器装置150传送到控制器130的过程中丢失。
这里，验证电路1305可以验证读取数据RDDATA中包括的第一至第四部分据之中的第二部分数据的一些位丢失并且第二部分数据不处于正常状态。当然，验证电路1305能够验证包括第一、第三和第四部分数据的其余部分数据处于正常状态。验证电路1305可以生成验证信息VRINFO，并将验证信息VRINFO输出到内部电路1303，其中验证信息VRINFO表示读取数据RDDATA中包括的第一至第四部分数据之中的第二部分数据不处于正常状态，而剩余的第一、第三和第四部分数据处于正常状态的验证结果。
因此，响应于从验证电路1305输出的验证信息VRINFO，可以通知内部电路1303读取数据RDDATA中包括的第一至第四部分数据之中的第二部分数据不处于正常状态。因此，内部电路1303可以请求存储器装置150从存储器单元区域1502选择性地重新读取并仅输出第二部分数据。例如，内部电路1303可以生成用于选择性地仅重新读取第二部分数据的读取命令(未示出)，并将读取命令传送到存储器装置150。
这里，从内部电路1303请求存储器装置150执行重新读取操作时的第一时间到重新读取操作结束时的第二时间，内部电路1303可以停止调制电路1304的频率调制操作以及验证电路1305的频率解调操作。
具体地，当内部电路1303请求存储器装置150重新读取第二部分数据时，内部电路1303可以生成具有第一值的操作选择信号OPC，并将生成的操作选择信号OPC传送到调制电路1304以及验证电路1305。这里，调制电路1304可以响应于从内部电路1303传送的具有第一值的操作选择信号OPC，停止执行频率调制操作。类似地，验证电路1305可以响应于从内部电路1303传送的具有第一值的操作选择信号OPC，停止执行频率解调操作。
这里，由于调制电路1304停止了频率调制操作，因此由时钟发生器1301生成的源时钟SCCLK可以通过调制电路1304传送到存储器装置150。在这种情况下，存储器装置150中包括的环回操作电路1501可以使从控制器130传送的源时钟SCCLK环回，以将结果传送到存储器装置150中包括的输出电路1503。因此，输出电路1503可以与源时钟SCCLK同步地将从存储器单元区域1502重新读取的第二部分数据输出到控制器130。
而且，控制器130中包括的输入电路1302可以响应于从存储器装置150传送的源时钟SCCLK，接收从存储器装置150重新读取的第二部分数据。
控制器130中包括的验证电路1305可以再次验证从存储器装置150重新读取的第二部分数据是否处于正常状态。在这种情况下，由于调制电路1304停止了频率调制操作，验证电路1305可继续停止频率解调操作。因此，验证电路1305可以响应于源时钟SCCLK，验证从存储器装置150传送的第二部分数据是否处于正常状态。
由于在验证电路1305中重新验证从存储器装置150传送的第二部分数据，当第二部分数据处于正常状态时，可以生成指示第二部分数据处于正常状态的验证信息VRINFO并将其输出到内部电路1303。因此，内部电路1303可以将重新读取并验证为处于正常状态的第二部分数据与之前读取并验证为处于正常状态的第一、第三和第四部分数据进行组合，因此可以认为接收到了第一至第四部分数据均被验证为处于正常状态的读取数据RDDATA。因此，内部电路1303可以根据预定目的使用第一至第四部分数据均被验证为处于正常状态的读取数据RDDATA。而且，内部电路1303可以在接收到第一至第四部分数据均被验证为处于正常状态的读取数据RDDATA时，生成具有第二值的操作选择信号OPC，并将生成的操作选择信号OPC传送到调制电路1304以及验证电路1305。这里，调制电路1304可以响应于从内部电路1303传送的具有第二值的操作选择信号OPC，恢复执行频率调制操作。类似地，调制电路1304可以响应于从内部电路1303传送的具有第二值的操作选择信号OPC，恢复执行频率解调操作。
当验证电路1305重新验证从存储器装置150传送的第二部分数据，结果发现第二部分数据仍然处于异常状态时，可以再次生成表示第二部分数据处于异常状态的验证信息VRINFO并将其输出到内部电路1303。在这种情况下，内部电路1303可以尝试请求存储器装置150选择性地重新读取并输出第二部分数据的重复读取操作，或者尝试通过错误校正码单元(例如，图1中的错误校正码单元138)将异常的第二部分数据恢复为正常状态的恢复操作。这里，可以根据设计者的选择预先确定待在内部电路1303中执行重复读取操作和恢复操作中的哪一个。
参照图3和图6，基于特定方案的调制操作和解调操作可以分别意为相位调制和相位解调。换言之，基于特定方案的调制操作可以意为使用N个不同相位的调制操作。这里，假设N是等于或大于2的自然数，并且假设图6中的N是4。
具体地，例如，可以认为控制器130的时钟发生器1301中生成的源时钟SCCLK的相位具有参考相位。
控制器130中包括的调制电路1304可以执行对源时钟SCCLK的相位进行调制的相位调制操作，以生成第一调制时钟DCLK1，该第一调制时钟DCLK1被划分为四个调制部分A、B、C和D。在这种情况下，第一调制时钟DCLK1中包括的四个调制部分A、B、C和D可以根据相位差来进行划分。例如，第一调制时钟DCLK1中包括的四个调制部分之中的部分A可以相对于源时钟SCCLK具有P1的相位差，部分B可以相对于源时钟SCCLK具有P2的相位差，部分C可以相对于源时钟SCCLK具有P3的相位差，并且部分D可以相对于源时钟SCCLK具有P4的相位差。在实施例中，验证电路1305可以被实施为包括相位调制电路的电路。在实施例中，P1、P2、P3和P4可以分别为大约45度、135度、225度和315度。
综上所述，基于特定方案的调制操作和解调操作可以分别表示频率调制和频率解调，如之前参照图3和图5所述。而且，基于特定方案的调制操作和解调操作可以分别意为参照图3和图6描述的相位调制和相位解调。如上所述，基于特定方案的调制操作和解调操作可以具有如图5和图6所示的差异，但是，图3的控制器130和存储器装置150的操作类似，控制器130通过对源时钟SCCLK执行调制操作来生成包括N个调制部分的调制时钟DCLK1，接收与调制时钟DCLK2同步的读取数据RDDATA，并通过执行解调操作来执行验证与调制时钟DCLK2中包括的N个调制部分对应的读取数据RDDATA的可靠性的操作。因此，为了简洁起见，可以省略与上文参照图3和图5描述的那些相似的、关于基于图6的方案的图3的控制器130和存储器装置150的操作的详细描述。
图4为示出根据本公开实施例的存储器系统110的操作的框图。
参照图4，存储器系统110可以包括控制器130和存储器装置150。这里，控制器130可以包括时钟发生器1301、输入电路1302、内部电路1303、以及验证电路1305。存储器装置150可以包括调制电路1504、存储器单元区域1502以及输出电路1503。这里，控制器130中包括的时钟发生器1301、输入电路1302和验证电路1305可以是与图1中描述为控制器130中包括的构成元件的存储器接口142对应的构成元件。而且，控制器130中包括的内部电路1303可以是与图1中被描述为控制器130中包括的构成元件的主机接口132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140以及存储器144之中的一个或多个对应的构成元件。存储器装置150中包括的存储器单元区域1502可以是与被描述为包括在图1中的存储器装置150中的多个存储块152、154和156对应的构成元件。而且，图4示出了存储器系统110中包括一个存储器装置150的结构。然而，本公开的实施例不限于此。例如，存储器系统110中可以包括多个存储器装置。
具体地，存储器装置150可以包括用于存储数据的存储器单元区域1502，并且通过根据特定方案对外部输入的源时钟SCCLK执行调制操作来生成包括N个调制部分的调制时钟DCLK。这里，N可以是等于或大于2的自然数。而且，存储器装置150可以与调制时钟DCLK同步地输出从存储器单元区域1502读取的读取数据RDDATA。
更具体地，存储器装置150可以响应于从控制器130输入的读取命令(未示出)，从存储器单元区域1502读取读取数据RDDATA。而且，存储器装置150可以通过根据特定方案对源时钟SCCLK执行调制操作来生成包括N个调制部分的调制时钟DCLK。而且，存储器装置150可以使读取数据RDDATA与调制时钟DCLK同步，并且将结果输出到控制器130。而且，控制器150中包括的调制电路1504可以通过根据特定方案对源时钟SCCLK执行调制操作来生成调制时钟DCLK，并将生成的调制时钟DCLK输出到控制器130。存储器装置150中包括的输出电路1503可以与调制时钟DCLK同步地从存储器单元区域1502读取读取数据RDDATA，并且将读取数据RDDATA输出到控制器130。
控制器130可以将源时钟SCCLK输出到存储器装置150，然后响应于从存储器装置150传送的调制时钟DCLK，接收从存储器装置150传送的读取数据RDDATA。而且，控制器130可以通过根据特定方案的解调操作，针对每个调制部分来验证与调制时钟DCLK中包括的N个调制部分对应的读取数据RDDATA的可靠性。
这里，在控制器130中验证读取数据RDDATA的可靠性的操作可以包括验证通过输入电路1302输入的读取数据RDDATA中是否包括异常数据的操作。换言之，控制器130可以通过基于特定方案的解调操作将调制时钟DCLK划分为N个调制部分，并且验证读取数据RDDATA中包括的并且分别对应于调制时钟DCLK中的N个调制部分的N个部分数据(未示出)之中是否存在异常部分数据。
更具体地，控制器130中包括的时钟发生器1301可以生成源时钟SCCLK。存储器装置150中包括的调制电路1504可以接收由时钟发生器1301生成的源时钟SCCLK，根据特定方案对源时钟SCCLK执行调制操作以生成包括N个调制部分的调制时钟DCLK，并将调制时钟DCLK输出到控制器130。在实施例中，调制电路1504被实施为包括频率调制电路。例如，调制电路1504包括频率调制器，该频率调制器接收DC输入并通过改变DC输入的值以生成具有不同频率的调制信号DCLK的N个调制部分来响应于DC输入生成调制信号DCLK。存储器装置150中包括的输出电路1503可以响应于调制时钟DCLK，将读取数据RDDATA输出到控制器130。控制器130中包括的输入电路1302可以响应于从存储器装置150传送的调制时钟DCLK，接收从存储器装置150传送的读取数据RDDATA。而且，控制器130中包括的验证电路1305可以根据特定方案对调制时钟DCLK执行解调操作，并且针对每个调制部分验证与调制时钟DCLK中包括的N个调制部分对应的读取数据RDDATA的可靠性。
控制器130中包括的内部电路1303可以基于从验证电路1305输出的验证信息VRINFO，执行用于确保通过输入电路1302输入的读取数据RDDATA的可靠性的操作，然后根据预定目的使用通过输入电路1302输入的读取数据RDDATA。
这里，用于确保通过输入电路1302输入的读取数据RDDATA的可靠性的操作可以是请求存储器装置150在读取数据RDDATA中包括的、分别与调制时钟DCLK中包括的N个调制部分对应的N个部分数据之中选择性地重新读取并仅输出异常部分数据的操作。换言之，当假设读取数据RDDATA具有预定大小时，操作可以是用于请求存储器装置150仅重新读取读取数据RDDATA中包括的N个部分数据之中的异常的一些部分数据的操作。例如，尽管在附图中未详细示出，但是内部电路1303可以生成用于选择性地重新读取异常部分数据的读取命令，并将读取命令传送到存储器装置150。随后，当请求重新读取的一些部分数据被传送到控制器130并且通过验证电路1305验证部分数据的可靠性时，内部电路1303可以将包括重新读取的部分数据的读取数据RDDATA用于预定目的。例如，再参照图1，内部电路1303可以执行用于将读取数据RDDATA输出到与主机接口132和处理器134通信的主机102的操作。
同时，可以参照图4、图5和图6以描述基于特定方案的调制操作和解调操作。
首先，参照图4和图5，基于特定方案的调制操作和解调操作可以分别指频率调制和频率解调。换言之，基于特定方案的调制操作可以意为使用N个不同频率的调制操作。这里，假设N是等于或大于2的自然数，并且假设在图5中的N是4。
具体而言，例如，由控制器130的时钟发生器1301生成的源时钟SCCLK可以具有基本均匀的频率。
存储器装置150中包括的调制电路1504可以执行对从控制器130输入的源时钟SCCLK的频率进行调制的频率调制操作，以生成调制时钟DCLK，该调制时钟DCLK被划分为四个调制部分A、B、C和D。调制时钟DCLK中包括的四个调制部分A、B、C和D可以根据它们的频率差来进行检测。例如，调制时钟DCLK中包括的四个调制部分的部分D可以具有与源时钟SCCLK基本相同的频率，部分C可以具有比部分D低的频率，部分B可以具有比部分C低的频率，并且部分A可以具有比部分B低的频率。
存储器装置150中包括的输出电路1503可以与调制时钟DCLK中包括的各自的四个调制部分A、B、C和D同步地输出从存储器单元区域1502读取的读取数据RDDATA。因此，可以根据调制时钟DCLK中包括的四个调制部分A、B、C和D中的每个调制部分来确定读取数据RDDATA的值。例如，可以假设存储器装置150是NAND闪速存储器，并且读取数据RDDATA具有与四个页面对应的数据大小。在这种情况下，从存储器装置150中包括的存储器单元区域1502的第一页面(未示出)读取的读取数据RDDATA的第一部分可以是与调制时钟DCLK中包括的四个调制部分A、B、C和D之中的部分A同步的第一部分数据。从第二页面(未示出)读取的读取数据RDDATA的第二部分可以是与部分B同步的第二部分数据。从第三页面(未示出)读取的读取数据RDDATA的第三部分可以是与部分C同步的第三部分数据。从第四页面(未示出)读取的读取数据RDDATA的第四部分可以是与部分D同步的第四部分数据。
综上所述，读取数据RDDATA可以包括第一至第四部分数据。而且，读取数据RDDATA中包括的第一至第四部分数据可以分别与调制时钟DCLK中包括的四个调制部分A、B、C和D同步。这里，由于调制时钟DCLK中包括的四个调制部分A、B、C和D具有不同的频率，因此读取数据RDDATA中包括的第一至第四部分数据可以分别与不同频率的时钟同步。
控制器130中包括的输入电路1302可以响应于从存储器装置150传送的调制时钟DCLK，接收从存储器装置150传送的读取数据RDDATA。
控制器130中包括的验证电路1305可以对从存储器装置150传送的调制时钟DCLK执行频率解调操作，从而提供四个调制部分A、B、C和D。换言之，验证电路1305可以通过对调制时钟DCLK执行频率解调操作来检测频率变化，从而产生频率变化检测结果。基于频率变化检测结果，可以区分调制时钟DCLK中包括的四个连续的调制部分A、B、C和D。这样，验证电路1305能够通过检测调制时钟DCLK中包括的四个连续的调制部分A、B、C和D的操作来检测读取数据RDDATA中包括的第一至第四部分数据。具体地，验证电路1305可以将与调制时钟DCLK中包括的四个连续的调制部分A、B、C和D之中的部分A对应的读取数据RDDATA的第一部分检测为第一部分数据，将与部分B对应的读取数据RDDATA的第二部分检测为第二部分数据，将与部分C对应的读取数据RDDATA的第三部分检测为第三部分数据，并且将与部分D对应的读取数据RDDATA的第四部分检测为第四部分数据。
而且，验证电路1305能够通过检测读取数据RDDATA中包括的第一至第四部分数据来针对每个调制模块验证读取数据RDDATA的可靠性。换言之，验证电路1305能够独立地验证读取数据RDDATA中包括的第一至第四部分数据中的每个部分数据是否处于正常状态。
例如，读取数据RDDATA中包括的第一至第四部分数据之中的第二部分数据中包括的一些位可能在从存储器装置150传送到控制器130的过程中丢失。
在这种情况下，验证电路1305能够验证在读取数据RDDATA中包括的第一至第四部分数据之中，第二部分数据的一些位丢失，并且因此第二部分数据不处于正常状态。当然，验证电路1305能够验证剩余的部分数据，即第一、第三和第四部分数据处于正常状态。验证电路1305可以生成表示验证第二部分数据不处于正常状态而剩余的第一、第三和第四部分数据处于正常状态的结果的验证信息VRINFO，并将生成的验证信息VRINFO输出到内部电路1303。
因此，内部电路1303可以基于从验证电路1305输出的验证信息VRINFO，确定读取数据RDDATA中包括的第一至第四部分数据之中的第二部分数据不处于正常状态。随后，内部电路1303可以请求存储器装置150从存储器单元区域1502选择性地重新读取并仅输出第二部分数据。例如，内部电路1303可以生成用于选择性地仅重新读取第二部分数据的读取命令(未示出)，并将读取命令传送到存储器装置150。
这里，内部电路1303可以从请求存储器装置150执行重新读取操作的时刻起，停止存储器装置150中包括的调制电路1504的频率调制操作以及控制器130中包括的验证电路1305的频率解调操作，直到重新读取操作完成。
具体地，当内部电路1303请求存储器装置150重新读取第二部分数据时，内部电路1303可以生成具有第一值的操作选择信号OPC，然后将生成的操作选择信号OPC传送到调制电路1504以及验证电路1305。这里，存储器装置150中包括的调制电路1504可以响应于从内部电路1303传送的具有第一值的操作选择信号OPC，停止执行频率调制操作。而且，验证电路1304可以响应于从内部电路1303传送的具有第一值的操作选择信号OPC，停止执行频率解调操作。
这里，由于调制电路1504已经停止频率调制操作，因此存储器装置150中包括的调制电路1504可以将由控制器130中包括的时钟发生器1301产生的源时钟SCCLK传送回控制器130。具体地，存储器装置150中包括的调制电路1504可以将源时钟SCCLK从控制器130传送到存储器装置150中包括的输出电路1503以及控制器130。因此，输出电路1503可以与源时钟SCCLK同步地将从存储器单元区域1502重新读取的第二部分数据输出到控制器130。
而且，控制器130中包括的输入电路1302可以响应于从存储器装置150传送的源时钟SCCLK，接收从存储器装置150重新读取的第二部分数据。
控制器130中包括的验证电路1305可以再次验证从存储器装置150重新读取的第二部分数据是否处于正常状态。这里，验证电路1305从调制电路1504停止频率调制操作的时刻起，可以停止频率解调操作。因此，验证电路1305可以响应于源时钟SCCLK，验证从存储器装置150传送的第二部分数据是否处于正常状态。
由于在验证电路1305中验证从存储器装置150传送的第二部分数据，结果发现第二部分数据处于正常状态时，可以生成指示第二部分数据处于正常状态的验证信息VRINFO并将其输出到内部电路1303。因此，内部电路1303可以将重新读取并验证为处于正常状态的第二部分数据与先前读取并验证为处于正常状态的第一、第三和第四部分数据进行组合。因此，内部电路1303可以接收到第一至第四部分数据均被验证为处于正常状态的读取数据RDDATA。因此，内部电路1303能够根据预定目的使用其中包括的第一至第四部分数据均被验证为处于正常状态的读取数据RDDATA。而且，内部电路1303可以在读取数据RDDATA具有的第一至第四部分数据均被验证为处于正常状态时，生成具有第二值的操作选择信号OPC，并将生成的操作选择信号OPC传送到存储器装置150中包括的调制电路1504以及控制器130中包括的验证电路1305。这里，存储器装置150中包括的调制电路1504可以响应于从内部电路1303传送的具有第二值的操作选择信号OPC，恢复执行频率调制操作。而且，控制器130中包括的验证电路1305可以响应于从内部电路1303传送的具有第二值的操作选择信号OPC，恢复执行频率解调操作。
这里，尽管操作选择信号OPC被示出为直接输入到存储装置150中包括的调制电路1504，但这是因为简要地示出了附图以便于理解本公开的实施例。然而，本公开的实施例不限于此。例如，由内部电路1303生成的操作选择信号OPC可以以从控制器130传送到存储器装置150的特定命令中包括操作选择信号OPC的形式传送到存储器装置150中包括的调制电路1504。
由于在验证电路1305中重新验证从存储器装置150传送的第二部分数据，当第二部分数据仍处于异常状态时，重新生成指示第二部分数据处于异常状态的验证信息VRINFO并将其输出到内部电路1303。在这种情况下，内部电路1303可以尝试请求存储器装置150选择性地重新读取并输出第二部分数据的重复读取操作，并且可以尝试通过可以包括在其中的错误校正码单元(例如，图1中的错误校正码单元138)将异常的第二部分数据恢复为正常状态的恢复操作。这里，可以根据设计者的选择预先确定待在内部电路1303中执行重复读取操作和恢复操作之中的哪一个。
参照图4和图6，基于特定方案的调制操作和解调操作可以分别意为相位调制和相位解调。简而言之，基于特定方案的调制操作可以意为使用N个不同相位的调制操作。这里，假设N是等于或大于2的自然数，并且假设图6中的N是4。
具体地，例如，可以认为控制器130的时钟发生器1301中生成的源时钟SCCLK的相位具有参考相位。
存储器装置150中包括的调制电路1504可以通过执行对从控制器130输入的源时钟SCCLK的相位进行调制的相位调制操作，生成调制时钟DCLK，该调制时钟DCLK被划分为四个相位调制部分A、B、C和D。这里，可以根据它们的相位差来检测调制时钟DCLK中包括的四个调制部分A、B、C和D。例如，调制时钟DCLK中包括的四个调制部分之中的部分A可以相对于源时钟SCCLK具有P1的相位差，部分B可以相对于源时钟SCCLK具有P2的相位差，部分C可以相对于源时钟SCCLK具有P3的相位差，并且部分D可以相对于源时钟SCCLK具有P4的相位差。在实施例中，P1、P2、P3和P4可以分别为大约45度、135度、225度和315度。
综上所述，基于特定方案的调制操作和解调操作可以分别指之前参照图4和图5描述的频率调制和频率解调。而且，基于特定方案的调制操作和解调操作可以分别指参照图4和图6描述的相位调制和相位解调。如上所述，尽管基于特定方案的调制操作和解调操作可以彼此不同，如图5和图6所示，但是图4的控制器130和存储器装置150的操作类似，在存储器装置150通过对源时钟SCCLK执行调制操作而生成包括N个调制部分的调制时钟DCLK1之后，控制器130接收到以与调制时钟DCLK2同步的状态传送的读取数据RDDATA，并通过在控制器130中执行解调操作来针对每个调制部分执行验证与调制时钟DCLK2中包括的N个调制部分对应的读取数据RDDATA的可靠性的操作。因此，为了简洁起见，可以省略与上文参照图4和图5描述的那些相似的、关于基于图6的方案的图4的控制器130和存储器装置150的操作的详细描述。
根据上述本公开的实施例，可以通过基于特定方案的调制操作来调制数据时钟以生成经调制的数据时钟，并且用于验证从存储器装置150读取的读取数据RDDATA的可靠性的验证信息可以包括在调制的数据时钟中。这里，由于读取数据与经调制的数据时钟同步并且从存储器装置150输出，因此可以通过基于特定方案的解调操作对经调制的数据时钟进行解调以在存储器装置的外部检测验证信息。可以基于检测到的验证信息来验证读取数据的可靠性。
根据本公开的实施例，通过基于特定方案的调制操作调制数据时钟并生成经调制的数据时钟，可以将验证从存储器装置读取的读取数据的可靠性的验证信息包括在经调制的数据时钟中。
这里，由于读取数据是在与经调制的数据时钟同步之后从存储器装置输出的，因此可以通过基于特定方案的解调操作对经调制的数据时钟进行解调来获得验证信息，并且可以基于获得的验证信息来验证读取数据的可靠性。例如，根据本公开实施例的存储器系统可以对时钟信号执行调制操作以生成包括多个调制部分的调制时钟信号。当读取数据与调制时钟信号同步地被读取时，存储器系统对调制时钟信号执行解调操作以区分调制时钟信号中的多个调制部分，从而可以区分分别与调制时钟信号的多个调制部分对应的读取数据的多个部分数据。换言之，存储器系统通过分别对应于读取数据的多个部分数据的调制时钟信号的多个调制部分来索引读取数据。当读取数据的特定部分数据包括一个或多个异常位时，可以从存储器单元区域重新读取特定部分数据，而不是重新读取整个读取数据，从而与常规存储器系统相比，提高了执行读取操作的效率。
尽管已经描述了本公开的特定实施例，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (20)

1.一种存储器系统，包括：
存储器装置，包括存储数据的存储器单元区域，所述存储器装置使第一时钟环回以生成第二时钟，并且与所述第二时钟同步地输出从所述存储器单元区域读取的读取数据；以及
存储器控制器，通过根据特定方案对源时钟执行调制操作来生成包括多个调制部分的所述第一时钟，以将所述第一时钟输出到所述存储器装置，并且响应于所述第二时钟来接收所述读取数据，
其中所述读取数据包括分别与所述第二时钟中包括的所述多个调制部分对应的多个部分数据，并且所述存储器控制器通过根据所述特定方案对所述第二时钟执行解调操作来验证所述读取数据中包括的所述多个部分数据中的每个部分数据的可靠性。
2.根据权利要求1所述的存储器系统，其中根据所述特定方案的所述调制操作包括使用多个频率的频率调制操作，并且
其中基于频率差来检测所述第一时钟中包括的所述多个调制部分中的每个调制部分。
3.根据权利要求1所述的存储器系统，其中根据所述特定方案的所述调制操作包括使用多个相位的相位调制操作，并且
其中基于相位差来检测所述第一时钟中包括的所述多个调制部分中的每个调制部分。
4.根据权利要求1所述的存储器系统，其中所述存储器控制器通过所述解调操作检测所述第二时钟中包括的所述多个调制部分，并且验证所述多个部分数据之中是否存在一个或多个异常部分数据。
5.根据权利要求4所述的存储器系统，其中当所述多个部分数据之中存在异常部分数据时，所述存储器控制器请求所述存储器装置从所述存储器单元区域选择性地重新读取并输出所述异常部分数据。
6.根据权利要求1所述的存储器系统，其中所述存储器控制器包括：
时钟发生器，生成所述源时钟；
调制电路，通过对所述源时钟执行所述调制操作生成所述第一时钟；
输入电路，响应于所述第二时钟，接收所述读取数据；以及
验证电路，通过对所述第二时钟执行所述解调操作来验证通过所述输入电路输入的所述读取数据的可靠性。
7.一种存储器系统，包括：
存储器装置，包括存储数据的存储器单元区域，所述存储器装置通过根据特定方案对外部输入的源时钟执行调制操作来生成包括多个调制部分的调制时钟，并且输出所述调制时钟以及与所述调制时钟同步地输出从所述存储器单元区域读取的读取数据；以及
存储器控制器，生成所述源时钟并将所述源时钟输出到所述存储器控制器，并且响应于所述调制时钟来接收所述读取数据，
其中所述读取数据包括分别与所述调制时钟中包括的所述多个调制部分对应的多个部分数据，并且所述存储器控制器通过根据所述特定方案对所述调制时钟执行解调操作来验证所述读取数据中包括的所述多个部分数据中的每个部分数据的可靠性。
8.根据权利要求7所述的存储器系统，其中根据所述特定方案的所述调制操作包括使用多个频率的频率调制操作，并且
其中基于频率差来检测所述调制时钟中包括的所述多个调制部分中的每个调制部分。
9.根据权利要求7所述的存储器系统，其中根据所述特定方案的所述调制操作包括使用多个相位的相位调制操作，并且
其中基于相位差来检测所述调制时钟中包括的所述多个调制部分中的每个调制部分。
10.根据权利要求7所述的存储器系统，其中所述存储器控制器通过所述解调操作检测所述调制时钟中包括的所述多个调制部分，并且验证所述多个部分数据之中是否存在一个或多个异常部分数据。
11.根据权利要求10所述的存储器系统，其中，当所述多个部分数据之中存在异常部分数据时，所述存储器控制器请求所述存储器装置从所述存储器单元区域选择性地重新读取并输出所述异常部分数据。
12.根据权利要求7所述的存储器系统，其中所述存储器装置进一步包括：
调制电路，通过对所述源时钟执行所述调制操作来生成所述调制时钟；以及
输出电路，与所述调制时钟同步地输出从所述存储器单元区域读取的所述读取数据。
13.根据权利要求12所述的存储器系统，其中所述存储器控制器包括：
时钟发生器，生成所述源时钟；
输入电路，响应于所述调制时钟，接收所述读取数据；以及
验证电路，通过对所述调制时钟执行所述解调操作来验证通过所述输入电路输入的所述读取数据的可靠性。
14.一种操作存储器系统的方法，所述存储器系统包括具有存储数据的存储器单元区域的存储器装置，所述方法包括：
通过根据特定方案对源时钟执行调制操作来生成调制时钟，所述调制时钟包括多个调制部分；
与来自所述存储器装置的所述调制时钟同步地输出从所述存储器单元区域读取的读取数据，所述读取数据包括分别与所述调制时钟中包括的所述多个调制部分对应的多个部分数据；以及
通过根据所述特定方案对所述调制时钟执行解调操作来验证所述读取数据中包括的所述多个部分数据中的每个部分数据的可靠性。
15.根据权利要求14所述的方法，其中根据所述特定方案的所述调制操作包括使用多个频率的频率调制操作，并且
其中基于频率差来检测所述调制时钟中包括的所述多个调制部分中的每个调制部分。
16.根据权利要求14所述的方法，其中根据所述特定方案的所述调制操作包括使用多个相位的相位调制操作，并且
其中基于相位差来检测所述调制时钟中包括的所述多个调制部分中的每个调制部分。
17.根据权利要求14所述的方法，其中验证所述读取数据的可靠性包括：
通过所述解调操作检测所述调制时钟中包括的所述多个调制部分；以及
验证所述多个部分数据之中是否存在一个或多个异常部分数据。
18.根据权利要求17所述的方法，进一步包括：在验证所述读取数据的可靠性时，当所述多个部分数据之中存在异常部分数据时，从所述存储器单元区域选择性地重新读取所述异常部分数据并从所述存储器装置输出重新读取的异常部分数据。
19.根据权利要求14所述的方法，进一步包括在所述存储器装置外部生成所述调制时钟之后，将所生成的调制时钟传送到所述存储器装置，
其中所述存储器装置使所传送的调制时钟环回，并且与来自所述存储器装置的所述调制时钟同步地输出从所述存储器单元区域读取的所述读取数据。
20.根据权利要求14所述的方法，进一步包括：
在所述存储器装置外部生成所述源时钟；以及
将所述源时钟传送到所述存储器装置，
其中所述存储器装置基于所传送的源时钟生成所述调制时钟，并且与来自所述存储器装置的所述调制时钟同步地输出从所述存储器单元区域读取的所述读取数据。
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