KR20110004165A - 리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법 - Google Patents

리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법 Download PDF

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Abstract

본 발명은 리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법을 공개한다. 본 발명의 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법은 공통 리플레시 제어부를 구비하여 복수개의 메모리 각각의 리플레시 동작 상태를 감지하고, 동시에 2개 이상의 메모리가 리플레시 동작을 수행하지 않도록 리플레시 동작 타이밍을 조절하여 피크 전류를 줄인다.

Description

리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법{Multi-channel semiconductor memory device for reducing refresh peak current and refresh method thereof}
본 발명은 반도체 메모리 장치 및 이 장치의 리플레시 방법에 관한 것으로서, 특히 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법에 관한 것이다.
반도체 메모리 장치에 대한 고속화, 고집적화 요구가 계속 됨에 따라 반도체 메모리 장치는 멀티 뱅크 반도체 메모리 장치, 멀티 칩 반도체 메모리 장치 등의 다양한 방식으로 발전을 거듭해 왔다. 그리고 최근에는 높은 대역폭(bandwidth)을 제공하면서도 고집적화가 가능하도록 멀티채널 반도체 메모리 장치가 제안되었다. 멀티채널 반도체 메모리 장치는 하나의 칩에 복수개의 메모리를 구비하고, 복수개의 메모리는 각각 입출력 패드를 구비하여 개별적인 메모리 장치로 동작이 가능하다. 즉 멀티채널 반도체 메모리 장치의 각각의 메모리는 어드레스, 명령 및 데이터를 개별적으로 입출력하는 독립적인 메모리 장치로서 동작한다.
본 발명의 목적은 리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 멀티채널 반도체 메모리 장치의 리플레시 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 멀티채널 반도체 메모리 장치는 복수개의 메모리 셀 및 복수개의 전용 입출력 패드를 각각 구비하여 독립적으로 동작하는 복수개의 메모리, 및 상기 복수개의 메모리 중 적어도 2개 이상의 메모리가 동시에 상기 복수개의 메모리 셀에 대한 리플레시 동작을 수행하지 않도록 상기 복수개의 메모리를 제어하기 위한 채널 공통부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 메모리 각각은 리플레시 명령이 인가되면 리플레시 모드 신호를 상기 채널 공통부로 출력하고, 상기 채널 공통부에서 인가되는 리플레시 인에이블 신호에 응답하여 리플레시 동작을 수행하며, 리플레시 동작을 수행하는 동안 리플레시 동작 인에이블 신호를 활성화하여 상기 공통 리플레시 제어부로 출력하는 채널 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 채널 공통부는 상기 복수개의 메모리 중 적어도 2개 이상의 메모리에서 상기 리플레시 모드 신호가 인가되면, 상기 리플레시 동작 인에이블 신호가 활성화되어 있는 메모리가 있는지 확인하고, 상기 리플 레시 동작 인에이블 신호가 활성화되어 있는 메모리가 있으면, 나머지 메모리에 대한 상기 리플레시 인에이블 신호를 비활성화하는 공통 리플레시 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 채널 제어부는 외부에서 인가되는 명령을 디코딩하여 상기 명령이 리플레시 명령이면 상기 리플레시 모드 신호를 출력하는 명령 디코더, 및 상기 리플레시 모드 신호 및 상기 리플레시 인에이블 신호에 응답하여 적어도 하나의 상기 뱅크에 대한 리플레시 동작을 수행하기 위한 리플레시 뱅크 어드레스 및 리플레시 로우 어드레스를 생성하고, 상기 리플레시 로우 어드레스가 활성화되는 동안 활성화되는 상기 리플레시 동작 인에이블 신호를 출력하는 리플레시 회로부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 메모리 각각은 각각 복수개의 워드 라인과 복수개의 비트라인 사이에 상기 복수개의 메모리 셀을 구비하고, 상기 복수개의 비트 라인에 연결되어 상기 메모리 셀의 데이터를 감지 증폭하기 위한 복수개의 센스 앰프를 구비하는 복수개의 뱅크, 로우 어드레스 및 상기 리플레시 로우 어드레스에 응답하여 상기 복수개의 뱅크 중 대응하는 뱅크의 상기 워드 라인을 활성화하는 복수개의 로우 디코더, 뱅크 어드레스 및 상기 리플레시 뱅크 어드레스에 응답하여 상기 복수개의 로우 디코더 중 대응하는 로우 디코더를 활성화하는 뱅크 선택부, 및 칼럼 어드레스에 응답하여 상기 복수개의 뱅크에서 대응하는 상기 센스 앰프를 선택하는 칼럼 디코더를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 채널 공통부는 상기 복수개의 메모리 각각으로 전원 전압을 공급하기 위한 전원 공급부, 및 상기 복수개의 메모리 각각을 테스트하기 위한 테스트부를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 복수개의 메모리 셀 및 복수개의 전용 입출력 패드를 각각 구비하여 독립적으로 동작하는 복수개의 메모리를 구비하는 멀티채널 반도체 메모리 장치의 리플레시 방법은 상기 복수개의 메모리 중 적어도 2개 이상의 메모리가 리플레시 모드 상태인지 판단하는 단계, 상기 2개 이상의 메모리가 상기 리플레시 모드 상태이면, 하나의 상기 메모리에 대한 리플레시 인에이블 신호만을 활성화하는 단계, 및 상기 활성화된 리플레시 인에이블 신호에 대응하는 메모리에 대해 리플레시 동작을 수행하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 2개 이상의 메모리가 리플레시 모드 상태인지 판단하는 단계는 상기 복수개의 메모리 각각에 인가된 명령이 리플레시 명령인지 판단하는 단계, 및 상기 인가된 명령이 리플레시 명령이면, 리플레시 모드 신호를 활성화하여 출력하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 리플레시 인에이블 신호만을 활성화하는 단계는 상기 복수개의 메모리 각각에서 인가되는 상기 리플레시 모드 신호를 감지하는 단계, 상기 복수개의 메모리 중 적어도 2개 이상의 메모리에 대한 상기 리플레시 모드 신호가 활성화되면, 리플레시 동작 인에이블 신호가 활성화된 메모리가 있는지 확인하는 단계, 및 상기 리플레시 동작 인에이블 신호가 활성화된 메모리가 있으면, 나머지 메모리에 대한 상기 리플레시 인에이블 신호를 비활성화하고, 상기 리플레시 인에이블 신호가 활성화된 메모리가 없으면, 미리 지정된 방식에 근거하여 하나의 리플레시 인에이블 신호만을 활성화하는 단계를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 리플레시 동작을 수행하는 단계는 상기 복수개의 메모리 중 상기 활성화된 리플레시 인에이블 신호에 대응하는 메모리의 복수개의 뱅크 각각에 대한 리플레시 동작을 수행하기 위한 리플레시 뱅크 어드레스 및 리플레시 로우 어드레스를 생성하여 리플레시 동작을 수행하는 단계, 및 상기 리플레시 로우 어드레스가 활성화되는 기간동안 활성화되는 상기 리플레시 동작 인에이블 신호를 출력하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법은 복수개의 메모리가 동시에 리플레시 동작을 수행하지 않도록 리플레시 동작 타이밍을 조절하여 피크 전류를 줄인다.
이하, 첨부한 도면을 참고로 하여 리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치를 설명하면 다음과 같다.
도1 은 본 발명의 멀티채널 반도체 메모리 장치의 일예를 나타내는 도면으로, 4개의 채널을 구비하는 멀티채널 반도체 장치를 나타낸다.
상기한 바와 같이 멀티채널 반도체 메모리 장치(100)는 하나의 칩에 복수개 의 메모리(ch1 ~ ch4)을 구비하고, 복수개의 메모리(ch1 ~ ch4) 각각은 어드레스, 명령 및 데이터를 입출력하기 위한 복수개의 전용 입출력 패드(pad)를 개별적으로 구비하고 있다. 따라서 각각의 메모리(ch1 ~ ch4)는 독립적인 메모리 장치로서 동작할 수 있다. 각각의 메모리(ch1 ~ ch4)는 일반적인 반도체 메모리 장치와 같이 각각 복수개의 워드 라인과 복수개의 비트 라인 사이에 복수개의 메모리 셀을 각각 구비하는 복수개의 뱅크를 구비할 수 있다. 즉 복수개의 메모리(ch1 ~ ch4)는 각각 멀티 뱅크 반도체 메모리 장치로서 구성될 수 있다.
그리고 채널 공통부(110)는 복수개의 메모리(ch1 ~ ch4)에서 공통으로 사용되는 전원 전압을 공급하기 위한 전원 전압 공급 회로(미도시) 및 복수개의 메모리(ch1 ~ ch4)를 테스트하기 위한 테스트 회로(미도시)가 구비된다. 또한 본원 발명에서 채널 공통부(110)는 각 메모리(ch1 ~ ch4)의 리플레시 타이밍을 조절하기 위한 공통 리플레시 제어부(미도시)를 구비한다.
즉 멀티채널 반도체 메모리 장치는 각각 개별적인 메모리 장치로서 동작 할 수 있는 복수개의 메모리(ch1 ~ ch4)를 구비하지만, 복수개의 메모리(ch1 ~ ch4)가 전원 공급 회로 및 테스트 회로는 공통으로 사용하여 반도체 메모리 장치의 집적도를 높인다.
도2 는 도1의 멀티채널 반도체 메모리 장치에서 제어부만을 별도로 나타내는 도면이다.
도2 에서 제1 내지 제4 채널 제어부(110 ~ 140)는 제1 내지 제4 메모리(ch1 ~ ch4) 각각의 제어부이다. 각각의 메모리(ch1 ~ ch4)는 개별적으로 명령을 인가받으므로, 제1 내지 제4 채널 제어부(110 ~ 140)는 제1 내지 제4 메모리(ch1 ~ ch4) 각각에 구비되는 전용 입출력 패드(pad)를 통해 대응하는 명령(com1 ~ com4)을 인가받는다. 제1 내지 제4 채널 제어부(110 ~ 140)는 각각 대응하여 인가되는 제1 내지 제4 명령(com1 ~ com4)을 판별하여 인가된 명령(com1 ~ com4)이 셀프 리플레시 또는 오토 리플레시와 같은 리플레시 명령이면, 제1 내지 제4 리플레시 모드 신호(ref1 ~ ref4)를 활성화하여 공통 리플레시 제어부(210)로 출력한다.
그리고 공통 리플레시 제어부(210)는 제1 내지 제4 리플레시 모드 신호(ref1 ~ ref4)를 인가받아, 각 메모리(ch1 ~ ch4)가 리플레시 모드에 진입했는지 여부를 감지한다. 공통 리플레시 제어부(210)는 복수개의 메모리(ch1 ~ ch4) 중 하나의 채널만이 리플레시 모드이면, 해당 채널 제어부(110 ~ 140)로 리플레시 인에이블 신호(refen1 ~ refen4)를 활성화하여 출력한다. 제1 내지 제4 제어부(110 ~ 140)는 리플레시 인에이블 신호(refen1 ~ refen4)가 활성화되면, 리플레시 인에이블 신호가 활성화된 메모리(ch1 ~ ch4)의 적어도 하나의 뱅크에서 적어도 하나의 워드 라인을 활성화하기 위한 리플레시 로우 어드레스 신호(RRA1 ~ RRA4)를 생성하여 리플레시 동작을 수행한다. 그리고 리플레시 동작이 수행되는 동안 리플레시 동작 인에이블 신호(Ren1 ~ Ren4)를 활성화하여 공통 리플레시 제어부(210)로 출력한다.
만일 제1 내지 제4 리플레시 모드 신호(ref1 ~ ref4) 중 복수개의 리플레시 모드 신호가 활성화되면, 이는 복수개의 메모리이 리플레시 모드에 진입하였음을 의미한다. 만일 복수개의 메모리에서 동시에 리플레시 동작을 수행하게 되는 경우 에는 동시에 소모하게 되는 전류가 크게 증가하므로 피크 전류(peak current)가 커지게 된다. 피크 전류가 커지게 되면, 노이즈가 발생하여 반도체 메모리 장치의 전원 전압이 불안정해지게 될 뿐만 아니라, 리플레시 동작이 정상적으로 수행되기 어렵다. 특히 멀티채널 반도체 메모리 장치에서는 복수개의 메모리(ch1 ~ ch4) 중 일부 메모리가 리플레시 동작을 수행하는 동안에 나머지 메모리는 리드/라이트와 같은 정상적인 동작을 수행할 수 있으므로, 상기한 노이즈는 멀티채널 반도체 메모리 장치를 사용하는 시스템 전체에 오동작을 발생할 수도 있다. 따라서 공통 리플레시 제어부(210)는 복수개의 채널(ch1 ~ ch4)이 동시에 리플레시 동작을 수행하지 않도록 복수개의 리플레시 모드 신호(ref1 ~ ref4)가 활성화되면, 리플레시 인에이블 신호(refen1 ~ refen4)의 활성화 타이밍을 서로 다르게 조절하여 출력한다. 공통 리플레시 제어부(210)는 리플레시 인에이블 신호(refen1 ~ refen4)의 활성화 타이밍을 서로 다르게 조절하기 위해, 각각의 채널 제어부(110 ~ 140)에서 출력되는 리플레시 동작 인에이블 신호(Ren1 ~ Ren4)의 활성화 상태를 감지한다. 그리고 복수개의 채널 제어부(110 ~ 140)에서 적어도 하나의 리플레시 동작 인에이블 신호(Ren1 ~ Ren4)가 활성화되어 출력되면, 공통 리플레시 제어부(210)는 나머지 채널 제어부로 인가되는 리플레시 인에이블 신호(refen1 ~ refen4)를 활성화하지 않는다. 즉 동시에 복수개의 채널이 리플레시 동작을 수행하지 않도록 한다. 예를 들어, 제1 내지 제3 메모리(ch1 ~ ch3)가 리플레시 모드 상태이고, 제1 채널 제어부(110)가 제1 리플레시 동작 인에이블 신호(Ren1)를 활성화하여 출력하면, 공통 리플레시 제어부(210)는 제2 및 제3 리플레시 인에이블 신호(refen2 ~ refen3)를 비활성화한다.
이후 활성화된 제1 리플레시 동작 인에이블 신호(Ren1 ~ Ren4)가 비활성화되면, 공통 리플레시 제어부(210)는 제2 및 제3 리플레시 모드 신호(ref2, ref3)가 활성화된 순서에 따라 리플레시 모드 상태의 제2 및 제3 메모리(ch2, ch3) 중 제2 채널 제어부(120)로 제2 리플레시 인에이블 신호(refen2)를 활성화하여 출력하고, 제1 및 제3 리플레시 인에이블 신호(refne1, refen3)는 비활성화한다. 즉 공통 리플레시 제어부(210)는 복수개의 메모리(ch1 ~ ch4)가 리플레시 모드에 진입한 순서에 따라, 동시에 하나의 메모리만이 리플레시 동작을 수행할 수 있도록 리플레시 모드 상태의 복수개의 메모리(ch1 ~ ch3)에 대해 하나의 리플레시 인에이블 신호만 활성화하여 출력한다.
일반적으로 반도체 메모리 장치가 리플레시 동작을 수행할 때 각각의 리플레시 로우 어드레스 신호를 활성화하는 주기(tRASS)는 스펙에 의해 지정된다. 또한 리플레시 로우 어드레스 신호가 활성화될 수 있는 최대 기간(tRFC) 또한 스펙에 의해 지정된다. 일예로 반도체 메모리 장치의 리플레시 로우 어드레스 신호를 활성화하는 주기(tRASS)는 76㎲이고, 리플레시 로우 어드레스가 활성화될 수 있는 최대 기간(tRFC)은 90㎱로 지정된다. 즉 리플레시 로우 어드레스 신호를 활성화하는 주기(tRASS)에 비해 리플레시 로우 어드레스가 활성화될 수 있는 최대 기간(tRFC)은 상대적으로 매우 짧은 기간이다. 그리고 실제 반도체 메모리 장치에서 로우 어드레스를 활성화하는 기간은 리플레시 로우 어드레스가 활성화될 수 있는 최대 기간(tRFC)에서도 매우 짧은 기간(예를 들면, 10㎱)으로 설정되는 것이 일반적이다.
따라서 복수개의 메모리(ch1 ~ ch4)가 동시에 리플레시 모드로 진입하고, 공통 리플레시 제어부(210)가 각 메모리(ch1 ~ ch4)의 리플레시 동작 타이밍을 조절하더라도, 지정된 스펙을 유지할 수 있다.
상기에서는 복수개의 메모리가 리플레시 동작을 수행하는 순서가 리플레시 모드에 진입한 순서에 근거하는 것으로 설명하였으나, 리플레시 동작을 수행하는 순서는 미리 정해진 순서에 따라 결정될 수도 있다.
도3 은 도1 의 메모리의 일예를 나타내는 도면으로 복수개의 메모리 중 하나의 메모리만을 도시하였다. 그리고 도3 에서 메모리는 멀티 뱅크로 구조를 갖는 것으로 가정한다. 도3 을 참조하면 메모리는 뱅크 선택부(111), 복수개의 로우 디코더(112), 적어도 하나의 칼럼 디코더(113), 복수개의 뱅크(114), 명령 디코더(115) 및 리플레시 회로부(116)를 구비한다.
뱅크 선택부(111)는 외부에서 인가되는 뱅크 어드레스(BA) 또는 리플레시 회로부(116)에서 인가되는 리플레시 뱅크 어드레스(RBA)에 응답하여 복수개의 로우 디코더(112) 중 적어도 하나의 로우 디코더를 선택하여 활성화한다. 그리고 복수개의 로우 디코더(112) 중 활성화된 로우 디코더(112)는 로우 어드레스(RA) 또는 리플레시 로우 어드레스(RRA)를 디코딩하여 대응하는 뱅크(114)의 복수개의 워드 라인 중 로우 어드레스(RA)에 대응하는 워드 라인을 활성화한다. 적어도 하나의 칼럼 디코더(113)는 칼럼 어드레스(CA)를 디코딩하여 각 뱅크의 복수개의 센스 앰프 중 칼럼 어드레스(CA)에 대응하는 센스 앰프를 선택한다. 복수개의 뱅크(114)는 각각 복수개의 워드 라인과 복수개의 비트 라인 사이에 연결되는 복수개의 메모 리 셀을 구비하고, 복수개의 비트 라인에 연결되는 복수개의 센스 앰프를 구비한다. 그리고 로우 디코더(112)에 의해 선택되는 워드 라인과 칼럼 디코더(113)에 의해 선택되는 센스 앰프에 연결된 비트 라인 사이의 메모리 셀의 데이터(DQ)를 외부로 출력하거나, 외부에서 인가되는 데이터(DQ)를 메모리 셀에 저장한다.
명령 디코더(115)와 리플레시 회로부(116)는 도2 의 채널 제어부(110 ~ 140)에 포함된다. 명령 디코더(115)는 외부에서 인가되는 명령(com)을 디코딩하고, 외부에서 인가된 명령이 리플레시에 대한 명령이면 리플레시 모드 신호(ref)를 리플레시 회로부(116) 및 공통 리플레시 제어부(210)로 출력한다. 리플레시 회로부(116)는 리플레시 모드 신호(ref) 및 리플레시 인에이블 신호(refen)에 응답하여 리플레시 뱅크 어드레스(RBA)와 리플레시 로우 어드레스(RRA)를 생성하여 로우 디코더(112)로 출력한다. 그리고 리플레시 동작 인에이블 신호(Ren)를 생성하여 공통 리플레시 제어부(210)로 출력한다. 리플레시 회로부(116)는 명령 디코더(115)로부터 리플레시 모드 신호(ref)가 인가되어 리플레시 모드 상태로 진입하더라도, 리플레시 인에이블 신호(refen)가 비활성화 상태이면, 리플레시 뱅크 어드레스(RBA)와 리플레시 로우 어드레스(RRA)를 생성하지 않는다. 그리고 리플레시 동작 인에이블 신호(Ren)는 리플레시 로우 어드레스(RRA)가 활성화되는 동안 활성화되는 신호이므로, 마찬가지로 비활성화 상태를 유지한다. 즉 리플레시 인에이블 신호(refen)가 비활성화 상태이면, 다른 메모리에서 리플레시 동작을 수행중임을 나타내므로, 복수개의 메모리가 동시에 리플레시 동작을 수행하지 않도록, 리플레시 회로부(116)는 리플레시 뱅크 어드레스(RBA)와 리플레시 로우 어드레스(RRA) 및 리플레시 동작 인에이블 신호(Ren)를 출력하지 않는다.
뱅크 선택부(111)는 리플레시 뱅크 어드레스(RBA)에 응답하여 복수개의 로우 디코더(112) 중 적어도 하나의 로우 디코더를 활성화하고, 활성화된 로우 디코더가 리플레시 로우 어드레스(RRA)를 디코딩하여 대응하는 뱅크(114)의 복수개의 워드 라이 중 리플레시 로우 어드레스(RRA)에 대응하는 워드 라인을 활성화하면, 대응하는 뱅크(114)의 센스 앰프는 비트 라인을 통해 해당 워드 라인의 데이터를 감지 증폭하여 다시 활성화된 워드 라인에 연결된 메모리 셀에 저장함으로서 리플레시 동작을 수행한다.
그리고 비록 도시하지 않았으나 메모리는 외부로 데이터(DQ)를 입출력하기 위한 데이터 입출력부를 추가로 더 구비할 수 있다. 그리고 상기에서는 공통 리플레시 제어부(210)에서 인가되는 리플레시 인에이블 신호(refen)가 어드레스(BA, RA, CA)나 명령(com)과 별도로 인가되는 것으로 도시하였으나 리플레시 인에이블 신호(refen)는 명령(com)에 포함되어 인가될 수도 있다. 그리고 리플레시 모드 신호(ref) 및 리플레시 로우 어드레스(RRA) 또한 데이터 입출력부를 통해 공통 리플레시 제어부(210)로 출력될 수 있다.
상기에서는 각 메모리가 멀티 뱅크 구조를 갖는 것으로 설명하였으나, 각 채널은 단일 메모리 셀 어레이를 구비할 수도 있다.
도4 는 본 발명의 멀티채널 반도체 메모리 장치의 리플레시 동작을 설명하기 위한 순서도이다.
도1 내지 도3 을 참조하여 도4 의 멀티채널 반도체 메모리 장치의 동작을 설 명한다. 먼저 각 메모리(ch1 ~ ch4)는 외부로부터 명령(com1 ~ com4)을 인가받는다.(S11) 명령(com1 ~ com4)을 인가받은 각 메모리(ch1 ~ ch4)의 명령 디코더(115)는 명령(com1 ~ com4)을 디코딩하여 인가된 명령(com1 ~ com4)이 셀프 리플레시 명령 또는 오토 리플레시 명령과 같은 리플레시 명령인지 판단한다.(S12) 인가된 명령이 리플레시 명령이면, 리플레시 모드 신호(ref1 ~ ref4)를 각각 동일 메모리 내의 리플레시 회로부(116) 및 공통 리플레시 제어부(210)로 출력하고, 리플레시 모드 신호(ref1 ~ ref4)가 활성화된 메모리는 리플레시 모드로 진입한다.(S13) 그러나 S12 단계에서 인가된 명령(com1 ~ com4)이 리플레시 명령이 아니면 인가된 명령에 대응하는 동작을 수행하고(S14) 다음 명령을 인가받는다.(S11)
공통 리플레시 제어부(210)는 각 메모리(ch1 ~ ch4)에서 인가되는 리플레시 모드 신호(ref1 ~ ref4)를 감지하여 각 메모리(ch1 ~ ch4)의 리플레시 모드 상태를 확인하고, 필요에 따라서는 각 메모리(ch1 ~ ch4)가 리플레시 모드로 진입한 순서를 저장한다.(S15) 그리고 적어도 하나의 메모리가 리플레시 모드인지 판단하고(S16), 적어도 하나의 메모리가 리플레시 모드이면 복수개의 메모리가 리플레시 모드인지 확인한다.(S17) 그러나 S16 단계에서 모든 메모리(ch1 ~ ch4)가 리플레시 모드가 아니면, 공통 리플레시 제어부(210)는 리플레시 모드 신호(ref1 ~ ref4)를 계속 감지한다.(S15)
S17 단계에서 복수개의 메모리(예를 들어, 제1 내지 제3 메모리(ch1 ~ ch3))가 리플레시 모드이면, 공통 리플레시 제어부(210)는 리플레시 모드 상태의 복수개의 메모리(ch1 ~ ch3) 중 리플레시 동작 인에이블 신호(Ren1 ~ Ren3)를 활성화하고 있는 메모리가 있는지 감지한다.(S18) 공통 리플레시 제어부(210)는 리플레시 동작 인에이블 신호(Ren1 ~ Ren3)에 활성화 상태에 근거하여 리플레시 동작 중인 메모리의 존재 여부를 판단한다.(S19) 만일 S19 단계에서 리플레시 동작 중인 메모리가 있으면(일예로, 제1 메모리(ch1)가 리플레시 동작 중이면), 즉 제1 리플레시 동작 인에이블 신호(Ren1)가 활성화되어 있으면, 나머지 메모리(ch2 ~ ch3)에 대한 리플레시 인에이블 신호(refen2 ~ refen3)는 활성화하지 않는다.(S20) 그리고 다시 복수개의 메모리가 리플레시 모드인지 판별한다.(S17)
그러나 S19 단계에서 리플레시 동작 중인 메모리가 없으면, 미리 지정된 순서 또는 S15 단계에서 저장된 각 메모리의 리플레시 모드 진입 순서에 근거하여 리플레시 모드 상태의 복수개의 메모리(ch1 ~ ch3) 중 하나의 메모리에 대한 리플레시 인에이블 신호(예를 들면 제2 리플레시 인에이블 신호(refen2))를 활성화한다. 그리고 S17 단계에서 하나의 메모리(예를 들면 제2 메모리(ch2))만이 리플레시 모드이면, 마찬가지로 제2 리플레시 인에이블 신호(refen2)를 활성화한다.(S21)
제2 리플레시 인에이블 신호(refen2)가 활성화되면, 제2 메모리(ch2)의 리플레시 회로부(116)는 리플레시 모드 신호(ref2)와 제2 리플레시 인에이블 신호(refen2)에 응답하여 리플레시 뱅크 어드레스(RBA)와 리플레시 로우 어드레스(RRA2)를 생성하여 뱅크 선택부(111) 및 로우 디코더(112)로 출력하고, 제2 리플레시 동작 인에이블 신호(Ren2)를 활성화하여 공통 리플레시 제어부(210)로 출력한다.(S22) 그리고 뱅크 선택부(111) 및 로우 디코더(112)는 리플레시 뱅크 어드레스(RBA)와 리플레시 로우 어드레스(RRA2)에 응답하여 뱅크(114)의 대응하는 워드 라인을 활성화하여 메모리 셀의 특정 로우(row)를 리플레시 한다.(S23) 그리고 리플레시 동작이 완료되어 리플레시 로우 어드레스(RRA2)가 비활성화되면, 제2 리플레시 동작 인에이블 신호(Ren2)도 비활성화되고, 공통 리플레시 제어부는 다시 각 메모리(ch1 ~ ch4)의 리플레시 모드 상태를 확인한다.(S15)
도5 는 본 발명의 멀티채널 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도로서 설명의 편의를 위하여 2개의 채널만을 도시하였으며, 제1 및 제2 메모리(ch1, ch2)가 동시에 리플레시 명령을 인가받은 경우를 가정하였다.
도1 내지 도4 를 참조하여 도5 의 타이밍도를 설명하면, 먼저 제1 및 제2 메모리(ch1, ch2) 각각의 명령 디코더(115)는 외부에서 리플레시 명령이 인가되었으므로, 제1 및 제2 리플레시 모드 신호(ref1, ref2)를 각각 활성화하여 리플레시 회로부(116) 및 공통 리플레시 제어부(210)로 출력한다. 공통 리플레시 제어부(210)는 활성화된 리플레시 모드 신호(ref1, ref2)를 인가받고, 지정된 순서에 따라 제1 리플레시 인에이블 신호(refen1)를 활성화하고, 제2 리플레시 인에이블 신호(refen2)는 비활성화하여 각각 제1 메모리(ch1) 및 제2 메모리(ch2)의 리플레시 회로부(116)로 출력한다. 제1 메모리(ch1)의 리플레시 회로부(116)는 활성화된 제1 리플레시 모드 신호(ref1) 및 제1 리플레시 인에이블 신호(refen1)에 응답하여 리플레시 뱅크 어드레스(RBA) 및 리플레시 로우 어드레스(RRA)를 생성하여 출력한다.
이때 각 메모리가 멀티 뱅크 구조인 경우에 복수개의 뱅크(114) 각각의 워드 라인들을 동시에 생성할 수도 있다. 그러나 복수개의 뱅크(114)의 워드 라인들을 동시에 활성화하는 경우에 복수개의 메모리가 동시에 리플레시 동작을 수행하는 경우와 마찬가지로 피크 전류가 증가하게 된다. 따라서 복수개의 뱅크(114) 각각의 워드 라인을 순차적으로 활성화할 수 있으며, 리플레시 동작 시에 복수개의 뱅크(114) 각각의 워드 라인을 순차적으로 활성화하는 방법은 이미 공지된 기술이므로 여기서는 따로 설명하지 않는다. 도5 에서는 리플레시 회로부(116)가 복수개의 뱅크(114)에 대한 워드 라인을 순차적으로 활성화하는 것으로 가정하였으며, 도시된 제1 메모리(ch1)에 대한 4개의 리플레시 워드 라인(RRA11 ~ RRA14)은 각각 서로 다른 뱅크에 대한 워드 라인을 나타낸다. 마찬가지로 도시된 제2 메모리(ch2)에 대한 4개의 리플레시 워드 라인(RRA21 ~ RRA24) 또한 각각 서로 다른 뱅크에 대한 워드 라인을 나타낸다.
도5 에서는 각 뱅크에 대한 리플레시 워드 라인(RRA11 ~ RRA14, RRA21 ~ RRA24)이 서로 중첩되는 구간을 가지고 활성화 되는 것으로 도시하였으나, 서로 중첩되지 않도록 활성화 될 수도 있다.
제1 리플레시 동작 인에이블 신호(Ren1)는 리플레시 로우 어드레스(RRA11 ~ RRA14)가 활성화되는 리플레시 동작 기간과 동일한 기간 동안 활성화되어 공통 리플레시 제어부(210)로 출력된다. 그리고 공통 리플레시 제어부(210)는 제1 리플레시 동작 인에이블 신호(Ren1)가 활성화되어 있으면, 다른 메모리(ch2)에 대한 리플레시 인에이블 신호(refen2)는 비활성화 상태를 유지한다.
이후 제1 메모리(ch1)의 리플레시 동작이 완료되어 제1 리플레시 동작 인에이블 신호(Ren1)가 비활성화되면, 공통 리플레시 제어부(210)는 제2 리플레시 인에 이블 신호(refen2)를 활성화한다. 제2 메모리(ch2)의 리플레시 회로부(116)는 제2 리플레시 인에이블 신호(refen2)와 리플레시 모드 신호(ref2)에 응답하여, 제2 메모리(ch2)의 리플레시 뱅크 어드레스(RBA) 및 리플레시 로우 어드레스(RRA21 ~ RRA24)를 생성하여 출력한다.
도시된 바와 같이 제1 및 제2 메모리(ch1, ch2)의 리플레시 로우 어드레스(RRA11 ~ RRA14, RRA21 ~ RRA24)는 두개의 채널이 동시에 리플레시 모드로 진입하더라도, 스펙 상에 규정된 리플레시 로우 어드레스가 활성화될 수 있는 최대 기간(tRFC)내에서 활성화될 수 있으며, 리플레시 로우 어드레스 신호를 활성화하는 주기(tRASS) 또한 스펙상의 규정을 따를 수 있다.
그리고 도5 에서는 각 메모리(ch1, ch2)가 한 번의 리플레시 동작에 모든 뱅크의 리플레시 동작을 수행하기 위해 복수개의 리플레시 로우 어드레스(RRA11 ~ RRA14, RRA21 ~ RRA24)가 활성화되는 것으로 도시하였으나, 한 번의 리플레시 동작에 하나의 뱅크에 대한 워드 라인(예를 들면 RRA11)만을 활성화 할 수도 있다. 이 경우 도5 의 멀티채널 반도체 메모리 장치는 제1 메모리의 제1 뱅크 리플레시 로우 어드레스(RRA11), 제2 메모리의 제1 뱅크 리플레시 로우 어드레스(RRA21), 제1 메모리의 제2 뱅크 리플레시 로우 어드레스(RRA12) 순서로 리플레시를 수행할 수도 있다. 즉 각 메모리와 각 뱅크를 번갈아가며 리플레시 동작을 수행할 수도 있다.
도5 에서는 기본적으로 셀프 리플레시에 근거하여 리플레시 동작을 설명하였으나, 오토 리플레시를 수행하는 경우도 유사하게 동작할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도1 은 본 발명의 멀티채널 반도체 메모리 장치의 일예를 나타내는 도면이다.
도2 는 도1의 멀티채널 반도체 메모리 장치에서 제어부만을 별도로 나타내는 도면이다.
도3 은 도1 의 채널의 일예를 나타내는 도면이다.
도4 는 본 발명의 멀티채널 반도체 메모리 장치의 리플레시 동작을 설명하기 위한 순서도이다.
도5 는 본 발명의 멀티채널 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

Claims (10)

  1. 복수개의 메모리 셀 및 복수개의 전용 입출력 패드를 각각 구비하여 독립적으로 동작하는 복수개의 메모리; 및
    상기 복수개의 메모리 중 적어도 2개 이상의 메모리가 동시에 상기 복수개의 메모리 셀에 대한 리플레시 동작을 수행하지 않도록 상기 복수개의 메모리를 제어하기 위한 채널 공통부를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 복수개의 메모리 각각은
    리플레시 명령이 인가되면 리플레시 모드 신호를 상기 채널 공통부로 출력하고, 상기 채널 공통부에서 인가되는 리플레시 인에이블 신호에 응답하여 리플레시 동작을 수행하며, 리플레시 동작을 수행하는 동안 리플레시 동작 인에이블 신호를 활성화하여 상기 공통 리플레시 제어부로 출력하는 채널 제어부를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 채널 공통부는
    상기 복수개의 메모리 중 적어도 2개 이상의 메모리에서 상기 리플레시 모드 신호가 인가되면, 상기 리플레시 동작 인에이블 신호가 활성화되어 있는 메모리가 있는지 확인하고, 상기 리플레시 동작 인에이블 신호가 활성화되어 있는 메모리가 있으면, 나머지 메모리에 대한 상기 리플레시 인에이블 신호를 비활성화하는 공통 리플레시 제어부를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 채널 제어부는
    외부에서 인가되는 명령을 디코딩하여 상기 명령이 리플레시 명령이면 상기 리플레시 모드 신호를 출력하는 명령 디코더; 및
    상기 리플레시 모드 신호 및 상기 리플레시 인에이블 신호에 응답하여 적어도 하나의 상기 뱅크에 대한 리플레시 동작을 수행하기 위한 리플레시 뱅크 어드레스 및 리플레시 로우 어드레스를 생성하고, 상기 리플레시 로우 어드레스가 활성화되는 동안 활성화되는 상기 리플레시 동작 인에이블 신호를 출력하는 리플레시 회로부를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 복수개의 메모리 각각은
    각각 복수개의 워드 라인과 복수개의 비트라인 사이에 상기 복수개의 메모리 셀을 구비하고, 상기 복수개의 비트 라인에 연결되어 상기 메모리 셀의 데이터를 감지 증폭하기 위한 복수개의 센스 앰프를 구비하는 복수개의 뱅크;
    로우 어드레스 및 상기 리플레시 로우 어드레스에 응답하여 상기 복수개의 뱅크 중 대응하는 뱅크의 상기 워드 라인을 활성화하는 복수개의 로우 디코더;
    뱅크 어드레스 및 상기 리플레시 뱅크 어드레스에 응답하여 상기 복수개의 로우 디코더 중 대응하는 로우 디코더를 활성화하는 뱅크 선택부; 및
    칼럼 어드레스에 응답하여 상기 복수개의 뱅크에서 대응하는 상기 센스 앰프를 선택하는 칼럼 디코더를 추가로 더 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 채널 공통부는
    상기 복수개의 메모리 각각으로 전원 전압을 공급하기 위한 전원 공급부; 및
    상기 복수개의 메모리 각각을 테스트하기 위한 테스트부를 추가로 더 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치.
  7. 복수개의 메모리 셀 및 복수개의 전용 입출력 패드를 각각 구비하여 독립적으로 동작하는 복수개의 메모리를 구비하는 멀티채널 반도체 메모리 장치의 리플레시 방법에 있어서,
    상기 복수개의 메모리 중 적어도 2개 이상의 메모리가 리플레시 모드 상태인지 판단하는 단계;
    상기 2개 이상의 메모리가 상기 리플레시 모드 상태이면, 하나의 상기 메모리에 대한 리플레시 인에이블 신호만을 활성화하는 단계; 및
    상기 활성화된 리플레시 인에이블 신호에 대응하는 메모리에 대해 리플레시 동작을 수행하는 단계를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치의 리플레시 방법.
  8. 제7 항에 있어서, 상기 2개 이상의 메모리가 리플레시 모드 상태인지 판단하는 단계는
    상기 복수개의 메모리 각각에 인가된 명령이 리플레시 명령인지 판단하는 단계; 및
    상기 인가된 명령이 리플레시 명령이면, 리플레시 모드 신호를 활성화하여 출력하는 단계를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치의 리플레시 방법.
  9. 제8 항에 있어서, 상기 리플레시 인에이블 신호만을 활성화하는 단계는
    상기 복수개의 메모리 각각에서 인가되는 상기 리플레시 모드 신호를 감지하는 단계;
    상기 복수개의 메모리 중 적어도 2개 이상의 메모리에 대한 상기 리플레시 모드 신호가 활성화되면, 리플레시 동작 인에이블 신호가 활성화된 메모리가 있는지 확인하는 단계; 및
    상기 리플레시 동작 인에이블 신호가 활성화된 메모리가 있으면, 나머지 메모리에 대한 상기 리플레시 인에이블 신호를 비활성화하고, 상기 리플레시 인에이블 신호가 활성화된 메모리가 없으면, 미리 지정된 방식에 근거하여 하나의 리플레시 인에이블 신호만을 활성화하는 단계를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치의 리플레시 방법.
  10. 제9 항에 있어서, 상기 리플레시 동작을 수행하는 단계는
    상기 복수개의 메모리 중 상기 활성화된 리플레시 인에이블 신호에 대응하는 메모리의 복수개의 뱅크 각각에 대한 리플레시 동작을 수행하기 위한 리플레시 뱅크 어드레스 및 리플레시 로우 어드레스를 생성하여 리플레시 동작을 수행하는 단계; 및
    상기 리플레시 로우 어드레스가 활성화되는 기간동안 활성화되는 상기 리플레시 동작 인에이블 신호를 출력하는 단계를 구비하는 것을 특징으로 하는 멀티채널 반도체 메모리 장치의 리플레시 방법.
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