KR20040008025A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호를 출력하는 스테이트 머신 회로와; 상기 스테이트 머신의 리프래쉬 시작 신호에 따라 제 1 및 제 2 카운터 출력을 생성하는 리프래쉬 카운터와; 제 1, 제 2, 제 3 및 제 4 뱅크 선택 신호 및 파셜 어레이 자동 리프래쉬 모드 또는 리듀스드 메모리 사이지 모드를 구분하는 모드 신호를 출력하는 파셜 어레이 회로와; 상기 스테이트 머신 회로의 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호와 상기 제 1 내지 제 4 뱅크 선택 신호 및 모드 구분 신호에 따라 로우 액티베이션 동작의 수행 또는 프리차지 동작만 수행할 수 있도록 한 다수의 뱅크 제어 회로를 포함하여 구성된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 디램 셀(DRAM Cell)을 사용하는 반도체에서의 파티셜 어레이 자동 리프래쉬 모드(Partial Array Self Refresh Mode; 이하 PASR 모드라 칭함.)와 리듀스드 메모리 싸이즈 모드(Reduced Memory Size Mode; 이하 RMS 모드라 칭함)에서의 리프래쉬 동작과 정상 동작에 따른 로우 및 뱅크 제어 회로에 관한 것으로 특히,리프래쉬 동작시에는 사용자(User)가 PASR 모드나 RMS 모드를 변환시켜도 내부에서는 리프래쉬 카운터를 항상 동작하도록 하고 선택되어진 어레이 즉, 뱅크에 따라 로우 액티베이션(Row Activation)을 하도록 하며 정상 액티브 동작을 할 때 PASR 모드시에는 선택된 어레이이에 상관없이 항상 로우 액티베이션을 수행 할 수 있도록 하며 RMS 모드 시에는 선택된 어레이에 따라 로우 액티베이션을 수행할 수 있도록 한 메모리 소자의 로우 및 뱅크 제어 회로에 관한 것이다.
도 1은 종래의 로우 및 뱅크 제어 블록도이다.
스테이트 머신 회로(State Machine Circuit; 60)의 설명은 다음과 같다. 정상 동작 시 로우 액티베이션 시키는 신호(rowact)가 생성되고, 리프래쉬 동작 시 리프래쉬 카운터(40)를 증가시키고 그 리프래쉬 카운터(40)의 출력을 디코딩해서 로우를 액티베이션하는 신호(ref_start)신호가 생성된다. 그리고 정상 동작이나 리프래쉬 동작을 모두 마치면 로우를 프리차지(Precharge)하라는 신호(pcg)를 생성한다.
로우 어드레스 버퍼 회로(Row Address Buffer Circuit; 50)의 설명은 다음과같다. 정상 로우 액티브 동작 시 외부 로우 어드레스를 받아들여 ax<0:11>, ax<12:13> 신호를 출력하는데 여기서는 로우 어드레스를 0~13까지라고 예를 들어서 설명한 것이며 상위 두개의 어드레스(Address 12,13)를 뱅크 어드레스라고 지정하여 설명하기로 한다. 로우 어드레스 버퍼(50)의 출력 ax<0:11>은 제 1 내지 제 4 로우 프리 디코더 회로(21 내지 24)의 입력으로 사용되며 ax<12:13>은 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)의 입력으로 사용하여 뱅크를 제어하는데 사용된다.
리프래쉬 카운터 회로(40)는 스테이트 머신 회로(60)의 신호(ref_start)를 받아 제 1 내지 제 4 로우 프리 디코더 회로(21 내지 24)의 입력으로 들어가는 rcnt<0:11>을 출력하며 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)에 입력으로 들어가는 rcnt<12:13>을 출력한다.
뱅크 제어 회로는각 뱅크마다 하나씩 있는데 제 1 뱅크(Bank0)에 해당하는 제 1 뱅크 제어 회로(31), 제 2 뱅크(Bank1)에 해당하는 제 2 뱅크 제어 회로(32), 제 3 뱅크(Bank2)에 해당하는 제 3 뱅크 제어 회로(33) 및 제 4 뱅크(Bank3)에 해당하는 제 4 뱅크 제어 회로(34)가 있다. 제 1 내지 제 4 뱅크 제어 회로(31 내지 34) 각각은 ax<12:13>과 rcnt<12:13>의 입력 조합에 의해 나뉘어 진다. 그리고 제 1 내지 제 4 뱅크 제어 회로(31 내지 34)는 각 뱅크에 해당하는 필요한 신호들을 출력하는데 제 1 뱅크(Bank0)에 해당하는 것으로 설명하면, 스테이트 머신 회로(60)의 신호(rowact)를 받아서 로우 어드레스 버퍼(50)의 출력 ax<12:13>이 모두 로우(Low)일 때 제 1 뱅크(Bank0)에 해당하는 외부 로우 액티브 신호인신호(extatv_b<0>)를 출력하고 스테이트 머신 제어 회로(60)의 신호(ref_start)를 받아서 리프래쉬 카운터(40)의 출력 rcnt<12:13>이 모두 로우일 때 제 1 뱅크(Bank0)에 해당하는 내부 로우 액티브(Internal Row Active) 신호인 신호(intatv_b<0>)를 출력한다. 이들 두 신호는 제 1 로우 프리디코더 회로(21)의 입력으로 들어가서 로우 어드레스(Row Address)들을 디코딩 한다. 그리고 제 1 뱅크 제어 회로(31)의 출력 신호 (rowpcg_b<0>)에 대해 설명하면 신호(extatv_b<0>)와 신호(intatv_b<0>) 둘 중에 어느 한 신호라도 먼저 액티베이션되어 있고 나중에 스테이트 머신 회로(60)으로부터 신호(pcg)가 들어오면 제 1 로우 프리 디코더 회로(21)를 프리차지시키는 신호인 신호(rowpcg_b<0>)를 출력한다. 그리고 로우 제 1 로우 제어 회로(10)의 입력으로 사용되는 신호(bsenb_b<0>)에 대해 설명하면, 신호(bsenb_b<0>)는 제 1 뱅크(Bank0)가 인에이블되면 제 1 뱅크(Bank0)에 해당하는 제 1 로우 제어 회로(10)를 동작시키는 신호로서 이 신호가 인에이블 되어야 로우 액티베이션을 할 수 있다. 이 신호는 외부 로우 액티브(External Row Active) 신호인 신호(extatv_b<0>) 와 내부 로우 액티브(Internal Row Active) 신호인 신호(intatv_b<0>) 둘 중에 어느 한 신호라도 인에이블되면 인에이블 되며 프리차지 신호인 신호(pcg)가 인에이블되면 디스에이블 되는 신호이다. 상기 내용은 제 1 뱅크(Bank0)에 해당하는 제 1 뱅크 제어 회로(10)에 대해서 설명하였는데 나머지 뱅크들도 같은 동작을 한다.
다음은 로우 프리 디코더 회로(Row Pre_Decoder Circuit)에 대해서 설명하겠다.
여기서도 제 1 뱅크(Bank0)에 해당하는 제 1 프리 디코더 회로(21)에 대해 설명하면, 로우 어드레스 버퍼 회로(50)의 출력 신호(ax<0:11>)을 입력으로 하며 이들 신호들은 제 1 뱅크 제어 회로(31)의 출력 신호(extatv_b<0>)에 의해서 스트로브 되어 제 1 로우 제어 회로(10)의 입력으로 하는 뱅크 로우 어드레스 신호 (bax_b0<0:11>)를 출력한다. 그리고 리프래쉬 카운터 회로(40)의 출력 신호(rcnt<0:11>)를 입력으로 하며 이들 신호들은 제 1 뱅크 제어 회로(31)의 출력 신호(intatv_b<0>)에 의해서 스트로브되어 신호(bax_b0<0:11>)를 출력하는데 외부 로우 액티브와 마찬가지로 내부 로우 액티브도 신호(bax_b0<0:11>)를 생성한다. 제 1 뱅크(Ban0)에 해당하는 제 1 로우 프리디코더 회로(21)와 같이 나머지 뱅크에 해당하는 제 2 내지 제 4 로우 프리 디코더 회로(32 내지 34)도 상기와 같은 동작을 한다.
센스 생성 회로(Sense Gen. Circuit; 70)에 대해 설명하면, 센스 생성 회로(70)의 출력 신호(sg)는 DRAM 동작에서 로우 액티브를 하면 워드라인이 인에이블되어 셀의 캐패시턴스와 비트 라인의 캐패시턴스가 차지 쉐어링(Charge Sharing)을 하게 되는데 충분히 차지 쉐어링을 한 후 비트 라인 센스 증폭기(Bit Line Sense Amp.)가 센싱을 시작할 수 있는 시간을 알려 주는 신호이다. 이 신호(sg)는 4 개의 신호(extatv_b<0> 내지 extatv_b<3>)와 4개의 신호(intatv_b<0> 내지 intatv_b<3>)중 어느 한 개라도 인에이블되어 있으면 일정한 내부 지연을 거쳐 인에이블되는 동작을 하며 프리차지하는 신호(pcg)가 인에이블되면 디스에이블는 동작을 한다.
센스 지연 회로(Sense Delay Circuit; 80)에 대해 설명하면, 센스 지연 회로(80)의 출력 신호(sensedly)는 프리차지를 해도 된다는 시점을 알려주는 신호로서 이 신호가 인에이블되면 프리차지를 할 수 있게 된다. 그러면 신호(pcg)가 인에이블되는데 이 신호는 다시 신호(sensedly)를 디스에이블 시킨다.
도 3 은 도 1의 제 1 뱅크 제어 회로이며 뱅크 어드레스의 입력 방법은 도면에 도시된 바와 같이 뱅크에 따라 바뀌며 여기에서는 제 1 뱅크(Bank0)를 대표로 예를 들어 설명하겠다.
먼저 외부 뱅크 선택 회로(External Bank Selection Circuit; 310)은 뱅크 어드레스(ax<12> ,ax<13>)를 입력으로 하여 각각 인버터를 거쳐 입력되고 스테이트 머신 회로(60)로부터의 출력 신호(rowact)가 인에이블되면 출력 신호(extatv_b<0>)가 인에이블된다. 내부 뱅크 선택 회로(Internal Bank Selection Circuit; 320)는 뱅크 어드레스(rcnt<12>, rcnt<13>)를 입력으로 하여 각각 인버터를 거쳐 입력되고 스테이트 머신 회로(60)로부터의 출력 신호(re_start)가 인에이블 되면 신호(intatv_b<0>)가 인에이블된다. 블록 선택 인에이블 회로(330)는 상기 신호(extatv_b<0>, intatv_b<0>)를 받아 두 신호 중 어느 한 신호라도 인에이블되면 신호(bsenb_b<0>)를 인에이블시키며, 프리차지 신호(pcg)가 인에이블되면 신호(bsenb_b<0>)를 디스에이블시키는 회로이다. 로우 프리차지 회로(340)는 상기 신호(extatv_b(0), intatv_b(0))를 받아 신호(rowpcg_b(0))를 인에이블 시키며, 프리차지 신호(pcg)가 인에이블되면 신호(rowpcg_b(0))를 디스에이블 시킨다.
상술한 종래의 기술은 PASR 모드와 RMS 모드가 없었으며 사용자가 사용하든안 하든 내부적으로는 모든 메모리가 항상 리프래쉬 동작을 한다. 실제로 사용자가 사용하는데 있어서 메모리를 항상 전부 사용하는 것은 아니다. 예를 들어 사용자가 메모리 중 1/4만 사용한다면 나머지 3/4은 필요가 없으며 리프래쉬를 해 줄 필요도 없다. 하지만 종래의 기술에서는 사용하지는 않지만 리프래쉬 동작을 항상 하기 때문에 대기(Standby) 시에도 쓸데없이 파워를 소모하는 문제점이 있다.
따라서 본 발명은 상기 문제점을 해결하기 위해 제안된 PASR 모드와 RMS 모드시 리프래쉬 동작과 정상 동작에 따른 로우 및 뱅크를 제어하는 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 로우 및 뱅크 제어 블록도이다.
도 2는 본 발명에 따른 로우 및 뱅크 제어 블록도이다.
도 3은 도 1의 제 1 뱅크 제어 회로이다.
도 4는 도 2의 제 1 뱅크 제어 회로의 상세 회로도이다.
도 5는 PASR 및 RMS 모드시 뱅크 어레이별 동작 테이블이다.
* 도면의 주요 부분에 대한 부호의 설명
10 내지 13: 제 1 내지 제 4 로우 디코더
21 내지 24: 제 1 내지 제 4 프리 디코더
31 내지 34: 제 1 내지 제 4 뱅크 제어 회로
40: 리프래쉬 카운터 회로50: 로우 어드레스 버퍼 회로
90: 파셜 어레이 회로350: PASR/RMS 모드 선택 회로
360: PASR 모드 선택 회로
본 발명에 대해서 설명하기 전에 PASR 모드와 RMS 모드에 대해서 설명을 하면 다음과 같다.
먼저 PASR 모드는 사용자가 사용하고자 하는 어레이 즉, 뱅크를 선택하면 그 뱅크에 대해서만 리프래쉬를 하는 모드인데 단지 리프래쉬만 선택된 뱅크에 대해서 수행하고 선택되지 않은 뱅크에 대해서는 리프래쉬 동작은 하지 않으나 리드(Read) 나 라이트(Write)의 정상 동작은 할 수 있게 된다. 다시 말해서 선택되지 않은 뱅크에 대해서는 셀의 데이터 유지 시간(Data Retention Time)에 문제가 되지 않는 범위 내에서 라이트를 하고 리드를 하면 문제가 되지 않는다는 말이다.
하지만 RMS 모드에서는 선택되지 않은 뱅크에 대해서는 리프래쉬 동작도 하지 않을 뿐더러 리드 나 라이트와 같은 정상 동작도 하지 못한다. 이런 모드를 사용함으로서 대기시 파워 소비를 줄일 수 있게 된다.
본 발명은 상기와 같은 PASR 모드와 RMS 모드 시 리프래쉬 동작과 정상 동작을 하는데 있어서 로우 및 뱅크를 제어하는 회로에 대한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 로우 및 뱅크 제어 블록도이다.
먼저 파셜 어레이 회로(Partial Array Circuit:90)는 외부 사용자가 어레이를 선택할 수 있도록 구성한 회로이며 그 출력중 pa_b<0:3>은 파셜 어레이(Partial Array) 즉, 제 1 내지 제 4 뱅크(Bank0 내지 Bank4)을 선택함에 따라 인에이블되는 신호이다. 전체 어레이(Full Array)가 선택되면 pa_b<0> 에서 pa_b<3>까지 모두 인에이블되고, 3/4 어레이가 선택되면 pa_b<0> 에서 pa_b<2>까지 인에이블되고, 1/2 어레이가 선택되면 pa_b<0> 에서 pa_b<1>까지 인에이블되고, 1/4 어레이가 선택되면 pa_b<0>만 인에이블된다. 그리고 PASR 모드인지 RMS 모드인지를 구분하는 신호로서 rms가 있는데 rms가 인에이블되면 RMS 모드가 되며 rms가 디스에이블되면 PASR 모드가 된다. 이들 신호들은 각각의 뱅크 제어 회로(Bank Control Circuit; 31 내지 34)들의 입력으로 들어간다.
뱅크 제어 회로의 설명은 제 4 뱅크(Bank3)에 해당하는 제 4 뱅크 제어 회로(34)에 대해서 설명하하기로 한다. 제 4 뱅크 제어 회로(34)의 출력 신호중 extatv_b<3>와 extatv_sg_b<3>가 있는데 extatv_b<3> 신호는 제 3 로우프리디코더(23)의 입력으로 들어가며 프리 디코딩을 하는 신호이다. 이 신호(extatv_b<3>)가 인에이블되면 정상 로우 액티베이션(Normal Row Activation)이 된다는 것이다. 신호(extatv_sg_b<0>)는 센스 생성 회로(70)의 입력으로 들어가서 프리 차지 신호를 만들 수 있도록 한다. PASR 모드 즉 rms 신호가 디스에이블되어 있는 상태에서 제 4 뱅크 어드레스(Bank3 Address)가 들어오고 스테이트 머신(60)의 출력 신호(rowact)가 인에이블되면 제 4 뱅크(Bank3)에 해당하는 파셜 어레이 선택 신호(pa_b<3>)에 상관없이 extatv_b<0>신호와 extatv_sg_b<0>신호가 인에이블된다.
그러나 RMS 모드 즉 rms 신호가 인에이블되어 있는 상태에서 제 4 뱅크 어드레스(Bank3 Address)가 들어오고 스테이트 머신(60)의 rwoact 신호가 인에이블 되면 제 4 뱅크 어레이 선택신호(pa_b<3>)가 인에이블되고 extatv_b<3>신호와 extatv_sg_b<3> 신호 모두 인에이블되는데 제 4 뱅크 어레이 선택 신호(pa_b<3>)가 디스에이블되어 있으면 extatv_b<0>신호는 인에이블 되지 않고 extatv_sgb<0>신호만 인에이블 되어 센스 생성 회로(70)의 입력으로 들어간다.
리프래쉬 동작 시에는 PASR 모드 나 RMS 모드에 상관없이 제 4 뱅크 선택 신호(pa_b<3>)가 인에이블되어 있으면 intatv_b<3> 신호와 intatv_sg_b<3>신호 모두 인에이블되며 제 4 뱅크 선택 신호(pa_b<3>)가 디스에이블 되어 있으면 intatv_b<3>신호는 디스에이블 되는 반면 intatv_sg_b<3>신호는 인에이블 된다.
그리고 bsenb_b<3>신호는 extatv_b<3>신호와 intatv_b<3>신호에 따라 결정되는데, PASR 모드시 pa_b<3>가 인에이블되면 정상 액티브 시에는 extatv_b<3>신호가인에이블되고 리프래쉬 동작 시에는 intatv_b<3>신호가 인에이블 되므로 bsenb_b<3>신호는 동작을 하지만 pa_b<3> 신호가 디스에이블 되면 리프래쉬 동작 시에는 intatv_b<3> 신호가 디스에이블 되어 bsenb_b<3>가 동작을 하지 않지만 정상 액티브시 extatv_b<3>신호는 동작을 하므로 bsenb_b<3> 신호는 동작을 한다. 나머지 뱅크 제어 회로(31 내지 33)들 또한 제 4 뱅크 제어 회로(4)와 같은 동작을 한다.
센스 생성 회로(70)에 대해 설명하면 회로 자체의 동작은 종래 기술의 회로 동작과 같으나 입력으로 하는 신호들이 종래와 다르다. 본 발명에서는 신호(extatv_sg_b<0:3> 및 intatv_sg_b<3>)를 입력 신호로 이용한다. PASR 모드 나 RMS 모드오와 상관없이 신호(extatv_sg_b<3>0 및 intatv_sg_b<3>)는 항상 동작을 하여 한번이라도 정상 액티브 동작을 하거나 리프래쉬 동작을 하거나 하면 언제나 센스 생성 회로(70)는 동작을 하여 끝까지 프리차지 신호(pcg)를 만들도록 하였다.
도 4는 도 2의 제 1 뱅크 제어 회로의 상세 회로도이다. 종래의 뱅크 제어 회로와 다른 것은 PASR/RMS 모드 선택 회로(350) 및 PASR 선택 회로(360)가 추가 되었고 블럭 선택 인에이블 회로(330)의 입력이 차이가 난다.
신호(extatv_sg_b<0> 및 intatv_sg_<0>)는 제 3도의 신호(extatv_b<0>, intatv_b<0>)와 동작은 같으나 두 신호는 로우 프리 디코더의 입력으로는 사용되지 않고 단지 센스 생성회로의 입력으로만 사용된다. PASR/RMS 모드 선택 선택 회로(350)는 RMS 모드시 인에이블 되고 PASR 모드시 디스에이블되는 rms 신호와 뱅크 어레이 선택에 따라 인에이블되는 신호(pa_b<0>), 그리고 신호(extatv_sg_b<0>)를 입력으로 하여 PASR 모드일 경우에는 pa_b<0>에 상관없이 extatv_b<0>신호는 extatb_sg_b<0>신호와 같은 동작을 하며 RMS 모드일 경우에는 pa_b<0>신호에 따라 extatv_b<0>신호가 인에이블 또는 디스에이블된다. 즉, pa_b<0>신호가 인에이블 되면 extatv_b<0>신호가 인에이블 되고 pa_b<0>신호가 디스에이블 되면 extatv_b<0>신호가 디스에이블 된다.
PASR 모드 선택 회로(360)는 pa_<0>신호와 intatv_sg_b<0>신호를 입력으로 하며 pa_b<0>가 인에이블 되어 있으면 intatv_b<0>신호는 intatv_sg_b<0>신호와 같은 동작을 하며 pa_b<0>신호가 디스에이블 되어 있으면 intatv_b<0>신호는 디스에이블된다.
블럭 선택 인에이블 회로(330)는 상기 extatv_b<0>, intatv_b<0>,pcg신호를 받아서 제3도의 bsenb_b<0>신호와 같이 동작을 한다.
도 5는 PASR 및 RMS 모드시 뱅크 어레이별 동작 테이블 로서 각각의 어레이 선택에 따른 PASR 모드와 RMS 모드시 각 뱅크의 동작을 도시한 것이다. 설명은 다음과 같다.
먼저 PASR 모드에서 어레이 선택이 전체 어레이(Full Array)일 경우에는 당연히 리드나 라이트의 정상 동작과 리프래쉬 동작을 수행한다. 3/4 어레이일 경우에는 제 1 내지 제 3 뱅크(Bank0 내지Bank2)는 정상 동작과 리프래쉬 동작을 하고 제 4 뱅크(Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다.
1/2 어레이일 경우에는 제 1 및 제 2 뱅크(Bank0 및Bank1)는 정상 동작과 리프래쉬 동작을 하고 제 3 및 제 4 뱅크(Bank2 및 Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다.
1/4 어레이일 경우에는 제 1 뱅크(Bank0)는 정상 동작과 리프래쉬 동작을 하고 제 2 내지 제 3 뱅크(Bank1 내지 Bank3)는 리프래쉬 동작은 하지 못하고 정상 동작만 한다.
다음으로 RMS 모드에서는 어레이 선택이 전체 어레이(Full Array)일 경우에는 당연히 리드나 라이트의 정상 동작을 하고 리프래쉬 동작도 한다.
3/4 어레이일 경우에는 제 1 내지 제3 뱅크(Bank0 내지Bank2)는 정상 동작과 리프래쉬 동작을 하고 제 4 뱅크(Bank3)는 정상 동작과 리프래쉬 동작을 못한다. 1/2 어레이일 경우에는 제 1 및 제 2 뱅크(Bank0 및 Bank1)는 정상 동작과 리프래쉬 동작을 하고 제 2 및 제 3 뱅크(Bank2 및 Bank3)는 정상 동작과 리프래쉬 동작을 못한다.
1/4 어레이일 경우에는 제 1 뱅크(Bank0)는 정상 동작과 리프래쉬 동작을 하고 제 2 내지 제 3 뱅크(Bank1 내지 Bank3)는 정상 동작과 리프래쉬 동작을 못한다.
상술한 바와 같이 본 발명에 의하면 메모리를 모드 신호에 따라 선택적으로 부분 동작하도록 하므로써 대기시 소모되는 전력을 효과적으로 줄일 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (4)

1. 다수의 뱅크로 이루어진 반도체 메모리 장치에 있어서,
정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호를 출력하는 스테이트 머신 회로와;
상기 스테이트 머신의 리프래쉬 시작 신호에 따라 제 1 및 제 2 카운터 출력을 생성하는 리프래쉬 카운터와;
제 1, 제 2, 제 3 및 제 4 뱅크 선택 신호 및 파셜 어레이 자동 리프래쉬 모드 또는 리듀스드 메모리 사이지 모드를 구분하는 모드 신호를 출력하는 파셜 어레이 회로와;
상기 스테이트 머신 회로의 정상 로우 액티브 신호, 리프래쉬 시작 신호 및 프리 차지 신호와 상기 제 1 내지 제 4 뱅크 선택 신호 및 모드 구분 신호에 따라 로우 액티베이션 동작의 수행 또는 프리차지 동작만 수행할 수 있도록 한 다수의 뱅크 제어 회로를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 리프래쉬 카운터는 외부에서 사용자가 상기 뱅크를 어떻게 선택하든 항상 모든 뱅크에 해당하는 상기 제 1 및 제 2 카운터 출력을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 다수의 뱅크 제어 회로 각각은
외부 사용자가 상기 뱅크중 하나 이상을 선택함에 따라 상기 뱅크 제어 회로를 제어하는 신호와 파셜 어레이 자동 리프래쉬 모드 또는 리듀스드 메모리 사이지 모드를 구분하는 모드 신호를 입력으로 하는 한편 정상 로우 액티브 신호와 리프래쉬 시작 신호 및 프리차지 신호를 입력으로 하여 각 뱅크에 따라 로우 프리 디코더의 입력으로 들어가는 신호와 센스 생성 회로의 입력으로 들어가는 신호 및로우 제어 회로에 들어가는 블럭 선택 인에이블 신호를 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
제 1 또는 제 3 항에 있어서,
상기 뱅크 제어 회로 각각은
뱅크 어드레스에 따라 제 1 제어 신호를 출력하는 외부 뱅크 선택 회로와;
상기 제 1 및 제 2 카운터 출력에 따라 제 2 제어 신호를 출력하는 내부 뱅크 선택 회로와;
상기 제 1 및 제 2 제어 신호에 따라 블럭 선택 인에이블 신호를 출력하는 블럭 선택 인에이블 회로와;
상기 제 1 및 제 2 제어 산호에 따라 로우 프리차지 신호를 출력하는 로우 프리차지 회로와;
상기 제 1 제어 신호와 상기 파셜 어레이 자동 리프래쉬 모드 및 리듀스드 메모리 사이지 모드를 구분하는 모드 신호에 따라 인에이블 되는 파셜 어레이 자동 리프래쉬 모드 및 리듀스드 메모리 사이지 모드 선택 회로와;
상기 파셜 어레이 자동 리프래쉬 모드 신호 및 상기 제 2 제어 신호에 따라 인체이블되는 파셜 어레이 자동 리프래쉬 모드 선택 회로를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치.
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