KR20080001974A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 복수 개의 셀을 각각 구비하는 복수 개의 셀 매트; 파워 단자 구동 신호 및 접지 단자 구동 신호에 응답하여, 상기 셀들을 센싱하는 센스 앰프를 구비하는 복수 개의 센스 앰프 어레이; 및 리프레쉬 신호에 응답하여 상기 센스 앰프 어레이가 활성화 되는 타이밍을 조절하는 센스 앰프 활성화 제어 수단;을 포함한다.
리프레쉬 신호, 리프레쉬 타이밍 제어부, 센스 앰프 어레이

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치를 나타내는 블록도,
도 2는 본 발명에 따른 반도체 메모리 장치를 나타내는 블록도,
도 3은 도 2에 도시된 리프레쉬 타이밍 제어부를 나타내는 회로도,
도 4는 일반적인 반도체 메모리 장치의 리프레쉬 동작시 피크 전류를 나타내는 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작시 피크 전류를 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10-1~10-4, 100-1~100-4 : 셀 매트
20-1~20-4, 200-1~200-4 : 센스 앰프 어레이
300 : 센스 앰프 활성화 제어부
300-1~300-3 : 리프레쉬 타이밍 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 반도체 메모리의 리프레쉬 동 작 시 복수개의 셀 매트에 각각 연결된 센스 앰프 어레이가 서로 다른 센싱(sensing) 타임을 가지도록 제어함으로써 리프레쉬 모드(refresh mode)에서 피크 커런트(peak current)를 줄일 수 있는 반도체 메모리 장치에 관한 것이다.
디램(Dynamic Random Access Memory, DRAM)에 구비되는 셀의 경우 셀 자체가 가지는 리키지(leakage) 성분으로 인해서 저장하고 있는 데이터를 일정 시간 이상 유지 못하는 단점이 있다. 이러한 한계를 보상해주기 위해서 시스템에서는 일정 시간마다 메모리가 데이터를 다시 복원 할 수 있도록 하는 리프레쉬(refresh) 동작을 수행한다. 정상(normal) 동작 도중 리프레쉬 동작을 하는 오토 리프레쉬(auto-refresh) 외에 시스템이 장시간 동안 동작을 하지 않을 경우 전력 소모를 줄이기 위해 메모리가 최소한의 동작만을 수행하도록 하는 상태를 유지 하게 되는데, 이 때의 리프레쉬 동작을 셀프 리프레쉬(self-refresh)라고 한다.
즉, 리프레쉬 동작은 셀에 저장되어 있는 데이터를 센스 앰프(Sense Amplifier, 이하 S/A)로 증폭한 후 이 데이터를 다시 셀(cell)에 저장시키는 일련의 과정이다.
도 1은 일반적인 반도체 메모리 장치를 나타내는 블록도이다.
일반적인 반도체 메모리 장치는 복수의 셀을 구비하는 복수 개의 셀 매트(10-1 ~ 10-4); 및 파워 단자 구동 신호(SAP) 및 접지 단자 구동 신호(SAN)에 응답하여 상기 셀들을 센싱(sensing)하는 복수개의 센스 앰프(S/A)를 구비하는 복수 개의 센스 앰프 어레이(20-1 ~ 20-4);로 구성된다.
일반적인 반도체 메모리 장치는 리프레쉬 모드(refresh mode)에서 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)에 응답하여 복수 개의 센스 앰프 어레이(20-1 ~ 20-4)를 동시에 활성화시킴으로 상기 센스 앰프 어레이(20-1 ~ 20-4)에 구비되는 복수 개의 센스 앰프(S/A) 역시 동시에 활성화되어 센싱(sensing) 동작을 수행함으로써 한번에 많은 전류를 소모하게 된다. 상기 센스 앰프 어레이(20-1 ~ 20-4)가 동시에 활성화되는 타이밍, 즉 상기 센스 앰프 어레이(20-1 ~ 20-4)에 구비되는 상기 센스 앰프(S/A)들이 동시에 센싱(sensing) 동작을 하는 타이밍에 소모되는 전류가 갑자기 증가함으로써 반도체 메모리 장치에 문제를 초래하게 된다.
다시 말하면, 종래의 반도체 메모리 장치는 리프레쉬 동작에서 많은 셀들을 한번에 구동 시킴으로써 반도체 메모리의 내부 영역에 순간적으로 과도한 전류가 흐르게 한다. 이렇게 순간적인 피크 전류(peak current)는 외부 전압(VDD)과 비트라인 프리차지 전압의 레벨(VBLP)을 드랍(drop)시키고 접지 전압(VSS)에 그라운드 바운싱(ground bouncing)을 발생 시키므로 상기 센스 앰프(S/A)가 데이터를 센싱(sensing)함에 있어서 악영향을 초래한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 메모리 장치에 구비되는 복수 개의 센스 앰프 어레이의 활성화 타이밍을 서로 다르게 제어하여, 리프레쉬(refresh) 동작 시 각각의 상기 센스 앰프 어레이에 구비되는 센스 앰프(S/A) 별로 서로 다른 센싱(sensing) 타임을 가지도록 제어함으로써 피크 전류(peak current)를 줄일 수 있는 반도체 메모리 장치를 제공하는데 그 기술적 과 제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 복수 개의 셀을 각각 구비하는 복수 개의 셀 매트; 파워 단자 구동 신호 및 접지 단자 구동 신호에 응답하여, 상기 셀들을 센싱하는 센스 앰프를 구비하는 복수 개의 센스 앰프 어레이; 및 리프레쉬 신호에 응답하여 상기 센스 앰프 어레이가 활성화 되는 타이밍을 조절하는 센스 앰프 활성화 제어 수단;을 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치는 복수 개의 셀(cell)을 각각 구비하는 복수 개의 셀 매트(100-1 ~ 100-4); 파워 단자 구동 신호(SAP) 및 접지 단자 구동 신호(SAN)에 응답하여, 상기 셀들을 센싱(sensing)하는 센스 앰프(Sense Amplifier, 이하 S/A)를 구비하는 복수 개의 센스 앰프 어레이(200-1 ~ 200-4); 및 리프레쉬 신호(REFRESH)에 응답하여 상기 센스 앰프 어레이(200-1 ~ 200-4)가 활성화되는 타이밍을 조절하는 센스 앰프 활성화 제어부(300);를 포함한다.
본 발명에 따른 반도체 메모리 장치는 4 개의 상기 셀 매트(100-1 ~ 100-4) 및 4 개의 상기 센스 앰프 어레이(200-1 ~ 200-4)를 포함하는 것을 예로 실시되었지만, 상기 실시예는 본 발명을 보다 효율적으로 설명하기 위한 것이므로 본 발명에 따른 반도체 메모리 장치를 상기 실시예에 한정하지 않음을 밝혀둔다.
상기 센스 앰프 활성화 제어부(300)는 상기 리프레쉬 신호(REFRESH)에 응답하여, 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 상기 센스 앰프 어레이(200-1 ~ 200-4)에 입력되는 타이밍을 조절하는 복수 개의 리프레쉬 타이밍 제어부(300-1 ~ 300-3)를 포함한다.
상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)는 센스 앰프 인에이블 신호(SAEN)가 활성화 될 때 생성되는 신호로서, 상기 파워 단자 구동 신호(SAP)는 활성화 구간에서 상기 센스 앰프(S/A)의 파워 단자에 외부 전압(VDD) 또는 내부 전압(VCORE)을 인가하는 신호이다. 즉, 상기 센스 앰프(S/A)가 활성화 될 때 오버드라이빙(over-driving) 동작을 포함할 경우 상기 파워 단자 구동 신호(SAP)는 상기 센스 앰프(S/A)의 파워 단자에 상기 외부 전압(VDD)을 인가하는 오버드라이빙 구동 신호(SAP1)이고, 상기 센스 앰프(S/A)가 활성화 될 때 상기 오버드라이빙(over-driving) 동작을 포함하지 않을 경우 상기 센스 앰프(S/A)의 파워 단자에 상기 내부 전압(VCORE)을 인가하는 내부 전원 구동 신호(SAP2)이다. 또한, 상기 접지 단자 구동 신호(SAN)는 상기 센스 앰프(S/A)가 활성화 될 때 상기 센스 앰프(SAN)의 접지 단자에 접지 전압(VSS)을 인가하는 신호이다.
상기 리프레쉬 신호(REFRESH)는 반도체 메모리의 리드레시 모드(refresh mode) 시 활성화 되는 신호이다. 본 발명에서는 상기 리프레쉬 신호(REFRESH)가 하이 레벨일 경우에 활성화 되는 것을 예를 하여 설명하기로 한다.
도 3은 도 2에 도시된 리프레쉬 타이밍 제어부를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 상기 리프레쉬 타이밍 제어부(300-N)는 상기 파워 단자 구동 신호(SAP)를 지연 시키는 제 1 지연부(310); 상기 리프레쉬 신호(REFRESH)에 응답하여, 상기 파워 단자 구동 신호(SAP) 또는 상기 제 1 지연부(310)의 출력 신호를 상기 센스 앰프 어레이(200-N+1)에 출력 시키는 제 1 스위칭부(330); 상기 접지 단자 구동 신호(SAN)를 지연시키는 제 2 지연부(350); 및 상기 리프레쉬 신호(REFRESH)에 응답하여, 상기 접지 단자 구동 신호(SAN) 또는 상기 제 2 지연부(350)의 출력 신호를 상기 센스 앰프 어레이(200-N+1)에 출력시키는 제 2 스위칭부(370)로 구성된다.
상기 N은 자연수이다.
상기 제 1 스위칭부(330)는 상기 리프레쉬 신호(REFRESH)를 반전 시키는 제 1 반전 수단(IV1); 상기 제 1 반전 수단(IV1)의 출력 신호 및 상기 리프레쉬 신호(REFRESH)에 응답하여 상기 제 1 지연부(310)의 출력 신호를 상기 센스 앰프 어레이(200-2 ~ 200-4)에 출력하는 제 1 패스 게이트(PG1); 및 상기 제 1 반전 수단(IV1)의 출력 신호 및 상기 리프레쉬 신호(REFRESH)에 응답하여 상기 파워 단자 구동 신호(SAP)를 상기 센스 앰프 어레이(200-N+1)에 출력하는 제 2 패스 게이트(PG2)로 구성된다.
상기 제 2 스위칭부(370)는 상기 리프레쉬 신호(REFRESH)를 반전 시키는 제 2 반전 수단(IV2); 상기 제 2 반전 수단(IV2)의 출력 신호 및 상기 리프레쉬 신호(REFRESH)에 응답하여 상기 제 2 지연부(350)의 출력 신호를 상기 센스 앰프 어레이(200-N+1)에 출력하는 제 3 패스 게이트(PG3); 및 상기 제 2 반전 수단(IV2)의 출력 신호 및 상기 리프레쉬 신호(REFRESH)에 응답하여 상기 접지 단자 구동 신 호(SAN)를 상기 센스 앰프 어레이(200-N+1)에 출력하는 제 4 패스 게이트(PG4)로 구성된다.
본 발명에 따른 반도체 메모리 장치의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치는 상기 리프레쉬 신호(REFRESH)가 비활성화 될 때, 즉 정상 모드(normal mode) 일 때 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 상기 센스 앰프 어레이(200-1 ~ 200-4)에 동시에 입력되어 상기 센스 앰프 어레이(200-1 ~ 200-4)를 동시에 활성화 시킨다.
상기 리프레쉬 신호(REFRESH)가 활성화 될 때, 즉 리프레쉬 모드(refresh mode) 일 때 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 소정 시간 지연되어 서로 다른 타이밍에 상기 센스 앰프 어레이(200-1 ~ 200-4)에 각각 입력되어 상기 센스 앰프 어레이(200-1 ~ 200-4)에 구비되는 센스 앰프(S/A)의 센싱(sensing) 타이밍을 다르게 한다.
보다 상세히 설명하면, 정상 모드(normal mode) 일 때 상기 리프레쉬 신호(REFRESH)는 비활성화 되고, 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 제 1 센스 앰프 어레이(200-1)에 입력되고, 상기 리프레쉬 타이밍 제어부(300-1 ~ 300-3)에 각각 입력되는 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)는 지연 없이 각각 상기 센스 앰프 어레이(200-2 ~ 200-4)에 출력된다. 이에 따라 상기 센스 앰프 어레이(200-1 ~ 200-4)는 동시에 활성화 되어, 상기 센스 앰프 어레이(200-1 ~ 200-4)에 구비되는 상기 센스 앰 프(S/A)는 제어 신호(리드 명령 신호 또는 라이트 명령 신호등)에 응답하여 각각에 연결된 상기 셀 매트(100-1 ~ 100-4)에 구비되는 셀에서 데이터를 읽고 쓰는 동작을 수행한다.
즉, 상기 제 1 센스 앰프 어레이(200-1)에 입력되는 신호(SAP, SAN), 제 2 센스 앰프 어레이(200-2)에 입력되는 신호(SAP-1, SAN-1), 제 3 센스 앰프 어레이(200-3)에 입력되는 신호(SAP-2, SAN-2) 및 제 4 센스 앰프 어레이(200-4)에 입력되는 신호(SAP-3, SAN-3)는 동일한 타이밍에 입력된다.
반면, 리프레쉬 모드(refresh mode) 일 때 상기 리프레쉬 신호(REFRESH)는 활성화 되고, 상기 제 1 센스 앰프 어레이(200-1)는 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)에 응답하여 바로 활성화되어 제 1 셀 매트(100-1)에 구비되는 셀 들을 리프레쉬 시킨다.
상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 제 1 리프레쉬 타이밍 제어부(300-1)에 구비되는 상기 제 1 지연부(310) 및 상기 제 2 지연부(350)에서 각각 소정 시간 지연되어 입력되는 상기 제 2 센스 앰프 어레이(200-2)는 상기 제 1 센스 앰프 어레이(200-1)의 활성화 타이밍 보다 소정 시간 늦게 활성화 되어 제 2 셀 매트(100-2)에 구비되는 셀 들을 리프레쉬 시킨다.
상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)가 상기 제 1 리프레쉬 타이밍 제어부(300-1)에서 상기 소정 시간 지연되고, 다시 상기 제 2 리프레쉬 타이밍 제어부(300-2)에서 상기 소정 시간 지연되어 입력되는 상기 제 3 센스 앰프 어레이(200-3)는 상기 제 2 센스 앰프 어레이(200-2)의 활성화 타이밍 보다 소정 시간 늦게 활성화 되어 제 3 셀 매트(100-3)에 구비되는 셀 들을 리프레쉬 시킨다.
마찬가지로, 상기 제 4 센스 앰프 어레이(200-4) 역시 상기 제 3 센스 앰프 어레이(200-3)의 활성화 타이밍 보다 소정 시간 지연되어 제 4 셀 매트(100-4)에 구비되는 셀들을 리프레쉬 시킨다. 즉, 상기 센스 앰프 어레이(200-1 ~ 200-4)에 입력되는 각각의 신호(SAP, SAN, SAP-1 ~ SAP-3, SAN-1 ~ SAN-3)들은 서로 다른 타이밍에 입력된다.
도 4는 일반적인 반도체 메모리 장치의 리프레쉬 동작시 피크 전류를 나타내는 타이밍도이다.
도 4에 도시된 바와 같이, A 영역은 리프레쉬 동작시 반도체 메모리 장치에 구비되는 센스 앰프(S/A)가 동시에 활성화 됨으로써 순간적이 전류의 증가로 인한 피크 전류(peak current)가 높아지는 것을 보여준다.
도 5는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 동작시 피크 전류를 나타내는 타이밍도이다.
도 5에 도시된 바와 같이, B 영역은 리프레쉬 동작시 복수 개의 상기 센스 앰프(S/A)를 구비하는 복수 개의 센스 앰프 어레이(200-1 ~ 200-4)로 나누어, 상기 센스 앰프 어레이(200-1 ~ 200-4)가 서로 다른 타이밍에 활성화 되도록 함으로써 순간적인 전류의 증가가 감소하여 피크 전류(peak current)가 낮아지는 것을 보여준다.
즉, 도 4에 도시된 A 영역에서의 피크 전류(peak current)보다 도 5에 도시 된 B 영역의 피크 전류(peak current)가 낮음을 알 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 신호(REFRESH)에 응답하여, 상기 파워 단자 구동 신호(SAP) 및 상기 접지 단자 구동 신호(SAN)를 순차적으로 지연시켜 복수 개의 상기 센스 앰프(S/A)를 구비하는 복수 개의 센스 앰프 어레이(200-1 ~ 200-4)가 서로 다른 타이밍에 활성화 되도록 제어함으로써 피크 전류(peak current)를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 복수 개의 센스 앰프 어레이의 활성화 타이밍을 서로 다르게 제어하여, 리프레쉬 동작 시 각각의 상기 센스 앰프 어레이에 구비되는 센스 앰프 별로 서로 다른 센싱 타임을 가지도록 제어함으로써 피크 전류를 줄일 수 있는 효과를 수반한다.

Claims (6)

  1. 복수 개의 셀을 각각 구비하는 복수 개의 셀 매트;
    파워 단자 구동 신호 및 접지 단자 구동 신호에 응답하여, 상기 셀들을 센싱하는 센스 앰프를 구비하는 복수 개의 센스 앰프 어레이; 및
    리프레쉬 신호에 응답하여 상기 센스 앰프 어레이가 활성화 되는 타이밍을 조절하는 센스 앰프 활성화 제어 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센스 앰프 활성화 제어 수단은,
    상기 리프레쉬 신호에 응답하여, 파워 단자 구동 신호 및 접지 단자 구동 신호가 상기 센스 앰프 어레이에 입력되는 타이밍을 조절하는 복수 개의 리프레쉬 타이밍 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 파워 단자 구동 신호는,
    상기 센스 앰프가 활성화 될 때 오버드라이빙 동작을 포함하는 경우 오버드라이빙 구동 신호이고, 상기 센스 앰프가 활성화 될 때 상기 오버드라이빙 동작을 포함하지 않은 경우 내부 전원 구동 신호인 것을 특징으로 하는 반도체 메모리 장 치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 리프레쉬 타이밍 제어부는,
    상기 파워 단자 구동 신호를 지연 시키는 제 1 지연부;
    상기 리프레쉬 신호에 응답하여, 상기 파워 단자 구동 신호 또는 상기 제 1 지연부의 출력 신호를 상기 센스 앰프 어레이에 출력 시키는 제 1 스위칭부;
    상기 접지 단자 구동 신호를 지연시키는 제 2 지연부; 및
    상기 리프레쉬 신호에 응답하여, 상기 접지 단자 구동 신호 또는 상기 제 2 지연부의 출력 신호를 상기 센스 앰프 어레이에 출력 시키는 제 2 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭부는,
    상기 리프레쉬 신호에 응답하여 상기 제 1 지연부의 출력 신호를 상기 센스 앰프 어레이에 출력하는 제 1 패스 게이트; 및
    상기 리프레쉬 신호에 응답하여 상기 파워 단자 구동 신호를 상기 센스 앰프 어레이에 출력하는 제 2 패스 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 2 스위칭부는,
    상기 리프레쉬 신호에 응답하여 상기 제 2 지연부의 출력 신호를 상기 센스 앰프 어레이에 출력하는 제 1 패스 게이트; 및
    상기 리프레쉬 신호에 응답하여 상기 접지 단자 구동 신호를 상기 센스 앰프 어레이에 출력하는 제 2 패스 게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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