JP4308972B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、例えば、複数のバンクを備えるシンクロナスDRAM(ダイナミック型ランダムアクセスメモリ)ならびにそのチップサイズの縮小及び低コスト化に利用して特に有効な技術に関する。
【0002】
【従来の技術】
直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子配置されるダイナミック型メモリセルを含むメモリアレイをその基本構成要素とし、所定のクロック信号に従って同期動作するシンクロナスDRAMがある。シンクロナスDRAMは、メモリアレイ,センスアンプならびにXアドレスデコーダ等をそれぞれ含み、ワード線の選択動作や読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えることが多い。
【0003】
【発明が解決しようとする課題】
複数のバンクを備えるシンクロナスDRAMにおいて、各バンクは、例えばバンクアクティブコマンドが入力されかつアドレス信号の所定ビットつまりバンクアドレス信号が対応する組み合わせとされることで活性状態とされ、Xアドレスデコーダによる指定ワード線の選択動作と、選択ワード線に結合された複数のメモリセルから対応するビット線に出力される読み出し信号のセンスアンプによる増幅動作を開始する。そして、バンクプリチャージコマンドが入力されかつバンクアドレス信号が対応する組み合わせとされることで活性状態を解かれ、選択ワード線を非選択状態に戻し、センスアンプによる増幅動作を停止する。
【0004】
言い換えるならば、バンクアクティブコマンドによるバンクの活性化及びバンクプリチャージコマンドによるその非活性化は、バンクアドレスを指定しつつ択一的に行われる訳であるが、従来のシンクロナスDRAMでは、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するための制御回路がバンクごとに設けられ、しかもこれらの制御回路は、組合せ回路を中心とするいわゆるドミノ形式の回路とされる。このため、シンクロナスDRAMのバンク制御に必要な回路のハードウェア量がいたずらに増大し、シンクロナスDRAMのチップサイズが大きくなって、その低コスト化が制約を受けている。
【0005】
この発明の目的は、複数のバンクを備えるシンクロナスDRAM等のバンク制御に必要な回路のハードウェア量を削減して、該シンクロナスDRAM等のチップサイズを縮小し、その低コスト化を図ることにある。
【0006】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスDRAM等の半導体記憶装置において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とを全バンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化する。
上記制御信号は、バンクアクティブコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンク活性化制御信号と、該バンク活性化制御信号に所定時間遅れて有効レベルとされる第1のセンスアンプ駆動制御信号と、該第1のセンスアンプ駆動制御信号に所定時間遅れて有効レベルとされる第2のセンスアンプ駆動制御信号と、バンクプリチャージコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンクプリチャージ制御信号とを含む。上記フリップフロップは、上記バンク活性化制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にセット状態とされ、上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第1のフリップフロップと、該第1のフリップフロップがセット状態にありかつ上記第1のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第1のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第2のフリップフロップと、該第2のフリップフロップがセット状態にありかつ上記第2のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第1のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第3のフリップフロップとを含む。
【0008】
上記手段によれば、バンク制御に必要な回路の大半を、全バンクで共有し、コマンド入力時に時分割的に利用して、その所要ハードウェア量を大幅に削減することができる。この結果、複数のバンクを備えるシンクロナスDRAM等のチップサイズを縮小し、その低コスト化を図ることができる。
【0009】
【発明の実施の形態】
図1には、この発明が適用されたシンクロナスDRAM(半導体記憶装置)の一実施例のブロック図が示され、図2には、その一実施例の基板配置図が示されている。両図をもとに、まずこの実施例のシンクロナスDRAMの構成及び動作ならびに基板配置の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知のMOSFET(金属酸化物半導体型電界効果トランジスタ。この明細書では、MOSFETをして絶縁ゲート型電界効果トランジスタの総称とする)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板面上に形成される。また、シンクロナスDRAMの基板配置に関する以下の記述では、図2の位置関係をもって半導体基板面上での上下左右を表す。
【0010】
図1において、この実施例のシンクロナスDRAMは、特に制限されないが、8個のバンクBANK0〜BANK7と、これらのバンクに共通に設けられるインターフェイス部IFとを備える。このうち、バンクBANK0〜BANK7のそれぞれは、その中心となるメモリアレイARY0〜ARY7と、直接周辺回路となるXアドレスデコーダXD0〜XD7,メインアンプMA0〜MA7,バンク制御回路BC0〜BC7ならびに図示されないセンスアンプSA0〜SA7とを含む。また、インターフェイス部IFは、データ入出力端子IO0〜IO15に結合されるデータ入出力回路IOと、アドレス入力端子A0〜Aiに結合されるカラムアドレスバッファCB,モードレジスタMR,ロウアドレスバッファRBならびにバンクアドレスバッファBBとを含み、さらにメモリ制御のためのタイミング制御回路CT,ロウ制御回路RCならびにカラム制御回路CCと、ロウアドレスバッファRBに結合されるXプリデコーダPXとを含む。
【0011】
各バンクを構成するメモリアレイARY0〜ARY7は、図の垂直方向に平行して配置される所定数のワード線と、図の水平方向に平行して配置される所定数組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる多数のダイナミック型メモリセルがそれぞれ格子状に配置される。
【0012】
この実施例において、シンクロナスDRAMは、特に制限されないが、いわゆる階層ワード線方式をとり、メモリアレイARY0〜ARY7を構成するワード線は、各ワード線がその延長方向に分割されてなるサブワード線と、隣接する8本のサブワード線に共通に設けられメモリアレイARY0〜ARY7の下端から上端へ通して配置されるメインワード線とからなる。このため、XアドレスデコーダXD0〜XD7は、各メインワード線に対応して設けられる単位メインワード線駆動回路と、各サブワード線に対応して設けられる単位サブワード線駆動回路とを含み、ワード線方向に分割されたメモリアレイARY0〜ARY7の間には、これらの単位メインワード線駆動回路及び単位サブワード線駆動回路の出力信号を組み合わせて対応するサブワード線を択一的に選択状態とするための図示されないサブワード線駆動回路SD0〜SD7が、ワード線方向に分割して設けられる。XアドレスデコーダXD0〜XD7ならびにサブワード線駆動回路SD0〜SD7の具体的構成については、後で詳細に説明する。
【0013】
一方、この実施例のシンクロナスDRAMは、いわゆるシェアドセンス方式をとり、各バンクを構成するメモリアレイARY0〜ARY7は、図2に示されるように、対応するバンク制御回路BC0〜BC7をはさむ上下2対のメモリアレイARY0UL〜ARY7ULとARY0UR〜ARY7URならびにARY0DL〜ARY7DLとARY0DR〜ARY7DRに分割される。各対のメモリアレイARY0UL〜ARY7ULとARY0UR〜ARY7URならびにARY0DL〜ARY7DLとARY0DR〜ARY7DRの中間には、センスアンプSA0〜SA7が分割されてなるセンスアンプSA0U〜SA7UならびにSA0D〜SA7Dが配置される。また、バンク制御回路BC0〜BC7の上下には、XアドレスデコーダXD0〜XD7が分割されてなるXアドレスデコーダXD0U〜XD7UならびにXD0D〜XD7Dが配置される。
【0014】
なお、半導体基板CHIPの縦の中心線に沿った領域には、XプリデコーダPX及びロウ制御回路RCを含むインターフェイス部IFが配置される。
【0015】
図1に戻ろう。各バンクのXアドレスデコーダXD0〜XD7には、インターフェイス部IFのXプリデコーダPXから直接、あるいはバンク制御回路BC0〜BC7を介して所定ビットのプリデコード信号が供給されるとともに、対応するバンク制御回路BC0〜BC7から各種の内部制御信号が供給される。また、バンク制御回路BC0〜BC7には、インターフェイス部IFのロウ制御回路RCからバンク活性化制御信号ACT,バンクプリチャージ制御信号PREならびにセンスアンプ駆動制御信号(第1のセンスアンプ駆動制御信号)SAE1及びSAE2(第2のセンスアンプ駆動制御信号)が共通に供給されるとともに、バンク選択回路BSから対応するバンク選択信号BA0〜BA7がそれぞれ供給される。バンク選択回路BSには、インターフェイス部IFのバンクアドレスバッファBBから所定ビットのバンクアドレス信号が供給される。
【0016】
一方、インターフェイス部IFのXプリデコーダPXには、アドレス入力端子A0〜Aiから図示されないアドレスバッファとロウアドレスバッファRBとを介して所定ビットのロウアドレス信号が供給され、バンクアドレスバッファBBには、アドレス入力端子A0〜Aiから上記アドレスバッファを介して所定ビットのバンクアドレス信号が供給される。また、ロウ制御回路RCには、タイミング制御回路CTから各種のタイミング制御信号が供給されるとともに、モードレジスタMRから各種のモード制御信号が供給される。
【0017】
インターフェイス部IFのXプリデコーダPXは、アドレス入力端子A0〜Aiからアドレスバッファ及びロウアドレスバッファRBを介して供給されるロウアドレス信号を1ビット又は2ビットずつ組み合わせてデコードし、2ビット又は4ビットからなるプリデコード信号を生成して、バンクBANK0〜BANK7のXアドレスデコーダXD0〜XD7ならびにバンク制御回路BC0〜BC7に供給する。また、ロウ制御回路RCは、タイミング制御回路CTから供給されるタイミング制御信号とモードレジスタMRから供給されるモード制御信号とをもとに、バンクBANK0〜BANK7のワード線の選択動作及び読み出し信号の増幅動作に必要なバンク活性化制御信号ACT,バンクプリチャージ制御信号PREならびにセンスアンプ駆動制御信号SAE1〜SAE2を生成して、各バンクのバンク制御回路BC0〜BC7に供給する。
【0018】
バンクBANK0〜BANK7のバンク制御回路BC0〜BC7は、ロウ制御回路RCから供給されるバンク活性化制御信号ACT,バンクプリチャージ制御信号PREならびにセンスアンプ駆動制御信号SAE1〜SAE2と、バンク選択回路BSから供給されるバンク選択信号BA0〜BA7とをもとに、実質的なワード線の選択動作及び読み出し信号の増幅動作に必要な各種の内部制御信号を選択的に生成して、XアドレスデコーダXD0〜XD7ならびにセンスアンプSA0〜SA7に供給する。また、対応するバンク選択信号BA0〜BA7に従って、XプリデコーダPXから供給される所定のプリデコード信号をゲート制御して、対応するXアドレスデコーダXD0〜XD7に伝達する。バンク制御回路BC0〜BC7の具体的構成及び動作については、後で詳細に説明する。
【0019】
各バンクのXアドレスデコーダXD0〜XD7は、XプリデコーダPXから直接、あるいはバンク制御回路BC0〜BC7を介して供給されるプリデコード信号と、バンク制御回路BC0〜BC7から供給される内部制御信号とをもとにサブワード線選択駆動信号及びメインワード線駆動信号を選択的に形成する。これらのサブワード線選択駆動信号及びメインワード線駆動信号は、前述のように、サブワード線駆動回路SD0〜SD7により組み合わされ、これを受けてメモリアレイARY0〜ARY7の指定されたサブワード線が択一的に選択レベルとされる。XアドレスデコーダXD0〜XD7ならびにサブワード線駆動回路SD0〜SD7の具体的構成及び動作については、後で詳細に説明する。
【0020】
次に、バンクBANK0〜BANK7のメモリアレイARY0〜ARY7を構成する相補ビット線は、対応する図示されないセンスアンプSA0〜SA7にそれぞれ結合される。各バンクのセンスアンプSA0〜SA7には、YアドレスデコーダYDから所定ビットのビット線選択信号が共通に供給されるとともに、対応するバンク制御回路BC0〜BC7から所定のセンスアンプ駆動信号が供給される。また、YアドレスデコーダYDには、アドレス入力端子A0〜Aiからインターフェイス部IFのアドレスバッファ及びカラムアドレスバッファCBを介して、所定ビットのカラムアドレス信号が供給される。
【0021】
インターフェイス部IFのカラムアドレスバッファCBは、図示されない所定ビットのバイナリーカウンタを含む。このバイナリーカウンタは、アドレス入力端子A0〜Aiからアドレスバッファを介して入力されるカラムアドレス信号を取り込み、保持するとともに、これらのカラムアドレス信号を計数初期値として歩進動作を行い、その出力をYアドレスデコーダYDに供給する。また、YアドレスデコーダYDは、カラムアドレスバッファCBから供給されるカラムアドレス信号をデコードして、上記センスアンプSA0〜SA7に対するビット線選択信号の対応するビットを択一的にハイレベルとする。
【0022】
各バンクのセンスアンプSA0〜SA7は、メモリアレイARY0〜ARY7の各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、一対のCMOSインバータが交差結合されてなる単位増幅回路とNチャンネル型の一対のスイッチMOSFETとを含む。
【0023】
センスアンプSA0〜SA7の各単位回路の単位増幅回路は、対応するバンク制御回路BC0〜BC7から供給されるセンスアンプ駆動信号の有効レベルを受けて選択的に動作状態となり、メモリアレイARY0〜ARY7の選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの2値読み出し信号とする。また、各単位回路のスイッチMOSFETは、YアドレスデコーダYDから供給されるビット線選択信号の対応するビットの有効レベルを受けて16組ずつ選択的にオン状態となり、メモリアレイARY0〜ARY7の対応する16組の相補ビット線とメインアンプMA0〜MA7の対応する単位回路との間を選択的に接続状態とする。
【0024】
メインアンプMA0〜MA7は、16個の単位回路を備え、これらの単位回路のそれぞれは、ライトアンプ及びリードアンプを含む。このうち、各単位回路のライトアンプの出力端子及びリードアンプの入力端子は、対応するセンスアンプSA0〜SA7に結合され、各単位回路のライトアンプの入力端子及びリードアンプの出力端子は、データバスDB0〜DB15を介してインターフェイス部IFのデータ入出力回路IOの対応する単位回路に結合される。
【0025】
インターフェイス部IFのデータ入出力回路IOは、データバスDB0〜DB15に対応して設けられる16個の単位回路を備え、これらの単位回路のそれぞれは、入力バッファ及び出力バッファを含む。このうち、各単位回路の入力バッファの出力端子及び出力バッファの入力端子は、対応するデータバスDB0〜DB15に結合され、各単位回路の入力バッファの入力端子及び出力バッファの出力端子は、対応するデータ入出力端子IO0〜IO15に結合される。
【0026】
データ入出力回路IOの各単位回路の入力バッファは、シンクロナスDRAMが書き込みモードで選択状態とされるとき、外部のアクセス装置からデータ入出力端子IO0〜IO15を介して入力される16ビットの書き込みデータを取り込み、保持するとともに、データバスDB0〜DB15を介して各バンクのメインアンプMA0〜MA7の対応する単位回路のライトアンプに伝達する。このとき、メモリアレイMA0〜MA7の各単位回路のライトアンプは、データ入出力回路IOの対応する単位回路の入力バッファからデータバスDB0〜DB15を介して伝達される書き込みデータを所定の相補書き込み信号に変換した後、メモリアレイARY0〜ARY7の16個の選択メモリセルに書き込む。
【0027】
一方、メインアンプMA0〜MA7の各単位回路のリードアンプは、シンクロナスDRAMが読み出しモードで選択状態とされるとき、メモリアレイARY0〜ARY7の16個の選択メモリセルから出力される読み出し信号をそれぞれ増幅した後、データバスDB0〜DB15を介してデータ入出力回路IOの対応する単位回路の出力バッファに伝達する。このとき、データ入出力回路IOの各単位回路の出力バッファは、メインアンプMA0〜MA7の対応する単位回路のリードアンプからデータバスDB0〜DB15を介して伝達される読み出しデータを、データ入出力端子D0〜D15を介して外部に出力する。
【0028】
インターフェイス部IFのカラム制御回路CCは、タイミング制御回路CTから供給される各種のタイミング制御信号と、モードレジスタMRから供給される各種のモード制御信号とをもとに、書き込みデータの入力又は書き込み動作あるいは読み出しデータの増幅又は出力動作に必要な各種制御信号を選択的に形成して、データ入出力回路IOならびに各バンクのメインアンプMA0〜MA7に供給する。また、タイミング制御回路CTは、外部のアクセス装置から供給されるクロック信号CLK,クロックイネーブル信号CKE,チップ選択信号CSB(ここで、それが有効とされるとき選択的にロウレベルとされる反転信号等については、その名称の末尾にBを付して表す。以下同様),ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASB,ライトイネーブル信号WEBならびにデータマスク信号DQMと、モードレジスタMRから供給される各種のモード制御信号とをもとに各種のタイミング制御信号を選択的に形成し、ロウ制御回路RCを含むシンクロナスDRAMの各部に供給する。
【0029】
図3には、図1のシンクロナスDRAMのロウ系制御部の一実施例の制御系統図が示されている。また、図4には、図1のシンクロナスDRAMに含まれるバンク制御回路BC0の一実施例の回路図が示され、図5及び図6には、XアドレスデコーダXD0及びサブワード線駆動回路SD0の一実施例の部分的な回路図がそれぞれ示されている。さらに、図7には、図1のシンクロナスDRAMの一実施例の信号波形図が示されている。これらの図をもとに、この実施例のシンクロナスDRAMのロウ系制御部の制御系統と、バンク制御回路BC0〜BC7,XアドレスデコーダXD0〜XD7ならびにサブワード線駆動回路SD0〜SD7の具体的構成及び動作ならびにその特徴について説明する。
【0030】
なお、以下の回路図において、そのチャンネル(バックゲート)部に矢印が付されるMOSFETはPチャンネル型であって、矢印の付されないNチャンネルMOSFETと区別して示される。また、図4では、バンク制御回路BC0の説明をもってバンク制御回路BC0〜BC7を説明し、図5では、XアドレスデコーダXD0の説明をもってXアドレスデコーダXD0〜XD7を説明し、図6では、サブワード線駆動回路SD0の説明をもってサブワード線駆動回路SD0〜SD7を説明する。さらに、図7では、バンクBANK0及びBANK3が連続して活性化された後、所定時間をおいて順次非活性化される場合を例示した。各図において、メモリアレイ,Xアドレスデコーダ,サブワード線駆動回路ならびにセンスアンプは、前述のように、実際にはそれぞれ所定の組み合わせで分割配置されるが、煩雑を避けるため、単一のものとして示した。
【0031】
まず、図3において、バンク制御回路BC0には、前述のように、インターフェイス部IFのロウ制御回路RCからバンク活性化制御信号ACT,バンクプリチャージ制御信号PREならびにセンスアンプ駆動制御信号SAE0〜SAE1が供給されるとともに、バンク選択回路BSから対応するバンク選択信号BA0が供給され、さらにXプリデコーダPXから4ビットのプリデコード信号AX00〜AX03と、2ビットのプリデコード信号AX20〜AX21と、4ビットのプリデコード信号AX30〜AX33とが供給される。
【0032】
バンク制御回路BC0は、バンク活性化制御信号ACT,バンクプリチャージ制御信号PREならびにバンク選択信号BA0をもとに、内部制御信号WPHM0B,BSD0ならびにXDPH0を選択的に形成して、XアドレスデコーダXD0の単位サブワード線選択回路UXDS及び単位メインワード線選択回路UXDMに供給するとともに、上記各制御信号とセンスアンプ駆動制御信号SAE0及びSAE1とをもとに、センスアンプ駆動信号SAN0ならびにSAP10及びSAP20を選択的に形成して、センスアンプSA0に供給する。また、XプリデコーダPXから供給されるプリデコード信号AX00〜AX03,AX20〜AX21ならびにAX30〜AX33を、バンク活性化制御信号ACT及びバンク選択信号BA0に従ってゲート制御して、プリデコード信号AX000〜AX030,AX200〜AX210ならびにAX300〜AX330を選択的に形成し、XアドレスデコーダXD0の単位サブワード線選択回路UXDS及び単位メインワード線選択回路UXDMに供給する。
【0033】
なお、バンク活性化制御信号ACTは、特に制限されないが、図7のサイクルcy1及びcy2に例示されるように、シンクロナスDRAMがバンクアクティブコマンドACTで選択状態とされるとき、クロック信号CLKのハイレベルへの立ち上がりから所定時間が経過した時点で一時的にハイレベルとされ、このバンク活性化制御信号ACTのハイレベルからさらに所定時間が経過した時点で、センスアンプ駆動制御信号SAE1及びSAE2が順次所定時間をおいて一時的にハイレベルとされる。また、バンクプリチャージ制御信号PREは、サイクルcy3及びcy4に例示されるように、シンクロナスDRAMがバンクプリチャージコマンドPREで選択状態とされるとき、クロック信号CLKの立ち上がりから所定時間が経過した時点で一時的にハイレベルとされる。
【0034】
さらに、バンク選択信号BA0は、図7のサイクルcy1及びcy3に例示されるように、シンクロナスDRAMがバンクアクティブコマンドACT又はバンクプリチャージコマンドPREで選択状態とされ、かつバンクアドレス信号がバンクBANK0を指定する組み合わせで入力されるとき、所定のタイミングで択一的にハイレベルとされる。ちなみに、バンク選択信号BA3は、サイクルcy2及びcy4に例示されるように、シンクロナスDRAMがバンクアクティブコマンドACT又はバンクプリチャージコマンドPREで選択状態とされ、かつバンクアドレス信号がバンクBANK3を指定する組み合わせで入力されるとき、所定のタイミングで択一的にハイレベルとされる。
【0035】
次に、XアドレスデコーダXD0の単位サブワード線選択回路UXDSは、バンク制御回路BCから供給される内部制御信号WPHM0B,BSD0ならびにXDPH0と、プリデコード信号AX000〜AX030ならびにAX200〜AX210とをもとに、反転信号であるサブワード線選択駆動信号XD000B〜XD070Bを択一的に形成し、サブワード線駆動回路SD0に供給する。また、単位メインワード線選択回路UXDMは、バンク制御回路BCから供給される内部制御信号WPHM0B,BSD0,XDPH0ならびにプリデコード信号AX300〜AX330と、XプリデコーダPXから直接供給されるプリデコード信号AX50〜AX53ならびにAX70〜AX73とをもとに、やはり反転信号であるメインワード線駆動信号MW00Bを選択的に形成し、例えばメモリアレイARY0Lのすべてのサブワード線駆動回路に供給する。
【0036】
サブワード線駆動回路SD0は、XアドレスデコーダXD0の単位サブワード線選択回路UXDSから供給されるサブワード線選択駆動信号XD000B〜XD070Bと、単位メインワード線選択回路UXDMから供給されるメインワード線駆動信号MW00Bとを組み合わせて、メモリアレイARY0Rの対応するサブワード線SW00〜SW70を択一的に所定の選択レベルとする。
【0037】
一方、センスアンプSA0は、前述のように、両側に配置されるメモリアレイARY0L及びARY0Rの各相補ビット線に対応して設けられ、一対のCMOSインバータが交差結合されてなる単位増幅回路を含む所定数の単位回路を備える。各単位回路を構成する単位増幅回路は、バンク制御回路BC0から供給されるセンスアンプ駆動信号SAN0が有効レベルつまり接地電位VSSのようなロウレベルとされ、かつセンスアンプ駆動信号SAP10及びSAP20が所定時間をおいて順次有効レベルつまり所定のハイレベルとされることで選択的に動作状態となり、メモリアレイARY0Lの選択ワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、ハイレベル又はロウレベルの2値読み出し信号とする。
【0038】
ここで、バンク制御回路BC0は、特に制限されないが、図4に示されるように、3個のセットリセット型フリップフロップFF1(第1のフリップフロップ),FF2(第2のフリップフロップ)ならびにFF3(第3のフリップフロップ)と、合計17個の2入力アンドゲートAG1〜AG17と、所定の論理ゲートが組み合わされてなる制御信号生成回路CSGとを含む。このうち、フリップフロップFF1のセット入力端子Sには、アンドゲートAG1の出力信号が供給され、そのリセット入力端子Rには、アンドゲートAG2の出力信号が供給される。アンドゲートAG1の一方の入力端子には、ロウ制御回路RCからバンク活性化制御信号ACTが供給され、その他方の入力端子には、バンク選択回路BSからバンク選択信号BA0が供給される。また、アンドゲートAG2の一方の入力端子には、ロウ制御回路RCからバンクプリチャージ制御信号PREが供給され、その他方の入力端子には、バンク選択信号BA0が供給される。
【0039】
一方、フリップフロップFF2のセット入力端子Sには、アンドゲートAG3の出力信号が供給され、そのリセット入力端子Rには、アンドゲートAG4の出力信号が供給される。また、フリップフロップFF3のセット入力端子Sには、アンドゲートAG5の出力信号が供給され、そのリセット入力端子Rには、上記アンドゲートAG4の出力信号が供給される。アンドゲートAG3の一方の入力端子には、フリップフロップFF1の非反転出力信号Qつまり内部信号ACTF0が供給され、その他方の入力端子には、ロウ制御回路RCからセンスアンプ駆動制御信号SAE1が供給される。また、アンドゲートAG4の一方の入力端子には、フリップフロップFF1の非反転出力信号Qの反転信号が供給され、その他方の入力端子には、アンドゲートAG2の出力信号が供給される。さらに、アンドゲートAG5の一方の入力端子には、フリップフロップFF2の非反転出力信号Qつまり内部信号SAE1F0が供給され、その他方の入力端子には、ロウ制御回路RCからセンスアンプ駆動制御信号SAE2が供給される。
【0040】
これにより、バンク制御回路BC0のフリップフロップFF1は、バンク活性化制御信号ACTが有効レベルつまりハイレベルとされ、かつバンク選択信号BA0が有効レベルつまりハイレベルされたことを受けてアンドゲートAG1の出力信号がハイレベルとされるとき、すなわち、図7のサイクルcy1に例示されるように、対応するバンクBANK0を指定しながらバンクアクティブコマンドACTが入力されることで選択的にセット状態とされ、これを受けてその非反転出力信号Qつまり内部信号ACTF0がハイレベルとされる。
【0041】
また、フリップフロップFF2は、フリップフロップFF1がセット状態にあってその非反転出力信号Qつまり内部信号ACTF0がハイレベルとされ、かつセンスアンプ駆動制御信号SAE1が有効レベルつまりハイレベルとされたことを受けてアンドゲートAG3の出力信号がハイレベルとされるとき選択的にセット状態とされ、これを受けてその非反転出力信号Qつまり内部信号SAE1F0がハイレベルとされる。さらに、フリップフロップFF3は、フリップフロップFF2がセット状態にあってその非反転出力信号Qつまり内部信号SAE1F0がハイレベルとされ、かつセンスアンプ駆動制御信号SAE2が有効レベルつまりハイレベルとされたことを受けてアンドゲートAG5の出力信号がハイレベルとされるとき選択的にセット状態とされ、これを受けてその非反転出力信号Qつまり内部信号SAE2F0がハイレベルとされる。
【0042】
一方、バンク制御回路BC0のフリップフロップFF1は、バンクプリチャージ制御信号PREが有効レベルつまりハイレベルとされ、かつバンク選択信号BA0がハイレベルとされたことを受けてアンドゲートAG2の出力信号がハイレベルとされるとき、すなわち、図7のサイクルcy3に例示されるように、対応するバンクBANK0を指定しながらバンクプリチャージコマンドPREが入力されることで選択的にリセット状態とされ、これを受けてその非反転出力信号Qつまり内部信号ACTF0がロウレベルに戻される。
【0043】
また、フリップフロップFF2及びFF3は、フリップフロップFF1がリセット状態にあってその非反転出力信号Qつまり内部信号ACTF0の反転信号がハイレベルとされ、かつアンドゲートAG2の出力信号がハイレベル、つまり対応するバンクBANK0を指定しながらバンクプリチャージ制御信号PREがハイレベルとされたのを受けてアンドゲートAG4の出力信号がハイレベルとされるとき選択的にリセット状態とされ、これを受けてその非反転出力信号Qつまり内部信号SAE1F0及びSAE2F0がロウレベルに戻される。
【0044】
フリップフロップFF1〜FF3の非反転出力信号Qつまり内部信号ACTF0,SAE1F0ならびにSAE2F0は、制御信号生成回路CSGに供給される。この制御信号生成回路CSGには、さらに、アンドゲートAG6及びAG7の出力信号つまり内部信号ACT0及びPRE0が供給される。このうち、アンドゲートAG6の一方の入力端子には、ロウ制御回路RCからバンク活性化制御信号ACTが供給され、その他方の入力端子には、バンク選択回路BSから対応するバンク選択信号BA0が供給される。また、アンドゲートAG7の一方の入力端子には、ロウ制御回路RCからバンクプリチャージ制御信号PREが供給され、その他方の入力端子には、バンク選択信号BA0が供給される。
【0045】
これにより、アンドゲートAG6の出力信号つまり内部信号ACT0は、バンク活性化制御信号ACT及びバンク選択信号BA0がともにハイレベルとされるとき、すなわち、図7のサイクルcy1に例示されるように、対応するバンクBANK0を指定しながらバンクアクティブコマンドACTが入力されたことを受けて選択的にハイレベルとされる。また、アンドゲートAG7の出力信号つまり内部信号PRE0は、バンクプリチャージ制御信号PRE及びバンク選択信号BA0がともにハイレベルとされるとき、すなわち、図7のサイクルcy3に例示されるように、バンクBANK0を指定しながらバンクプリチャージコマンドPREが入力されたことを受けて選択的にハイレベルとされる。
【0046】
言うまでもなく、アンドゲートAG6の出力信号たる内部信号ACT0は、バンク活性化制御信号ACTがハイレベルとされる期間だけハイレベルとされ、内部信号ACTF0のように、バンク活性化制御信号ACTがロウレベルとされた後もハイレベルに保持される信号ではない。同様に、アンドゲートAG7の出力信号たる内部信号PRE0は、バンクプリチャージ制御信号PREがハイレベルとされる期間だけハイレベルとされ、バンクプリチャージ制御信号PREがロウレベルとされた後はロウレベルに戻される。
【0047】
制御信号生成回路CSGは、フリップフロップFF1〜FF3の非反転出力信号Qつまり内部信号ACTF0,SAE1F0ならびにSAE2F0と、アンドゲートAG6〜AG7の出力信号つまり内部信号ACT0及びPRE0とをもとに、内部制御信号XDPH0,BSD0ならびにWPHM0Bと、センスアンプ駆動信号SAN0,SAP10ならびにSAP20とを選択的に形成する。このうち、内部制御信号XDPH0,BSD0ならびにWPHM0Bは、前述のように、XアドレスデコーダXD0の単位サブワード線選択回路UXDS及び単位メインワード線選択回路UXDMに供給され、センスアンプ駆動信号SAN0,SAP10ならびにSAP20は、センスアンプSA0に供給される。
【0048】
なお、制御信号生成回路CSGは、上記内部制御信号及びセンスアンプ駆動信号の他に、センスアンプSA0のシェアドセンス制御等に必要な内部制御信号を形成するが、これらの内部制御信号については割愛した。
【0049】
ここで、制御信号生成回路CSGの出力信号たる内部制御信号XDPH0は、特に制限されないが、内部信号ACTF0がロウレベルとされバンクBANK0が非活性状態とされる間、有効レベルつまりハイレベルとされ、内部信号ACTF0がハイレベルとされバンクBANK0が活性状態とされることで無効レベルつまりロウレベルとされる。また、内部制御信号BSD0は、逆にバンクBANK0が非活性状態とされる間、無効レベルつまりロウレベルとされ、バンクBANK0が活性状態とされると所定のタイミングで有効レベルつまりハイレベルとされる。さらに、内部制御信号WPHM0Bは、バンクBANK0が非活性状態とされる間、有効レベルつまりロウレベルとされ、バンクBANK0が活性状態とされると所定のタイミングで無効レベルつまりハイレベルとされる。これらの内部制御信号の作用については、後の説明で明らかになろう。
【0050】
一方、バンク制御回路BC0のアンドゲートAG8〜AG17の一方の入力端子には、XプリデコーダPXからプリデコード信号AX00〜AX03,AX20〜AX21,AX30〜AX33の対応するビットがそれぞれ供給され、その他方の入力端子には、バンク選択回路BSからバンク選択信号BA0が共通に供給される。アンドゲートAG8〜AG17の出力信号は、プリデコード信号AX000〜AX030,AX200〜AX210ならびにAX300〜AX330として、XアドレスデコーダXD0に供給される。
【0051】
これにより、プリデコード信号AX00〜AX03,AX20〜AX21ならびにAX30〜AX33は、バンク選択信号BA0によってゲート制御され、プリデコード信号AX000〜AX030,AX200〜AX210ならびにAX300〜AX330となってXアドレスデコーダXD0に伝達される。これらのプリデコード信号AX000〜AX030,AX200〜AX210ならびにAX300〜AX330が、バンクアクティブコマンドACT又はバンクプリチャージコマンドPREの入力時、バンクBANK0が指定されたことを受けて1サイクルだけ選択的に形成されるものであることは言うまでもない。
【0052】
次に、XアドレスデコーダXD0は、図5に示されるように、前記単位サブワード線選択回路UXDSに相当する8個の単位サブワード線選択回路UXDS0〜UXDS7(図には単位サブワード線選択回路UXDS0及びUXDS4が例示される)と、単位メインワード線選択回路UXDMに相当する1個の単位メインワード線選択回路UXDM0とからなる所定数の単位回路を含む。
【0053】
前述のように、シンクロナスDRAMは階層ワード線方式をとり、メモリアレイARY0〜ARY7を構成するワード線は、各ワード線がその延長方向に分割されてなるサブワード線と、隣接する8本のサブワード線に共通に設けられるメインワード線とからなる。図5に例示される単位回路は、XアドレスデコーダXD0の第1の単位回路であって、単位メインワード線選択回路UXDM0は、例えばメモリアレイARY0Lの第1のメインワード線MW000Bに対応付けられ、単位サブワード線選択回路UXDS0〜UXDS7は、その最もXアドレスデコーダXD0に近いサブメモリアレイの第1ないし第8のサブワード線SW00〜SW70に対応付けられる。以下、単位サブワード線選択回路UXDS0及びUXDS4ならびに単位メインワード線選択回路UXDM0を例に、XアドレスデコーダXD0の具体的な説明を進める。
【0054】
XアドレスデコーダXD0の単位サブワード線選択回路UXDS0〜UXDS7ならびに単位メインワード線選択回路UXDM0は、単位サブワード線選択回路UXDS0に代表されるように、PチャンネルMOSFETP1及びP2,NチャンネルMOSFETN1及びN2ならびにCMOSインバータV1及びV2をそれぞれ含む。このうち、MOSFETP1及びP2のソースは、高電位電源電圧VPPに結合され、MOSFETN2のソースは、接地電位VSSに結合される。なお、高電位電源電圧VPPは、シンクロナスDRAMの一般的な動作電源となる電源電圧VDDに比較して大きな絶対値を有する正電位とされ、インバータV1及びV2は、この高電位電源電圧VPPを動作電源とする。
【0055】
単位サブワード線選択回路UXDS0〜UXDS7ならびに単位メインワード線選択回路UXDM0を構成するMOSFETP1,P2ならびにN2のドレインは、内部ノードn1に共通結合される。この内部ノードn1は、さらに対応するMOSFETN1のドレインに結合され、その電位は、インバータV2及びV1を経た後サブワード線選択駆動信号XD00B〜XD070Bあるいはメインワード線駆動信号MW00Bとしてサブワード線駆動回路SD0に供給される。MOSFETP1のゲートには、バンク制御回路BC0から内部制御信号WPHM0Bが共通に供給される。また、MOSFETP2及びN2のゲートは、対応するインバータV2の出力端子に結合され、これによってMOSFETP2及びN2ならびにインバータV2はワード線選択ラッチとして作用する。
【0056】
単位サブワード線選択回路UXDS0〜UXDS3を構成するMOSFETN1のソースは、内部ノードn2つまりNチャンネルMOSFETN3のドレインに共通結合され、そのゲートは、順次プリデコード信号線AX000,AX010,AX020ならびにAX030に結合される。また、単位サブワード線選択回路UXDS4〜UXDS7を構成するMOSFETN1のソースは、内部ノードn3つまりNチャンネルMOSFETN4のドレインに共通結合され、そのゲートは、順次プリデコード信号線AX000,AX010,AX020ならびにAX030に結合される。MOSFETN3のゲートは、プリデコード信号線AX200に結合され、MOSFETN4のゲートは、プリデコード信号線AX210に結合される。以下、4個の単位サブワード線選択回路に対応して同様なMOSFETN3及びN4が順次設けられ、そのゲートは、順次交互にプリデコード信号線AX200及びAX210に結合される。
【0057】
MOSFETN3及びN4のソースは、インバータV3の出力端子に共通結合され、内部ノードn2及びn3は、さらにNチャンネルMOSFETN7及びN8を介して電源電圧VDDに結合される。インバータV3の入力端子には、バンク制御回路BC0から内部制御信号BSD0が供給され、MOSFETN7及びN8のゲートには、内部制御信号XDPH0が供給される。
【0058】
一方、単位メインワード線選択回路UXDM0を構成するMOSFETN1のソースは、内部ノードn4つまりNチャンネルMOSFETN5のドレインに結合され、そのゲートは、プリデコード信号線AX030に結合される。内部ノードn4には、隣接する他の3個の単位回路の単位メインワード線選択回路を構成するMOSFETN1のソースが共通結合され、これらのMOSFETN1のゲートは、プリデコード信号線AX310,AX320ならびにAX330に順次結合される。MOSFETN5のゲートは、プリデコード信号線AX50に結合される。以下、隣接する4個の単位メインワード線選択回路に対応して同様なMOSFETN5が順次設けられ、そのゲートは、プリデコード信号線AX50,AX51,AX52ならびにAX53に順次結合される。
【0059】
MOSFETN5のソースは、内部ノードn5つまりMOSFET6のドレインに結合される。この内部ノードn5には、隣接する他の3個のMOSFETN5のソースが共通結合される。MOSFETN6のソースは、上記インバータV3の出力端子に共通結合され、そのゲートは、プリデコード信号線AX70に結合される。内部ノードn4及びn5は、さらにNチャンネルMOSFETN9又はN10を介して電源電圧VDDに結合される。MOSFETN9及びN10のゲートには、内部制御信号XDPH0が共通に供給される。以下、隣接する4個のMOSFETN5、すなわち16個の単位メインワード線選択回路に対応して同様なMOSFETN6が順次設けられ、そのゲートは、プリデコード信号線AX70,AX71,AX72ならびにAX73に順次結合される。
【0060】
バンクBANK0が非活性状態とされるとき、内部制御信号WPHM0B及びBSD0は、前述のように、ともにロウレベルとされ、内部制御信号XDPH0はハイレベルとされる。また、プリデコード信号AX000〜AX030,AX200〜AX210ならびにAX300〜AX330は、バンク選択信号BA0によるゲート制御を受けるため、ともにロウレベルとされる。
【0061】
したがって、単位サブワード線選択回路UXDS0〜UXDS7ならびに単位メインワード線選択回路UXDM0では、内部制御信号WPHM0Bのロウレベルを受けてMOSFETP1がオン状態となり、内部ノードn1は、MOSFETP1を介して高電位電源電圧VPPにプリチャージされる。このとき、MOSFETN1は、対応するプリデコード信号AX000〜AX030ならびにAX300〜AX330のロウレベルを受けてオフ状態となり、デコードツリーを構成するMOSFETN3及びN4もオフ状態となる。また、同じくデコードツリーを構成するMOSFETN5及びN6は、プリデコード信号AX50〜AX53ならびにAX70〜AX73の論理レベルに応じてオン状態となるケースもあるが、内部制御信号BSD0がロウレベルを受けてインバータV3の出力信号がハイレベルとされ、内部制御信号XDPH0のハイレベルを受けてMOSFETN7〜N10がオン状態とされることから、内部ノードn2〜n5はともに電源電圧VDDのようなハイレベルにプリチャージされる。
【0062】
これらのことから、単位サブワード線選択回路UXDS0〜UXDS7の出力たるサブワード線選択駆動信号XD000B〜XD070Bは、ともに高電位電源電圧VPPのようなハイレベルの非選択レベルとされ、単位メインワード線選択回路UXDM0の出力たるメインワード線駆動信号MW00Bも高電位電源電圧VPPのようなハイレベルの非選択レベルとされる。
【0063】
一方、バンクBANK0が活性状態とされると、まず内部制御信号WPHM0Bが高電位電源電圧VPPのようなハイレベルとされ、内部制御信号XDPH0は接地電位VSSのようなロウレベルとされる。また、所定の時間をおいてプリデコード信号AX000〜AX030,AX200〜AX210,AX300〜AX330,AX50〜AX53ならびにAX70〜AX73が指定アドレスに対応する組み合わせで選択的にハイレベルとされ、所定のタイミングで内部制御信号BSD0が電源電圧VDDのようなハイレベルとされる。
【0064】
XアドレスデコーダXD0の単位サブワード線選択回路UXDS0〜UXDS7ならびに単位メインワード線選択回路UXDM0では、内部制御信号WPHM0Bのハイレベルを受けてMOSFETP1が一斉にオフ状態となり、各選択回路の内部ノードn1に対するプリチャージ動作が停止される。また、内部制御信号XDPH0のロウレベルを受けてMOSFETN7〜N10が一斉にオフ状態となり、内部ノードn2〜n5のプリチャージ動作も停止される。
【0065】
さらに、単位サブワード線選択回路UXDS0〜UXDS7では、プリデコード信号AX000〜AX030の対応するビットの択一的なハイレベルを受けてMOSFETN1がオン状態となるとともに、内部制御信号BSD0がハイレベルとされインバータV3の出力信号がロウレベルとされた時点で、各選択回路の内部ノードn1が、対応するMOSFETN3又はN4がオン状態にあることを条件に、言い換えるならば、プリデコード信号AX200〜AX210が対応する組み合わせでハイレベルとされることを条件に選択的にディスチャージされ、これによってサブワード線選択駆動信号XD000B〜XD070Bが択一的に有効レベルつまり接地電位VSSのようなロウレベルとされる。このサブワード線選択駆動信号XD000B〜XD070Bの択一的なロウレベルは、内部制御信号WPHM0Bが次にロウレベルとされるまでの間、MOSFETP2及びN2ならびにインバータV2からなるワード線選択ラッチに保持される。
【0066】
同様に、単位メインワード線選択回路UXDM0では、プリデコード信号AX300〜AX330の対応するビットの択一的なハイレベルを受けてMOSFETN1がオン状態となるとともに、内部制御信号BSD0がハイレベルとされインバータV3の出力信号がロウレベルとされた時点で、各選択回路の内部ノードn1が、対応するMOSFETN5及びN6がともにオン状態にあることを条件に、言い換えるならば、プリデコード信号AX50〜AX53ならびにAX70〜AX73が対応する組み合わせでハイレベルとされることを条件に選択的にディスチャージされ、これによってメインワード線駆動信号MW00B等が択一的に有効レベルつまり接地電位VSSのようなロウレベルとされる。このメインワード線駆動信号MW00B等の択一的なロウレベルは、内部制御信号WPHM0Bが次にロウレベルとされるまでの間、MOSFETP2及びN2ならびにインバータV2からなるワード線選択ラッチに保持される。
【0067】
XアドレスデコーダXD0の単位サブワード線選択回路UXDS0〜UXDS7ならびに単位メインワード線選択回路UXDM0により形成されるサブワード線選択駆動信号XD000B〜XD070Bならびにメインワード線駆動信号MW00B等は、前記のように、サブワード線駆動回路SD0に供給され、サブワード線SW00〜SW70等の選択動作に用いられる。
【0068】
ここで、サブワード線駆動回路SD0は、8本のサブワード線SW00〜SW70等に対応して設けられる所定数の単位サブワード線駆動回路を備え、これらの単位サブワード線駆動回路は、図6の単位サブワード線駆動回路USD0に代表して示されるように、1個のPチャンネルMOSFETP3と2個のNチャンネルMOSFETN11及びN12とからなる8個の単位回路を含む。以下、単位サブワード線駆動回路USD0を例に、具体的説明を進める。
【0069】
単位サブワード線駆動回路USD0の各単位回路を構成するMOSFETP3ならびにN11及びN12の共通結合されたドレインは、メモリアレイARY0Lの対応するサブワード線SW00〜SW70にそれぞれ結合され、MOSFETN11及びN12のソースは、接地電位VSSに結合される。また、各単位回路を構成するMOSFETN11のゲートには、XアドレスデコーダXD0から対応するサブワード線選択駆動信号XD000B〜XD070Bがそれぞれ供給され、MOSFETP3及びN12の共通結合されたゲートには、対応するメインワード線駆動信号MW00Bが共通に供給される。さらに、MOSFETP3のソースには、対応するサブワード線選択駆動信号XD000B〜XD070BのインバータV41〜V48による反転信号、つまりは対応する非反転サブワード線選択駆動信号XD00〜XD70がそれぞれ供給される。なお、インバータV41〜V48は、高電位電源電圧VPPを動作電源とする。
【0070】
これにより、サブワード線SW00〜SW70は、メインワード線駆動信号MW00Bの有効レベルつまりロウレベルを受けて単位サブワード線選択回路UXDS0の対応する単位回路のMOSFETP3がオン状態、またMOSFETN12がオフ状態にあって、かつ対応するサブワード線選択駆動信号XD000B〜XD070Bの択一的な有効レベルつまりロウレベルを受けてMOSFETN11がオフ状態あり、MOSFETP3のソース側に供給される非反転サブワード線選択駆動信号XD00〜XD70がハイレベルであることを条件に、選択的に高電位電源電圧VPPのような選択レベルとされるものとなる。
【0071】
以上のように、この実施例のシンクロナスDRAMでは、バンクBANK0〜BANK7のXアドレスデコーダXD0〜XD7により、バンクアクティブコマンドACTとともに入力されるロウアドレス信号つまりプリデコード信号AX00〜AX03,AX20〜AX21,AX30〜AX33,AX50〜AX53ならびにAX70〜AX73に従ったサブワード線の選択動作がバンクごとに独立に行われるとともに、指定サブワード線の選択レベルは、各Xアドレスデコーダの単位サブワード線選択回路UXDS0〜UXDS7等ならびに単位メインワード線選択回路UXDM0等のMOSFETP2及びN2ならびにインバータV2からなるワード線選択ラッチによって、内部制御信号WPHM0Bが次にロウレベルとされるまでの間、すなわち対応するバンクを指定しつつバンクプリチャージコマンドPREが入力されるまでの間、保持される。
【0072】
このため、例えば図7に示されるように、サイクルcy1のバンクアクティブコマンドACTにより指定されたバンクBANK0を、サイクルcy3で対応するバンクプリチャージコマンドPREが入力されるまでの間、活性状態としながら、サイクルcy2のバンクアクティブコマンドACTにより指定されたバンクBANK3を、サイクルcy4で対応するバンクプリチャージコマンドPREが入力されるまでの間、バンクBANK0とともに活性状態とすることができるとともに、各バンクが活性状態とされる間、バンクごとに任意のワード線を択一的に選択レベルとし、その選択状態を保持することができる。
【0073】
一方、この実施例のシンクロナスDRAMでは、バンクBANK0〜BANK7のXアドレスデコーダXD0〜XD7によるワード線選択動作のタイミング設定に必要なバンク活性化制御信号ACTバンクプリチャージ制御信号PREと、センスアンプSA0〜SA7による読み出し信号の増幅動作のタイミング設定に必要なセンスアンプ駆動制御信号SAE1及びSAE2とが、全バンクに共通に設けられたロウ制御回路RCにより生成される。また、各バンクのバンク制御回路BC0〜BC7には、これらの制御信号が有効レベルとされたことを保持するフリップフロップFF1〜FF3が設けられ、その出力信号をもとに、ワード線選択動作に必要な内部制御信号XDPH0,BSD0ならびにWPHM0Bと、読み出し信号の増幅動作に必要な内部制御信号つまりセンスアンプ駆動信号SAN0,SAP10ならびにSAP20等がバンクごとに生成される。
【0074】
つまり、この実施例のシンクロナスDRAMでは、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するための回路の大半が、インターフェイス部IFのロウ制御回路RCとして共通に設けられ、バンクアクティブコマンドACT又はバンクプリチャージコマンドPREの入力コマンドサイクルで時分割的に用いられるとともに、各バンクには、その活性状態又はセンスアンプの動作状態を保持するための最小限の回路のみが設けられる訳であって、制御信号の生成がバンクごとに行われてきた従来のシンクロナスDRAM等に比較して、バンクごとに必要となるバンク制御回路BC0〜BC7の所要ハードウェア量を大幅に削減することができる。この結果、シンクロナスDRAMのチップサイズを縮小し、その低コスト化を図ることができるものである。
【0075】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
(1)ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスDRAM等において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とをすべてのバンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化することで、バンク制御に必要な回路の大半を、すべてのバンクで共有し、コマンド入力時に時分割利用できるという効果が得られる。
【0076】
(2)上記(1)項により、各バンクに設けられるバンク制御回路の所要回路素子数を削減し、シンクロナスDRAM等のロウ系制御部全体としての所要ハードウェア量を大幅に削減することができるという効果が得られる。
(3)上記(1)項及び(2)項により、シンクロナスDRAM等のチップサイズを縮小し、その低コスト化を図ることができるという効果が得られる。
【0077】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図1において、シンクロナスDRAMは、任意数のバンクを備えることができるし、×8ビット又は×32ビット等、任意のビット構成を採ることができる。また、シンクロナスDRAMは、階層ワード線方式をとることを必須条件とはしないし、シェアドセンス方式をとることを必須条件ともしない。さらに、シンクロナスDRAMのブロック構成は、種々の実施形態を採りうるし、起動制御信号,アドレス信号ならびに各制御信号の名称及びビット数ならびにその有効レベル等も、種々の実施形態をとりうる。図2において、半導体基板CHIPの形状や各部の具体的配置は、この実施例により制約されることなく種々考えられよう。
【0078】
図3において、各制御信号の有効レベルやプリデコード信号の組み合わせならびにサブワード線とメインワード線の対応等は、種々の実施形態をとりうる。図4において、バンク制御回路BC0〜BC7は、必要に応じて任意数のフリップフロップを含むことができるし、その論理構成も任意である。図5及び図6において、XアドレスデコーダXD0〜XD7ならびにサブワード線駆動回路SD0〜SD7の具体的構成や電源電圧の極性及びMOSFETの導電型等は、種々の実施形態をとりうる。図7において、各バンクを選択的に活性化又は非活性化するためのコマンドの名称及び組み合わせ等は、任意に設定できるし、各信号の具体的レベル及び時間関係は、本発明の主旨に制約を与えない。
【0079】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるシンクロナスDRAMに適用した場合について説明したが、それに限定されるものではなく、例えば、通常のダイナミック型RAM等の各種メモリ集積回路装置ならびにこれを含む論理集積回路装置等にも適用できる。この発明は、少なくとも複数のバンクを備える半導体記憶装置ならびにこのような半導体記憶装置を含む装置又はシステムに広く適用できる。
【0080】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクを備えるシンクロナスDRAM等の半導体記憶装置において、バンクアドレス信号をデコードして対応するバンク選択信号を択一的に有効レベルとするバンク選択回路と、ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を生成するロウ制御回路とをすべてのバンクに共通に設けるとともに、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含むバンク制御回路を各バンクに対応して設け、これらのフリップフロップの状態と上記制御信号とをもとに、指定バンクを選択的に活性化し又は非活性化することで、バンク制御に必要な回路の大半をすべてのバンクで共有し、コマンド入力時に時分割的に利用して、その所要ハードウェア量を大幅に削減することができる。この結果、複数のバンクを備えるシンクロナスDRAM等のチップサイズを縮小し、その低コスト化を図ることができる。
【図面の簡単な説明】
【図1】この発明が適用されたシンクロナスDRAMの一実施例を示すブロック図である。
【図2】図1のシンクロナスDRAMの一実施例を示す基板配置図である。
【図3】図1のシンクロナスDRAMのロウ系制御部の一実施例を示す制御系統図である。
【図4】図1のシンクロナスDRAMに含まれるバンク制御回路の一実施例を示す回路図である。
【図5】図1のシンクロナスDRAMに含まれるXアドレスデコーダの一実施例を示す部分的な回路図である。
【図6】図1のシンクロナスDRAMに含まれるサブワード線駆動回路の一実施例を示す部分的な回路図である。
【図7】図1のシンクロナスDRAMのロウ系制御部の一実施例を示す信号波形図である。
【符号の説明】
IO0〜IO15……データ入出力端子、CLK……クロック信号又はその入力端子、CKE……クロックイネーブル信号又はその入力端子、CSB……チップ選択信号又はその入力端子、RASB……ロウアドレスストローブ信号又はその入力端子、CASB……カラムアドレスストローブ信号又はその入力端子、WEB……ライトイネーブル信号又はその入力端子、DQM……データマスク信号又はその入力端子、A0〜Ai……アドレス信号又はその入力端子、IF……インターフェイス部、BANK0〜BANK7……バンク、IO……データ入出力回路、CC……カラム制御回路、CT……タイミング制御回路、CB……カラムアドレスバッファ、MR……モードレジスタ、RB……ロウアドレスバッファ、PX……Xプリデコーダ、RC……ロウ制御回路、ACT……バンク活性化制御信号、PRE……バンクプリチャージ制御信号、SAE1〜SAE2……センスアンプ駆動制御信号、BB……バンクアドレスバッファ、BS……バンク選択回路、BA0〜BA7……バンク選択信号、YD……Yアドレスデコーダ、DB0〜DB15……データバス、MA0〜MA7……メインアンプ、ARY0〜ARY7……メモリアレイ、SD0〜SD7……サブワード線駆動回路、XD0〜XD7……Xアドレスデコーダ、BC0〜BC7……バンク制御回路。
CHIP……半導体基板(チップ)、ARY0UL〜ARY7UL,ARY0UR〜ARY7UR,ARY0DL〜ARY7DL,ARY0DR〜ARY7DR……メモリアレイ、SA0U〜SA7U,SA0D〜SA7D……センスアンプ、XD0U〜XD7U,XD0D〜XD7D……Xアドレスデコーダ。
AX00〜AX03,AX000〜AX030,AX20〜AX21,AX200〜AX210,AX30〜AX33,AX300〜AX330,AX50〜AX53,AX70〜AX73……プリデコード信号、UXDS……単位サブワード線選択回路、UXDM……単位メインワード線選択回路、XD000B〜XD030B……サブワード線選択駆動信号、USD0……単位サブワード線駆動回路、SW00〜SW70……サブワード線、MW00B……メインワード線、SAN0,SAP10,SAP20……センスアンプ駆動信号。
FF1〜FF3……フリップフロップ、AG1〜AG17……アンド(AND)ゲート、CSG……制御信号生成回路。
UXDS0,UXDS4……単位サブワード線選択回路、UXDM0……単位メインワード線選択回路、P1〜P3……PチャンネルMOSFET、N1〜N12……NチャンネルMOSFET、V1〜V3,V41〜V48……CMOSインバータ、n1〜n5……内部ノード、VPP……高電位電源電圧、VDD……電源電圧、VSS……接地電位。
cy1〜cy4……サイクル、ACT……バンクアクティブコマンド、PRE……バンクプリチャージコマンド。
Claims (4)
- ワード線の選択動作及び読み出し信号の増幅動作をそれぞれ独立に行いうる複数のバンクと、
アドレス信号の所定ビットをデコードして、対応するバンク選択信号を選択的に有効レベルとするバンク選択回路と、
上記複数のバンクに共通に設けられ、上記ワード線の選択動作及び読み出し信号の増幅動作に必要な制御信号を選択的に生成するロウ制御回路と、
上記バンクに対応して設けられ、上記バンク選択信号及び制御信号に従って選択的にセット状態又はリセット状態とされるフリップフロップをそれぞれ含む複数のバンク制御回路とを具備し、
上記制御信号は、
バンクアクティブコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンク活性化制御信号と、
該バンク活性化制御信号に所定時間遅れて有効レベルとされる第1のセンスアンプ駆動制御信号と、
該第1のセンスアンプ駆動制御信号に所定時間遅れて有効レベルとされる第2のセンスアンプ駆動制御信号と、
バンクプリチャージコマンドの入力を受けて所定のタイミングで選択的に有効レベルとされるバンクプリチャージ制御信号とを含むものであって、
上記フリップフロップは、
上記バンク活性化制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にセット状態とされ、上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第1のフリップフロップと、
該第1のフリップフロップがセット状態にありかつ上記第1のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第1のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第2のフリップフロップと、
該第2のフリップフロップがセット状態にありかつ上記第2のセンスアンプ駆動制御信号が有効レベルとされることで選択的にセット状態とされ、該第1のフリップフロップがリセット状態にあり上記バンクプリチャージ制御信号が有効レベルとされかつ対応する上記バンク選択信号が有効レベルとされることで選択的にリセット状態とされる第3のフリップフロップとを含むものであることを特徴とする半導体記憶装置。 - 請求項1において、
上記バンクアクティブコマンド及びバンクプリチャージコマンドは、上記複数のバンクのいずれかを択一的に指定しつつ入力されるものであって、
上記第1ないし第3のフリップフロップを選択的にセット状態又はリセット状態とするための動作は、上記指定されたバンクにおいて択一的に行われるものであることを特徴とする半導体記憶装置。 - 請求項1又は請求項2において、
上記半導体記憶装置は、さらに、
アドレス信号の所定ビットに従ってプリデコード信号を対応する組み合わせで選択的に有効レベルとするXプリデコーダを具備するものであって、
上記バンクのそれぞれは、
上記第1のフリップフロップがセット状態にありかつ上記プリデコード信号が対応するワード線を指定する組み合わせとされることで選択的にセット状態とされ、上記第1のフリップフロップがセット状態にありかつ上記バンクプリチャージ制御信号が有効レベルとされることで選択的にリセット状態とされるワード線選択ラッチを含むものであることを特徴とする半導体記憶装置。 - 請求項1,請求項2又は請求項3において、
上記半導体記憶装置は、シンクロナスDRAMであることを特徴とする半導体記憶装置。
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