KR20140080305A - 메모리 - Google Patents

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KR20140080305A
KR20140080305A KR1020120149962A KR20120149962A KR20140080305A KR 20140080305 A KR20140080305 A KR 20140080305A KR 1020120149962 A KR1020120149962 A KR 1020120149962A KR 20120149962 A KR20120149962 A KR 20120149962A KR 20140080305 A KR20140080305 A KR 20140080305A
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Abstract

본 기술은 공통 리프레시 동작시 순간적으로 소모되는 최대 전류를 줄이기 위한 것으로 본 발명에 따른 메모리는 제1 내지 제N셀블록을 포함하는 제1뱅크; 제1 내지 제N셀블록을 포함하는 제2뱅크; 제1블록 선택정보에 응답해 상기 제1뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1블록 선택부; 제2블록 선택정보에 응답해 상기 제2뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제2블록 선택부; 블록 어드레스를 전달하여 제1블록 선택정보를 생성하고, 상기 블록 어드레스를 전달하거나 변환하여 제2블록 선택정보를 생성하되, 제어신호가 활성화되면 상기 제1블록 선택정보 및 상기 제2블록 선택정보가 서로 다른 값을 가지도록 하는 선택정보 생성부를 포함한다.

Description

메모리{MEMORY}
본 발명은 최대 소모 전류를 줄일 수 있는 메모리에 관한 것이다.
메모리 중 DRAM(Dynamic Random Access Memory)은 SRAM(Static Random Access Memory)이나 플래시 메모리(Flash Memory)와 달리 시간의 흐름에 따라 메모리 셀에 저장된 정보가 손실되는 현상이 발생한다. 이는 DRAM의 메모리 셀이 1개의 트랜지스터와 1개의 커패시터로 구성되어, 커패시터에 저장되어 있는 데이터의 자연적인 누설(leadage)이 일어나기 때문이다. 따라서 데이터의 손실을 방지하기 위해 일정 시간마다 메모리 셀에 저장된 정보를 다시 기입해 주는 동작을 수행하도록 하는데, 이를 리프레시(Refresh)라고 한다. 리프레시는 메모리 뱅크(Bank) 내의 각 메모리 셀들이 가지는 리텐션 타임(Retention time) 안에 적어도 한 번씩 워드라인을 활성화하여 데이터를 증폭시켜 주는 방식으로 행해진다. 여기서 리텐션 타임이란 메모리 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 유지될 수 있는 시간을 말한다.
리프레시에는 오토 리프레시(Auto Refresh)와 셀프 리프레시(Self Refresh)가 있는데, 오토 리프레시는 DRAM을 포함하는 시스템에서 인가되는 명령어에 의해 수행되는 방식이고, 셀프 리프레시는 시스템이 일정 시간 동안 동작을 하지 않을 때 DRAM 자체적으로 수행하는 방식을 의미한다.
한편, 뱅크에서 비트라인(bit line)이 배치되는 구조에는 폴디드 비트라인 구조 및 오픈 비트라인 구조가 있다. 폴디드 비트라인 구조는 하나의 비트라인 감지 증폭기에 연결되는 한쌍의 비트라인이 동일한 셀블록에 연결되는 구조이며, 오픈 비트라인 구조는 하나의 비트라인 감지 증폭기에 연결되는 한쌍의 비트라인이 각각 다른 셀블록에 연결되는 구조이다. 뱅크가 동일한 데이터 저장용량을 가지는 경우 오픈 비트라인 구조가 폴디드 비트라인 구조보다 면적을 줄일 수 있다는 장점이 있다. 이하에서는 메모리에 포함된 뱅크(cell array)가 오픈 비트라인 구조를 가지는 경우 메모리의 리프레시 동작에 대해 설명한다.
도 1은 오픈 비트라인 구조를 가지는 뱅크의 구성도이다.
도 1에 도시된 바와 같이, 뱅크는 다수의 셀블록(cell mat, MAT0A, MAT0B, MAT1 - MAT3) 및 다수의 비트라인 감지 증폭기(SA)를 포함한다. 비트라인 감지 증폭기(SA)는 셀블록에 연결된 비트라인(BL)과 연결되며 셀블록 사이에 배치된다. 셀블록(cell mat)는 매트릭스 형태로 배치된 다수의 메모리 셀(C)을 포함한다. 셀블록(cell mat)에 포함된 다수의 메모리 셀(C) 중 동일한 로우에 배치된 메모리 셀(C)들은 동일한 워드라인(WL)에 연결되고, 동일한 컬럼에 배치된 메모리 셀(C)들은 동일한 비트라인(BL)에 연결된다. 이하에서는 뱅크가 물리적으로 5개의 셀블록(MAT0A, MAT0B, MAT1 - MAT3, 논리적으로는 4개의 셀블록에 해당함)를 포함하는 경우에 대해 설명한다.
도 1을 참조하여 오픈 비트라인 구조를 가지는 뱅크에서 워드라인이 활성화되는 방법에 대해 설명한다.
제1 내지 제3셀블록(MAT0A, MAT0B, MAT1 - MAT3)에 연결된 비트라인(BL)은 해당 셀블록의 위에 배치된 비트라인 감지 증폭기(SA) 및 해당 셀블록의 아래에 배치된 비트라인(SA)과 연결된다. 예를 들어 제2셀블록(MAT1)에 연결된 비트라인(BL)들 중 일부는 제1셀블록(MAT0)와 제2셀블록(MAT1) 사이에 배치된 비트라인 감지 증폭기(SA)들에 연결되고, 나머지는 제2셀블록(MAT1)와 제3셀블록(MAT2) 사이에 배치된 비트라인 감지 증폭기(SA)들에 연결된다.
그런데 뱅크에서 최상단에 배치된 셀블록(MAT0A)의 경우 자신보다 위에 배치되는 비트라인 감지 증폭기(SA)가 없으므로 셀블록(MAT0A)에 연결된 비트라인(BL)들 중 셀블록(MAT0A)의 위쪽으로 신장되는 비트라인(BL)들은 비트라인 감지 증폭기와 연결되지 못하고 오픈 상태가 된다. 즉, 셀블록(MAT0A)의 경우 포함된 메모리 셀(C)의 중 절반만 데이터를 저장할 수 있다. 마찬가지로 뱅크에서 최하단에 배치된 셀블록(MAT0B)의 경우 자신보다 아래에 배치되는 비트라인 감지 증폭기(SA)가 없으므로 다수의 메모리 셀(C) 중 절반만 데이터를 저장할 수 있다. 따라서 뱅크에서 최상단에 배치된 셀블록(MAT0A)와 뱅크에서 최하단에 배치된 셀블록(MAT0B)를 논리적으로 1개의 셀블록(도 1에서는 제1셀블록(MAT0A, MATB)에 해당함)로 동작시키게 된다.
제2 내지 제4셀블록(MAT1 - MAT3)에 포함된 메모리 셀(C)을 액세스하는 경우 선택된 셀블록의 다수의 워드라인 중 어드레스에 의해 지정된 하나의 워드라인을 활성화하면 된다. 반면에 제1셀블록(MAT0A, MAT0B)에 포함된 메모리 셀(C)을 액세스하는 경우 어드레스에 의해 워드라인이 지정되면 뱅크의 최상단 셀블록(MAT0A)와 뱅크의 최하단 셀블록(MAT0B)에서 동일한 위치의 워드라인이 활성화된다. 즉 제2 내지 제4셀블록(MAT1 - MAT3)의 경우 어드레스에 의해 지정된 1개의 워드라인이 활성화되고, 제1셀블록(MAT0A, MAT0B)의 경우 어드레스에 의해 지정된 2개의 워드라인이 지정된다.
도 2는 오픈 비트라인 구조를 가지는 메모리의 리프레시 동작을 설명하기 위한 도면이다.
메모리는 다수의 뱅크(BA0 - BA3)를 포함하며 각각의 뱅크(BA0 - BA3)는 물리적으로 5개의 셀블록, 논리적으로 4개의 셀블록를 포함한다. 도 2에서 각각의 사각형은 셀블록를 나타내며 'BA0_MAT0A', 'BA0_MAT0B', 'BA0_MAT1' - 'BA0_MAT3'는 제1뱅크(BA0)에 포함된 셀블록이고, 'BA1_MAT0A', 'BA1_MAT0B', 'BA1_MAT1' - 'BA1_MAT3'는 제2뱅크(BA1)에 포함된 셀블록이고, 'BA2_MAT0A', 'BA2_MAT0B', 'BA2_MAT1' - 'BA2_MAT3'는 제3뱅크(BA2)에 포함된 셀블록이고, 'BA3_MAT0A', 'BA3_MAT0B', 'BA3_MAT1' - 'BA3_MAT3'는 제4뱅크(BA3)에 포함된 셀블록이다.
메모리는 리프레시 동작시 다수의 뱅크에서 어드레스에 의해 지정된 셀블록에 포함된 워드라인을 활성화환다. 이때 모든 뱅크에는 동일한 어드레스가 인가된다. 따라서 리프레시 동작시 제1 내지 제4뱅크(BA0 - BA3)에서 제1 내지 제4셀블록(MAT0 - MAT3) 중 동일한 셀블록가 선택되며 선택된 셀블록에 포함된 다수의 워드라인 중 1개의 워드라인이 활성화된다.
각 뱅크에서 제2 내지 제4셀블록 중 하나의 셀블록가 선택된 경우 한번에 활성화되는 워드라인의 갯수는 총 4개가 된다. 예를 들어 어드레스에 의해 지정된 셀블록가 제2셀블록인 경우 제1 내지 제4뱅크(BA0 - BA3)의 제2셀블록(BA0_MAT1, BA1_MAT1, BA2_MAT1, BA3_MAT1)에서 1개의 워드라인이 활성화되기 때문이다. 그런데 어드레스에 의해 각 뱅크의 제1셀블록(BA0_MAT0A, BA0_MAT0B, BA1_MAT0A, BA1_MAT0B, BA2_MAT0A, BA2_MAT0B, BA3_MAT0A, BA3_MAT0B)이 선택되는 경우 물리적으로 각 뱅크의 최상단 셀블록와 최하단 셀블록가 함께 선택되므로 각 뱅크당 2개의 셀블록이 선택되고, 따라서 총 8개의 워드라인이 활성화된다.
워드라인을 활성화하기 위해서는 전류를 필요로 하는데 한번에 활성화시켜야 하는 워드라인의 갯수가 많아질수록 순간적인 소모전류도 커지게 된다. 따라서 리프레시 동작시 각 뱅크에서 제1셀블록가 선택되는 경우 나머지 셀블록가 선택되는 경우에 비해 최대 전류소모가 많이 증가한다.
본 발명은 다수의 셀블록을 포함하는 다수의 뱅크를 함께 리프레시하는 경우 공통으로 리프레시되는 셀블록의 개수를 줄여서 최대 전류 소모를 줄일 수 있는 메모리를 제공한다.
본 발명에 따른 메모리는 제1 내지 제N셀블록을 포함하는 제1뱅크; 제1 내지 제N셀블록을 포함하는 제2뱅크; 제1블록 선택정보에 응답해 상기 제1뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1블록 선택부; 제2블록 선택정보에 응답해 상기 제2뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제2블록 선택부; 블록 어드레스를 전달하여 제1블록 선택정보를 생성하고, 상기 블록 어드레스를 전달하거나 변환하여 제2블록 선택정보를 생성하되, 제어신호가 활성화되면 상기 제1블록 선택정보 및 상기 제2블록 선택정보가 서로 다른 값을 가지도록 하는 선택정보 생성부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 제1 내지 제N셀블록을 포함하는 제1뱅크; 및 제1 내지 제N셀블록을 포함하는 제2뱅크를 포함할 수 있고, 상기 제1뱅크 및 상기 제2뱅크의 공통 리프레시 동작시에 상기 제1뱅크의 제1 내지 제N셀블록 중 제K(1≤K≤M)셀블록이 활성화된 경우 상기 제2뱅크의 제1 내지 제N블록 중 제K셀블록이 아닌 셀블록이 활성화된다.
또한 본 발명에 따른 메모리는 제1 내지 제N셀블록을 포함하는 제1뱅크; 및 제1 내지 제N셀블록을 포함하는 제2뱅크를 포함하고, 상기 제1뱅크 및 상기 제2뱅크의 공통 리프레시 동작시에 상기 제1뱅크의 제1 내지 제N셀블록 중 최외각에 배치된 셀블록이 활성화되는 경우 상기 제2뱅크의 제1 내지 제N블록 중 최외각에 배치된 셀블록이 아닌 셀블록이 활성화된다.
또한 본 발명에 따른 메모리는 각각 제1 내지 제N셀블록을 포함하는 제1 내지 제M뱅크; 상기 제1 내지 제N뱅크 중 하나의 뱅크에 대응하고, 제1 내지 제M블록 선택정보 중 자신에게 대응하는 블록 선택정보에 응답해 자신에게 대응하는 뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1 내지 제M블록 선택부; 및 블록 어드레스를 전달하여 제1블록 선택정보를 생성하고 블록 어드레스를 전달하거나 변환하여 상기 제2 내지 제N블록 선택정보를 생성하되, 제어신호가 활성화되면 상기 제1 내지 제N블록 선택정보가 서로 다른 값을 가지도록 하는 선택정보 생성부를 포함할 수 있다.
또한 본 발명에 따른 메모리는 각각 제1 내지 제N셀블록을 포함하는 제1 내지 제M뱅크를 포함할 수 있고, 상기 제1 내지 제M뱅크의 공통 리프레시 동작시에 상기 제1 내지 제M뱅크에서 상기 제1 내지 제N셀블록 중 서로 다른 셀블록이 활성화된다.
본 기술은 다수의 셀블록을 포함하는 다수의 뱅크를 함께 리프레시 할 때 공통으로 리프레시되는 셀블록의 개수를 줄여 최대 전류 소모를 줄일 수 있다.
또한 본 기술은 다수의 셀블록을 포함하는 다수의 뱅크를 함께 리프레시 할 때 전류 소모를 줄여 리프레시 동작시 필요한 전류를 공급하는 펌프의 사이즈를 줄일 수 있다.
도 1은 오픈 비트라인 구조를 가지는 뱅크의 구성도,
도 2는 오픈 비트라인 구조를 가지는 메모리의 리프레시 동작을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 따른 메모리의 구성도,
도 4은 도 3의 선택정보 생성부(310)의 구성도,
도 5는 본 발명의 다른 일 실시예에 따른 메모리의 구성도,
도 6는 도 5의 메모리의 공통 리프레시 동작을 설명하기 위한 도면,
도 7은 도 5의 선택정보 생성부(510)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리의 구성도이다.
도 3에 도시된 바와 같이 메모리는 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3)을 포함하는 제1뱅크(BK0), 제1 내지 제N셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3)을 포함하는 제2뱅크(BK1), 제1블록 선택정보(BS0<0:1>)에 응답해 제1뱅크의 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3) 중 하나의 셀블록을 선택하는 제1블록 선택부(BK0_SEL), 제2블록 선택정보(BS0<0:1>)에 응답해 제2뱅크의 제1 내지 제N셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 하나의 셀블록을 선택하는 제2블록 선택부(BK1_SEL), 블록 어드레스(BA<0:1>)를 전달하여 제1블록 선택정보(BS0<0:1>)를 생성하고, 블록 어드레스(BA<0:1>)를 전달하거나 변환하여 제2블록 선택정보(BS1<0:1>)를 생성하되, 제어신호(COM)가 활성화되면 제1블록 선택정보(BS0<0:1>) 및 제2블록 선택정보(BS1<0:1>)가 서로 다른 값을 가지도록 하는 선택정보 생성부(310)를 포함한다. 또한 메모리는 커맨드 입력부(320), 어드레스 입력부(330), 커맨드 디코더(340), 설정회로(350), 리프레시 제어부(360) 및 리프레시 제어부(360)를 포함한다.
각 뱅크에 포함된 셀블록의 개수는 설계에 따라 달라질 수 있으며 이하에서는 제1뱅크(BK0) 및 제2뱅크(BK1)가 4개의 셀블록을 포함하는 경우(N = 4인 경우)에 대해 설명한다.
도 3을 참조하여 메모리에 대해 설명한다.
커맨드 입력부(320)는 메모리 컨트롤러로부터 인가되는 커맨드(CMDs)를 수신하며, 어드레스 입력부(330)는 메모리 컨트롤러로부터 인가되는 어드레스(ADDs)를 수신한다. 커맨드(CMDs)와 어드레스(ADDs) 각각은 멀티 비트의 신호들을 포함한다.
커맨드 디코더(340)는 커맨드 입력부(320)를 통해 입력된 커맨드(CMDs)를 디코딩해 설정 커맨드(MRS)와 내부 리프레시 커맨드(REF)를 생성한다. 입력된 커맨드 신호들(CMDs)의 조합이 설정 커맨드(MRS: Mode Register Set)에 대응하면 설정 커맨드(MRS)를 활성화하고, 입력된 커맨드 신호들(CMDs)의 조합이 내부 리프레시 커맨드(REF)를 나타내면 내부 리프레시 커맨드(REF)를 활성화한다. 이 이외에도, 커맨드 디코더(430)는 입력된 커맨드 신호들(CMDs)을 디코딩해 액티브(active), 프리차지(precharge), 리드(read), 라이트(write), 셀프 리프레시 진입(self refresh entry) 및 셀프 리프레시 종료(self resresh exit) 등의 메모리 장치에서 사용하는 커맨드들을 생성한다.
설정회로(350)는 설정 커맨드(MRS)의 활성화시에 어드레스 입력부(330)를 통해 입력된 어드레스(ADDs)이용하여 리프레시 모드를 설정한다. 리프레시 모드는 제1모드 및 제2모드가 있을 수 있다. 설정회로(350)로부터 출력되는 신호(COM)는 메모리 콘트롤러에 의해 제1모드의 설정이 지시되었음을 나타내는 신호이고, 신호(IND)는 메모리 콘트롤러에 의해 제2모드의 설정이 지시되었음을 나타내는 신호이다. 제1모드는 제1뱅크(BK0) 및 제2뱅크(BK1)를 함께 리프레시하는 공통 리프레시 동작을 수행하는 모드이다. 제2모드는 공통 리프레시 동작이 아닌 다른 방법으로 리프레시 동작을 수행하는 모드이다(예를 들어 제1뱅크(BK0) 및 제2뱅크(BK1)를 개별적으로 리프레시함). 신호(COM)는 공통 리프레시 동작임을 나타내는 제어신호(COM)이다. 공통 리프레시 동작시 제어신호(COM)가 활성화되고, 공통 리프레시 동작이 아닌 경우 제어신호(COM)는 비활성화된다.
리프레시 제어부(360)는 설정회로(350)에서 설정된 모드(제1모드 또는 제2모드)와 내부 리프레시 커맨드(REF)에 응답해 메모리의 리프레시 동작을 제어한다. 리프레시 제어부(360)의 리프레시 동작 제어는 리프레시 신호들(BK0_REF, BK1_REF)을 활성화하는 것에 의해 이루어진다. 리프레시 제어부(360)는 제1모드로 설정된 경우 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF와 BK1_REF를 함께 활성화한다. 제2모드로 설정된 경우 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF와 BK1_REF 중 하나를 활성화할 수 있다.
어드레스 카운터(370)는 공통 리프레시 동작시 BK0_REF 또는 BK1_REF가 활성화되면 제1뱅크(BK0) 및 제2뱅크(BK1)로 전달되는 로우 어드레스(R_ADD)의 값을 변경시킨다(도 3에서는 BK1_REF가 활성화되면 로우 어드레스(R_ADD)를 변경시키는 경우를 도시함). 예를 들어, 리프레시 신호가 활성화될 때마다 로우 어드레스(R_ADD)의 값을 1씩 증가시킬 수 있다. 여기서, 로우 어드레스(R_ADD)의 값을 1씩 증가시킨다는 것은 이전에 N번 로우가 선택되었다면 다음번에는 N+1번 로우가 선택되도록 로우 어드레스(R_ADD)를 변화시킨다는 것을 의미한다. 참고로, 어드레스 카운터(370)에서 생성되는 로우 어드레스(R_ADD)는 리프레시 동작 중에만 사용된다. 리드 및 라이트 동작 중에는 리프레시 제어부(360)에서 생성된 로우 어드레스(R_ADD)가 아니라 메모리 장치 외부로부터 입력된 어드레스가 사용될 수 있다. 로우 어드레스(R_ADD)에는 제1뱅크(BK0) 및 제2뱅크(BK1)에서 셀블록을 선택하기 위한 블록 어드레스(BA<0:1>)가 포함된다.
선택정보 생성부(310)는 제어신호(COM)가 비활성화된 경우 블록 어드레스(BA<0:1>)를 전달하여 블록 어드레스(BA<0:1>)와 같은 값을 가지는 제1블록 선택정보(BS0<0:1>) 또는 제2블록 선택정보(BS1<0:1>)를 생성한다.
또한 선택정보 생성부(310)는 제어신호(COM)가 활성화된 경우 블록 어드레스(BA<0:1>)를 전달하여 블록 어드레스(BA<0:1>)와 같은 값을 가지는 제1블록 선택정보(BS0<0:1>)를 생성하고, 블록 어드레스(BA<0:1>)를 변환하여 블록 어드레스(BA<0:1>)와 다른 값을 가지는 제2블록 선택정보(BS1<0:1>)를 생성한다.
제1블록 선택정보(BS0<0:1>)는 제1뱅크의 제1 내지 제4셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3) 중 하나의 셀블록을 선택하기 위한 블록 선택정보이고, 제2블록 선택정보(BS1<0:1>)는 제2뱅크의 제1 내지 제4셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 하나의 셀블록을 선택하기 위한 블록 선택정보이다.
참고로 리프레시 동작시 선택정보 생성부(310)에 입력되는 블록 어드레스(BA<0:1>)는 어드레스 카운터(370)에서 생성된 것이고, 리프레시 동작이 아닌 동작시(예를 들어 데이터의 리드 라이트 동작) 선택정보 생성부(310)에 입력되는 블록 어드레스(BA<0:1>)는 메모리의 외부로부터 입력된 것일 수 있다.
공통 리프레시 동작시 제1뱅크(BK0) 및 제2뱅크(BK1)로 동일한 블록 어드레스(BA<0:1>)가 전달된다. 제1블록 선택정보(BS0<0:1>)는 블록 어드레스(BA<0:1>)를 변환하지 않은 것이고, 제2블록 선택정보(BS1<0:1>)는 블록 어드레스(BA<0:1>)를 변환한 것이므로 두 선택정보의 값은 반드시 다르다.
제1블록 선택부(BK0_SEL)는 제1블록 선택정보(BS0<0:1>)에 응답하여 제1뱅크의 제1 내지 제4셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3) 중 하나의 셀블록을 선택한다. 제2블록 선택부(BK1_SEL)는 제2블록 선택정보(BS1<0:1>)에 응답하여 제2뱅크의 제1 내지 제4셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 하나의 셀블록을 선택한다.
이하에서는 상술한 사항을 바탕으로 메모리의 동작에 대해 설명한다.
메모리의 제1뱅크(BK0) 및 제2뱅크(BK1)의 제1 내지 제4셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3, BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3)은 도 1의 설명에서 상술한 오픈 비트라인 구조를 가진다. 따라서 제1뱅크(BK0) 및 제2뱅크(BK1)는 논리적으로는 4개의 셀블록를 포함하고, 물리적으로는 5개의 셀블록을 포함한다. 여기서 가장 먼저 배치된 셀블록(BK0_B0A, BK1_B0A) 및 가장 마지막에 배치된 셀블록(BK0_B0B, BK1_B0B)은 물리적으로는 분리되어있지만 논리적으로는 하나의 셀블록(제1셀블록)에 해당한다. 따라서 블록 선택정보의 값이 제1셀블록에 대응하는 경우 뱅크에서 가장 먼저 배치된 셀블록(BK0_B0A, BK1_B0A)과 가장 마지막에 배치된 셀블록(BK0_B0B, BK1_B0B)이 함께 선택된다.
또한 제1뱅크(BK0) 내에서 제K셀블록(BK0_BK-1)의 위치와 제2뱅크(BK1)에서 제K셀블록(BK1_BK-1)의 위치는 상대적으로 동일하다. 예를 들어 제1뱅크(BK1) 내에서 제1뱅크 내에서 제3셀블록(BK0_B2)의 상대적 위치와 제2뱅크(BK1) 내에서 제3셀블록(BK1_B2)의 상대적 위치는 동일하다.
이하에서 (BS0<1>, BS0<0>) 또는 (BS1<1>, BS1<0>)의 값이 (0, 0)인 경우 제1셀블록(BK0_B0A, BK0_B0B 또는 BK1_B0A, BK1_B0B)이 선택되고, (0, 1)인 경우 제2셀블록(BK0_B1 또는 BK1_B1)이 선택되고, (0, 0)인 경우 제3셀블록(BK0_B2 또는 BK1_B2)이 선택되고, (0, 0)인 경우 제4셀블록(BK0_B3 또는 BK1_B3)이 선택되는 경우에 대해 설명한다.
설정 커맨드(MRS) 및 어드레스(ADDs)에 응답하여 제1모드로 설정되면 제어신호(COM)가 활성화되고, 리프레시 제어부(360)는 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF 및 BK1_REF를 활성화한다. 제1뱅크(BK0) 및 제2뱅크(BK1)는 자신에 대응하는 리프레시 신호(BK0_REF, BK1_REF)에 응답하여 리프레시 되므로 공통 리프레시 동작시 제1뱅크(BK0) 및 제2뱅크(BK1)가 함께 리프레시된다.
제1뱅크(BK0)에서 리프레시되는 셀블록은 제1블록 선택정보(BS0<0:1>)에 의해 선택되고, 제2뱅크(BK1)에서 리프레시되는 셀블록은 제2블록 선택정보(BS1<0:1>)에 의해 선택된다. 제어신호(COM)가 활성화된 경우 상술한 바와 같이 제1블록 선택정보(BS0<0:1>) 및 제2블록 선택정보(BS1<0:1>)의 값이 다르므로 제1뱅크(BK0) 및 제2뱅크(BK1)에서 서로 다른 셀블록이 리프레시 된다. 예를 들어 제1뱅크(BK0)에서 제1셀블록(BK0_B0A, BK0_B0B)이 리프레시되는 경우 제2뱅크(BK0)에서는 제1셀블록(BK1_B0A, BK1_B0B)이 아닌 다른 셀블록이 리프레시된다. 이와 같이 공통 리프레시 동작시 블록 어드레스(BA<0:1>)의 값에 관계없이 제1뱅크(BK0) 및 제2뱅크(BK1)에서는 항상 서로 다른 셀블록이 리프레시된다.
설정 커맨드(MRS) 및 어드레스(ADDs)에 응답하여 제2모드로 설정되면 제어신호(COM)가 비활성화되고, 리프레시 제어부(360)는 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF 중 BK1_REF 하나를 활성화한다. 따라서 내부 리프레시 커맨드(REF)가 활성화되면 제1뱅크(BK0) 및 제2뱅크(BK1) 중 하나의 뱅크가 리프레시된다. 리프레시되는 뱅크에서 블록 어드레스(BA<0:1>)와 동일한 값을 가지는 블록 선택정보(BS0<0:1> 또는 BS1<0:1>)에 의해 선택된 셀블록이 리프레시된다.
종래의 경우 공통 리프레시 동작시 제1뱅크(BK0)와 제2뱅크(BK1)에서 모두 제1셀블럭이 선택되면 최대 4개의 워드라인을 활성화해야 한다. 본 발명에 따른 메모리는 공통 리프레시 동작시 2개의 뱅크에서 항상 서로 다른 셀블록을 리프레시하므로 오픈 비트라인 구조에서 최외각에 배치된 셀블록이 동시에 리프레시되는 경우가 없다. 따라서 종래에 비해 동시에 최대로 활성화되는 워드라인의 개수를 줄일 수 있다. 도 3의 메모리의 경우 공통 리프레시 동작시 동시에 활성화되는 워드라인이 개수는 2개(제1셀블록이 선택되지 않은 경우) 또는 3개(제1셀블록이 선택된 경우)이다. 따라서 워드라인을 활성화하기 위해 사용되는 최대 전류를 줄일 수 있다.
도 4은 도 3의 선택정보 생성부(310)의 구성도이다.
도 4에 도시된 바와 같이, 선택정보 생성부(310)는 제1선택정보 생성부(410) 및 제2선택정보 생성부(420)를 포함한다.
제1선택정보 생성부(410)는 제어신호(COM)의 활성화 여부에 관계없이 블록 어드레스(BA<0:1>)를 그대로 전달하여 제1블록 선택정보(BS1<0:1>)를 생성한다. 보다 자세히 살펴보면 'BA<0>'를 전달하여 'BS1<0>'를 생성하고, 'BA<1>'를 전달하여 'BS1<1>'를 생성한다. 따라서 제1블록 선택정보(BS1<0:1>)는 블록 어드레스(BA<0:1>)와 동일한 값을 가진다.
제2선택정보 생성부(420)는 제어신호(COM)가 비활성화된 경우 블록 어드레스(BA<0:1>)를 그대로 전달하여 제2블록 선택정보(BS1<0:1>)를 생성하고, 제어신호(COM)가 활성화된 경우 블록 어드레스(BA<0:1>)를 변환하여 제2블록 선택정보(BS1<0:1>)로 전달한다. 보다 자세히 살펴보면 제2선택정보 생성부(420)는 제어신호(COM)가 활성화된 경우 블록 어드레스에 포함된 다수의 비트(BA<0>, BA<1>) 중 하나 이상의 비트를 반전하여 제2블록 선택정보의 각 비트(BS1<0>, BS1<1>)로 전달한다. 제2선택정보 생성부(420)는 제어신호(COM)가 활성화된 경우 'BA<0>'을 반전하여 'BS1<0>'로 전달하고 'BA<1>'을 비반전하여 'BS1<1>'로 전달할 수도 있고, 'BA<0>'을 비반전하여 'BS1<0>'로 전달하고 'BA<1>'을 반전하여 'BS1<1>'로 전달할 수도 있고, 'BA<0>' 및 'BA<1>'을 반전하여 각각 'BS1<0>' 및 'BS1<1>'로 전달할 수도 있다.
도 3을 다시 참조하여 본 발명의 다른 실시 예에 따른 메모리에 대해 설명한다.
도 3에 도시된 바와 같이 메모리는, 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3)을 포함하는 제1뱅크(BK0) 및 제1 내지 제N셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3)을 포함하는 제2뱅크(BK1)를 포함하고, 제1뱅크(BK0) 및 제2뱅크(BK1)의 공통 리프레시 동작시에 제1뱅크(BK0)의 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3) 중 제K(1≤K≤M)셀블록(BK0_BK-1)이 활성화된 경우 제2뱅크(BK1)의 제1 내지 제N블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 제K셀블록(BK1_BK-1)이 아닌 셀블록이 활성화된다.
제1뱅크(BK0)의 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3) 중 제K셀블록(BK0_BK-1)의 상대적인 위치와 제2뱅크(BK1)의 제1 내지 제N셀블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 제K셀블록(BK1_BK-1)의 상대적인 위치는 동일하다.
공통 리프레시 동작시 제1뱅크(BK0)에서 제K셀블록(BK0_BK-1)이 리프레시되면, 제2뱅크(BK1)에서는 제K셀블록(BK1_BK-1)이 아닌 셀블록이 리프레시된다는 것은 공통 리프레시 동작시 메모리가 제1뱅크(BK0)와 제2뱅크(BK1)에서 상대적인 위치가 서로 다른 셀블록을 리프레시한다는 것을 의미한다. 따라서 제1뱅크(BK0)와 제2뱅크(BK1)에서 물리적으로 2개로 분리된 제1셀블록(BK0_B0A, BK0_B0B, BK1_B0A, BK1_B0B)이 동시에 리프레시 되지 않는다.
도 3을 다시 참조하여 본 발명의 다른 실시 예에 따른 메모리에 대해 설명한다. 후술할 실시예는 논리적인 셀블록이 아닌 물리적인 셀블록을 기준으로 도 3의 메모리를 설명한 것이다.
도 3에 도시된 바와 같이, 메모리는 제1 내지 제N셀블록(BK0_B0A, BK0_B1 - BK0_B3, BK0_B0B)을 포함하는 제1뱅크(BK0) 및 제1 내지 제N셀블록(BK1_B0A, BK1_B1 - BK1_B3, BK1_B0B)을 포함하는 제2뱅크(BK1)를 포함하고, 제1뱅크(BK0) 및 제2뱅크(BK1)의 공통 리프레시 동작시에 제1뱅크(BK0)의 제1 내지 제N셀블록(BK1_B0A, BK1_B1 - BK1_B3, BK1_B0B) 중 최외각에 배치된 셀블록(BK0_B0A, BK0_B0B)이 활성화되는 경우 제2뱅크(BK1)의 제1 내지 제N블록(BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3) 중 최외각에 배치된 셀블록(BK1_B0A, BK1_B0B)이 아닌 셀블록이 활성화된다.
제1뱅크(BK0)에서 제1 내지 제N셀블록(BK0_B0A, BK0_B1 - BK0_B3, BK0_B0B)은 순서대로 배치되고, 제2뱅크(BK1)에서 제1 내지 제N셀블록(BK1_B0A, BK1_B1 - BK1_B3, BK1_B0B)은 순서대로 배치된다. 따라서 제1뱅크(BK0)에서 제1셀블록(BK0_B0A) 및 제N셀블록(BK0_B0B)이 최외각에 배치되고, 제2뱅크(BK에서 제1셀블록(BK1_B0A) 및 제N셀블록(BK1_B0B)이 최외각에 배치된다.
메모리는 공통 리프레시 동작시 제1뱅크(BK0)에서 최외각에 배치된 셀블록(BK0_B0A, BK0_B0B)이 활성화되어 리프레시 되는 경우 제2뱅크(BK1)에서는 최외각에 배치된 셀블록(BK1_B0A, BK1_B0B)이 아닌 셀블록이 활성화되어 리프레시 되도록 한다. 마찬가지로 제2뱅크(BK1)에서 최외각에 배치된 셀블록(BK1_B0A, BK1_B0B)이 활성화되어 리프레시 되는 경우 제1뱅크(BK0)에서는 최외각에 배치된 셀블록(BK0_B0A, BK0_B0B)이 아닌 셀블록이 활성화되어 리프레시 되도록 한다. 따라서 제1뱅크(BK0)와 제2뱅크(BK1)에서 최외각에 배치된 셀블록들(BK0_B0A, BK0_B0B, BK1_B0A, BK1_B0B)이 동시에 리프레시 되지 않는다.
도 5는 본 발명의 다른 일 실시예에 따른 메모리의 구성도이다. 도 5의 메모리는 도 3의 메모리에 비해 뱅크의 갯수를 일반화한 것이다. 도 5에는 메모리가 4개의 뱅크(BK0, BK1, BK2, BK3, 즉 M = 4)를 포함하는 경우를 도시하였으나 메모리가 포함하는 뱅크의 갯수는 설계에 따라 달라질 수 있다.
도 5에 도시된 바와 같이 메모리는 각각 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3, BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3, BK2_B0A, BK2_B0B, BK2_B1 - BK2_B3, BK3_B0A, BK3_B0B, BK3_B1 - BK3_B3)을 포함하는 제1 내지 제M뱅크(BK0, BK1, BK2, BK3), 제1 내지 제N뱅크(BK0, BK1, BK2, BK3) 중 하나의 뱅크에 대응하고, 제1 내지 제M블록 선택정보(BS0<0:1> - BS3<0:1>) 중 자신에게 대응하는 블록 선택정보에 응답해 자신에게 대응하는 뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1 내지 제M블록 선택부(BK0_SEL - BK3_SEL) 및 블록 어드레스(BA<0:1>)를 전달하여 제1블록 선택정보(BS1<0:1>)를 생성하고 블록 어드레스(BA<0:1>)를 전달하거나 변환하여 제2 내지 제N블록 선택정보(BS1<0:1> - BS3<0:1>)를 생성하되, 제어신호(COM)가 활성화되면 제1 내지 제N블록 선택정보(BS0<0:1> - BS3<0:1>)가 서로 다른 값을 가지도록 하는 선택정보 생성부(510)를 포함한다. 또한 메모리는 커맨드 입력부(520), 어드레스 입력부(530), 커맨드 디코더(540), 설정회로(550), 리프레시 제어부(560) 및 어드레스 카운터(570)를 포함한다.
각 뱅크에 포함된 셀블록의 개수는 설계에 따라 달라질 수 있으며 이하에서는 제1 내지 제M뱅크(BK0 - BK3)가 4개의 셀블록을 포함하는 경우(N = 4인 경우)에 대해 설명한다.
도 5를 참조하여 메모리에 대해 설명한다.
커맨드 입력부(520), 어드레스 입력부(530), 커맨드 디코더(540)의 동작은 도 3의 설명에서 상술한 커맨드 입력부(320), 어드레스 입력부(330), 커맨드 디코더(340)의 동작과 동일하다.
도 5의 메모리에서 설정회로(550)에 의해서 설정되는 제1모드는 제1 내지 제4뱅크(BK0 - BK3)를 함께 리프레시 하는 공통 리프레시 동작을 수행하는 모드이다. 제2모드는 공통 리프레시 동작이 하닌 다른 방법으로 리프레시 동작을 수행하는 모드이다. 예를 들어 제2모드는 제1 내지 제4뱅크(BK0 - BK3)를 개별적으로 리프레시하는 동작모드일 수 있다. 신호(COM)는 공통 리프레시 동작임을 나타내는 제어신호(COM)이다. 공통 리프레시 동작시 제어신호(COM)가 활성화되고, 공통 리프레시 동작이 아닌 경우 제어신호(COM)는 비활성화된다.
리프레시 제어부(560)는 설정회로(550)에서 설정된 모드와 내부 리프레시 커맨드(REF)에 응답해 메모리의 리프레시 동작을 제어한다. 리프레시 제어부(560)의 리프레시 동작 제어는 리프레시 신호들(BK0_REF, BK1_REF, BK2_REF, BK3_REF)을 활성화하는 것에 의해서 이루어진다. 리프레시 제어부(560)는 제1모드로 설정된 경우 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF 내지 BK3_REF를 함께 활성화한다. 제2모드로 설정된 경우 BK0_REF 내지 BK3_REF 중 하나를 활성화할 수 있다.
어드레스 카운터(570)는 공통 리프레시 동작시 BK0_REF 내지 BK3_REF 중 하나가 활성화되면 제1 내지 제4뱅크(BK0 - BK3)로 전달되는 로우 어드레스(R_ADD)의 값을 변경시킨다(도 5에서는 BK3_REF에 응답하여 로우 어드레스(R_ADD)를 증가시키는 경우에 대해 도시함). 어드레스 카운터(570)에 관한 설명은 도 3의 설명에서 상술한 바와 동일하다. 로우 어드레스(R_ADD)에는 제1 내지 제4뱅크(BK0 - BK3)에서 셀블록을 선택하기 위한 블록 어드레스(BA<0:1>)가 포함된다.
선택정보 생성부(510)는 제어신호(COM)가 비활성화된 경우 블록 어드레스(BA<0:1>)를 그대로 전달하여 블록 어드레스(BA<0:1>)와 동일한 값을 가지는 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>)를 생성한다.
또한 선택정보 생성부(510)는 제어신호(COM)가 활성화된 경우 블록 어드레스(BA<0:1>)를 그대로 전달하여 제1블록 선택정보(BS0<0:1>)를 생성하고, 블록 어드레스(BA<0:1>)를 변환하여 제2 내지 제4블록 선택정보(BS1<0:1> - BS3<0:1>)를 생성한다. 이때 선택정보 생성부(510)는 제2 내지 제4블록 선택정보(BS1<0:1> - BS3<0:1>)가 서로 다른 값을 가지도록 생성한다. 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>)는 각각 제1 내지 제4뱅크(BK0 - BK3)에서 셀블록을 선택하기 위한 블록 선택정보이다.
제어신호(COM)가 활성화된 경우 제1블록 선택정보(BS0<0:1>)가 블록 어드레스(BA<0:1>)와 같은 값을 가지고, 제2 내지 제4블록 선택정보(BS1<0:1> - BS3<0:1>)는 블록 어드레스(BA<0:1>)와 다른 값을 가지되, 제2 내지 제4블록 선택정보(BS1<0:1> - BS3<0:1>)가 서로 다른 값을 가지므로 제1 내지 제4블록 선택정보(BS1<0:1> - BS3<0:1>)는 서로 다른 값을 가진다.
참고로 리프레시 동작시 선택정보 생성부(510)에 입력되는 블록 어드레스(BA<0:1>)는 어드레스 카운팅부(570)에서 생성된 것이고, 리프레시 동작이 아닌 동작시(예를 들어 데이터의 리드 라이트 동작) 선택정보 생성부(310)에 입력되는 블록 어드레스(BA<0:1>)는 메모리의 외부로부터 입력된 것일 수 있다.
예를 들어 선택정보 생성부(510)는 BA<0> 및 BA<1>을 그대로 전달하여 BS0<0> 및 BS0<1>를 생성하고, BA<0>를 반전하여 전달하고 BA<1>을 그대로 전달하여 BS0<0> 및 BS0<1>를 생성하고, BA<0>를 그대로 전달하고 BA<1>을 반전하여 전달하여 BS0<0> 및 BS0<1>를 생성하고, BA<0> 및 BA<1>을 반전하여 전달하여 BS0<0> 및 BS0<1>를 생성할 수 있다.
제1 내지 제4블록 선택부(BK0_SEL - BK3_SEL)은 각각 제1 내지 제4뱅크(BK0 - BK3)에 대응하고, 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>) 중 자신에게 대응하는 블록 선택정보에 응답하여 자신에게 대응하는 뱅크의 셀블록을 선택한다. 리프레시 동작시 각 뱅크에서 선택된 셀블록이 리프레시된다.
이하에서는 상술한 사항을 바탕으로 메모리의 동작에 대해 설명한다.
메모리의 제1 내지 제4뱅크(BK0 - BK3)의 제1 내지 제4셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3, BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3, BK2_B0A, BK2_B0B, BK2_B1 - BK2_B3, BK3_B0A, BK3_B0B, BK3_B1 - BK3_B3)은 도 1의 설명에서 상술한 오픈 비트라인 구조를 가진다. 따라서 블록 선택정보의 값이 제1셀블록에 대응하는 경우 뱅크에서 가장 먼저 배치된 셀블록(BK0_B0A, BK1_B0A, BK2_B0A, BK3_B0A)과 가장 마지막에 배치된 셀블록(BK0_B0A, BK1_B0A, BK2_B0A, BK3_B0A)이 함께 선택된다. 제1 내지 제4뱅크(BK0 - BK3)에서 제K셀블록(BK0_BK-1 - BK3_BK-1)의 상대적인 위치는 동일하다.
이하에서 (BSX<1>, BSX<0>)의 값이 (0, 0)인 경우 제1셀블록(BKX_B0A, BKX_B0B)이 선택되고, (0, 1)인 경우 제2셀블록(BKX_B1)이 선택되고, (1, 0)인 경우 제3셀블록(BKX_B2)이 선택되고, (1, 1)인 경우 제4셀블록(BKX_B3)이 선택되는 경우에 대해 설명한다(1≤X≤4).
설정 커맨드(MRS) 및 어드레스(ADDs)에 응답하여 제1모드로 설정되면 제어신호(COM)가 활성화되고, 리프레시 제어부(560)는 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF 내지 BK3_REF를 활성화한다. 제1 내지 제4뱅크(BK0 - BK3)는 자신에게 대응하는 리프레시 신호(BK0_REF - BK3_REF)에 응답하여 리프레시 되므로 공통 리프레시 동작시 제1 내지 제4뱅크(BK0 - BK3)가 함께 리프레시 된다.
제1 내지 제4뱅크(BK0 - BK3)에서 리프레시되는 셀블록은 각각 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>)에 의해 선택된다. 공통 리프레시 동작시 상술한 바와 같이 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>)가 모두 서로 다른 값을 가지므로 제1 내지 제4뱅크(BK0 - BK3)에서 서로 다른 셀블록이 리프레시된다. 공통 리프레시 동작시 블록 어드레스(BA<0:1>)의 값에 관계없이 제1 내지 제4뱅크(BK0 - BK3)에서는 항상 서로 다른 셀블록이 리프레시된다.
설정 커맨드(MRS) 및 어드레스(ADDs)에 응답하여 제2모드로 설정되면 제어신호(COM)가 비활성화되고, 리프레시 제어부(560)는 내부 리프레시 커맨드(REF)가 활성화될 때마다 BK0_REF 내지 BK3_REF 하나를 활성화한다(설계에 따라 2개의 리프레시 신호를 활성화할 수도 있음). 따라서 내부 리프레시 커맨드(REF)가 활성화되면 제1 내지 제4뱅크(BK0 - BK3) 중 하나의 뱅크가 리프레시된다. 리프레시되는 뱅크에서 블록 어드레스(BA<0:1>)와 동일한 값을 가지는 블록 선택정보(BS0<0:1> 내지 BS3<0:1> 중 하나)에 의해 선택된 셀블록이 리프레시된다.
종래의 경우 공통 리프레시 동작시 뱅크가 M개라고 가정할 때 모든 뱅크에서 제1셀블럭이 선택되면 최대 2M개의 워드라인을 활성화해야 한다. 본 발명에 따른 메모리는 공통 리프레시 동작시 M개의 뱅크에서 항상 서로 다른 셀블록을 리프레시하므로 오픈 비트라인 구조에서 최외각에 배치된 셀블록이 동시에 리프레시되는 경우가 없다. 따라서 종래에 비해 동시에 최대로 활성화되는 워드라인의 개수를 M+1개로 줄일 수 있어 워드라인을 활성화하기 위하 사용되는 최대 전류를 줄일 수 있다.
도 6는 도 5의 메모리의 공통 리프레시 동작을 설명하기 위한 도면이다.
도 6의 각 직사각형은 셀블럭을 나타내고, 4개의 셀블럭이 모여 뱅크를 구성한다. 각 뱅크 및 셀블럭의 도면부호는 도 5의 도면부호와 동일하다.
이하 도 6을 참조하여 도 5의 메모리의 동작에 대해 설명한다.
선택정보 생성부(510)는 제어신호(COM)가 활성화된 경우 BA<0> 및 BA<1>을 그대로 전달하여 BS0<0> 및 BS0<1>를 생성하고, BA<0>를 반전하여 전달하고 BA<1>을 그대로 전달하여 BS1<0> 및 BS1<1>를 생성하고, BA<0>를 그대로 전달하고 BA<1>을 반전하여 전달하여 BS2<0> 및 BS2<1>를 생성하고, BA<0> 및 BA<1>을 반전하여 전달하여 BS3<0> 및 BS3<1>를 생성하는 경우에 대해 설명한다.
첫번째로 BA<0:1>가 '00'인 경우 BS0<0:1>은 '00', BS1<0:1>은 '10', BS2<0:1>은 '01', BS3<0:1>은 '11'이 된다. 따라서 제1뱅크(BK0)에서는 제1셀블록(BK0_B0A, BK0_B0B), 제2뱅크(BK1)에서는 제2셀블록(BK1_B1), 제3뱅크(BK2)에서는 제3셀블록(BK2_B2), 제4뱅크(BK3)에서는 제4셀블록(BK3_B3)가 리프레시된다(각 뱅크에서 리프레시 되는 셀블럭에 ①표시).
두번째로 BA<0:1>가 '10'인 경우 BS0<0:1>은 '10', BS1<0:1>은 '00', BS2<0:1>은 '11', BS3<0:1>은 '01'이 된다. 따라서 제1뱅크(BK0)에서는 제2셀블록(BK0_B1), 제2뱅크(BK1)에서는 제1셀블록(BK1_B0A, BK1_B0B), 제3뱅크(BK2)에서는 제4셀블록(BK2_B3), 제4뱅크(BK3)에서는 제3셀블록(BK3_B2)가 리프레시된다(각 뱅크에서 리프레시 되는 셀블럭에 ②표시).
세번째로 BA<0:1>가 '01'인 경우 BS0<0:1>은 '01', BS1<0:1>은 '11', BS2<0:1>은 '00', BS3<0:1>은 '10'이 된다. 따라서 제1뱅크(BK0)에서는 제3셀블록(BK0_B2), 제2뱅크(BK1)에서는 제4셀블록(BK1_B3), 제3뱅크(BK2)에서는 제1셀블록(BK2_B0A, BK2_B0B), 제4뱅크(BK3)에서는 제2셀블록(BK3_B1)가 리프레시된다(각 뱅크에서 리프레시 되는 셀블럭에 ③표시).
네번째로 BA<0:1>가 '11'인 경우 BS0<0:1>은 '11', BS1<0:1>은 '01', BS2<0:1>은 '10', BS1<0:1>은 '00'이 된다. 따라서 제1뱅크(BK0)에서는 제4셀블록(BK0_B3), 제2뱅크(BK1)에서는 제3셀블록(BK1_B2), 제3뱅크(BK2)에서는 제2셀블록(BK2_B1), 제4뱅크(BK3)에서는 제1셀블록(BK3_B0A, BK3_B0B)가 리프레시된다(각 뱅크에서 리프레시 되는 셀블럭에 ④표시).
위와 같은 과정을 통해 제1 내지 제4뱅크(BK0 - BK3)가 서로 셀블록이 겹치지 않으면서 모두 리프레시 될 수 있다.
도 7은 도 5의 선택정보 생성부(510)의 구성도이다.
도 5에 도시된 바와 같이, 선택정보 생성부(510)는 제1 내지 제4선택정보 생성부(710 - 740)를 포함한다. 선택정보 생성부(510)는 도 6에서 설명한 바와 동일한 방법으로 제1 내지 제4블록 선택정보(BS0<0:1> - BS3<0:1>)를 생성한다고 가정한다.
제1선택정보 생성부(710)는 제어신호(COM)의 활성화 여부에 관계없이 블록 어드레스(BA<0:1>)를 그대로 전달하여 제1블록 선택정보(BS1<0:1>)를 생성한다. 즉 BA<0> 및 BA<1>을 그대로 전달하여 BS0<0> 및 BS0<1>를 생성한다.
제2선택정보 생성부(720)는 제어신호(COM)가 비활성화된 경우 BA<0> 및 BA<1>을 그대로 전달하여 BS1<0> 및 BS1<1>를 생성하고, 제어신호(COM)가 활성화된 경우 BA<0>를 그대로 전달하고 BA<1>을 반전하여 전달하여 BS1<0> 및 BS1<1>를 생성한다.
제3선택정보 생성부(730)는 제어신호(COM)가 비활성화된 경우 BA<0> 및 BA<1>을 그대로 전달하여 BS2<0> 및 BS2<1>를 생성하고, 제어신호(COM)가 활성화된 경우 BA<0>를 그대로 전달하고 BA<1>을 반전하여 전달하여 BS2<0> 및 BS2<1>를 생성한다.
제4선택정보 생성부(740)는 제어신호(COM)가 비활성화된 경우 BA<0> 및 BA<1>을 그대로 전달하여 BS3<0> 및 BS3<1>를 생성하고, 제어신호(COM)가 활성화된 경우 BA<0> 및 BA<1>을 반전하여 전달하여 BS0<0> 및 BS0<1>를 생성한다.
제어신호(COM)가 활성화된 경우 제2 내지 제4블록 선택정보(BS1<0:1>) - BS3<0:1>)가 가지는 값은 설계에 따라 달라질 수 있으며 선택정보 생성부(510)는 공통 리프레시 동작시 각 뱅크에 대응하는 블록 선택정보의 값을 모두 다르게 생성하면된다.
도 5을 다시 참조하여 본 발명의 다른 실시 예에 따른 메모리에 대해 설명한다.
도 5에 도시된 바와 같이, 메모리는 각각 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3, BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3, BK2_B0A, BK2_B0B, BK2_B1 - BK2_B3, BK3_B0A, BK3_B0B, BK3_B1 - BK3_B3)을 포함하는 제1 내지 제M뱅크(BK0 - BK3)를 포함하고, 제1 내지 제M뱅크(BK0 - BK3)의 공통 리프레시 동작시에 제1 내지 제M뱅크(BK0 - BK3)에서 제1 내지 제N셀블록(BK0_B0A, BK0_B0B, BK0_B1 - BK0_B3, BK1_B0A, BK1_B0B, BK1_B1 - BK1_B3, BK2_B0A, BK2_B0B, BK2_B1 - BK2_B3, BK3_B0A, BK3_B0B, BK3_B1 - BK3_B3) 중 서로 다른 셀블록이 활성화된다.
공통 리프레시 동작시 제1 내지 제M뱅크(BK0 - BK3)에서 각각 서로 다른 셀블록이 활성화되어 리프레시되므로, 최외각에 배치된 셀블록이 동시에 활성화되지 않는다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (21)

  1. 제1 내지 제N셀블록을 포함하는 제1뱅크;
    제1 내지 제N셀블록을 포함하는 제2뱅크;
    제1블록 선택정보에 응답해 상기 제1뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1블록 선택부;
    제2블록 선택정보에 응답해 상기 제2뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제2블록 선택부;
    블록 어드레스를 전달하여 제1블록 선택정보를 생성하고, 상기 블록 어드레스를 전달하거나 변환하여 제2블록 선택정보를 생성하되, 제어신호가 활성화되면 상기 제1블록 선택정보 및 상기 제2블록 선택정보가 서로 다른 값을 가지도록 하는 선택정보 생성부
    를 포함하는 메모리.
  2. 제 1항에 있어서,
    상기 제어신호는 상기 제1뱅크와 상기 제2뱅크의 공통 리프레시 동작시 활성화되는 메모리.
  3. 제 2항에 있어서,
    상기 선택정보 생성부는
    상기 제어신호가 활성화되면 상기 블록 어드레스를 변환하여 상기 제2블록 선택정보를 생성하는 메모리.
  4. 제 3항에 있어서,
    상기 선택정보 생성부는
    상기 제어신호가 비활성화되면 상기 블록 어드레스를 전달하여 상기 제2블록 선택정보를 생성하는 메모리.
  5. 제 4항에 있어서,
    상기 제1셀블록 선택부는 상기 제1블록 선택정보에 응답하여 상기 제1뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하고, 상기 제2셀블록 선택부는 상기 제2블록 선택정보에 응답하여 상기 제2뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 메모리.
  6. 제 1항에 있어서,
    상기 제1뱅크의 상기 제1 내지 제N셀블록 및 상기 제2뱅크의 상기 제1 내지 제N셀블록은 오픈 비트라인 구조를 가지는 메모리.
  7. 제 1항에 있어서,
    상기 선택정보 생성부는
    상기 블록 어드레스를 전달하여 상기 제1블록 선택정보를 생성하는 제1블록 선택정보 생성부; 및
    상기 제어신호가 비활성화된 경우 상기 블록 어드레스를 전달하여 상기 제2블록 선택정보를 생성하고, 상기 제어신호가 활성화된 경우 상기 블록 어드레스에 포함된 다수의 비트 중 일부 또는 전부는 반전하여 상기 제2블록 선택정보를 생성하는 제2블록 선택정보 생성부
    를 포함하는 메모리.
  8. 제1 내지 제N셀블록을 포함하는 제1뱅크; 및
    제1 내지 제N셀블록을 포함하는 제2뱅크를 포함하고,
    상기 제1뱅크 및 상기 제2뱅크의 공통 리프레시 동작시에 상기 제1뱅크의 제1 내지 제N셀블록 중 제K(1≤K≤M)셀블록이 활성화된 경우 상기 제2뱅크의 제1 내지 제N블록 중 제K셀블록이 아닌 셀블록이 활성화되는 메모리.
  9. 제 8항에 있어서,
    상기 제1뱅크의 상기 제1 내지 제N셀블록 중 제K셀블록의 상대적인 위치와 상기 제2뱅크의 상기 제1 내지 제N셀블록 중 제K셀블록의 상대적인 위치는 동일한 메모리.
  10. 제 8항에 있어서,
    상기 제1뱅크의 상기 제1 내지 제N셀블록 및 상기 제2뱅크의 상기 제1 내지 제N셀블록은 오픈 비트라인 구조를 가지는 메모리.
  11. 제1 내지 제N셀블록을 포함하는 제1뱅크; 및
    제1 내지 제N셀블록을 포함하는 제2뱅크를 포함하고,
    상기 제1뱅크 및 상기 제2뱅크의 공통 리프레시 동작시에 상기 제1뱅크의 제1 내지 제N셀블록 중 최외각에 배치된 셀블록이 활성화되는 경우 상기 제2뱅크의 제1 내지 제N블록 중 최외각에 배치된 셀블록이 아닌 셀블록이 활성화되는 메모리.
  12. 제 11항에 있어서,
    상기 제1뱅크에서 상기 제1 내지 제N셀블록은 순서대로 배치되고 상기 제1뱅크에서 상기 제1셀블록 및 상기 제N셀블록이 최외각에 배치되고, 상기 제2뱅크에서 상기 제1 내지 제N셀블록은 순서대로 배치되고 상기 제2뱅크에서 상기 제1셀블록 및 상기 제N셀블록이 최외각에 배치되는 메모리.
  13. 제 11항에 있어서,
    상기 제1뱅크의 상기 제1 내지 제N셀블록 및 상기 제2뱅크의 상기 제1 내지 제N셀블록은 오픈 비트라인 구조를 가지는 메모리.
  14. 각각 제1 내지 제N셀블록을 포함하는 제1 내지 제M뱅크;
    상기 제1 내지 제N뱅크 중 하나의 뱅크에 대응하고, 제1 내지 제M블록 선택정보 중 자신에게 대응하는 블록 선택정보에 응답해 자신에게 대응하는 뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 제1 내지 제M블록 선택부; 및
    블록 어드레스를 전달하여 제1블록 선택정보를 생성하고 블록 어드레스를 전달하거나 변환하여 상기 제2 내지 제N블록 선택정보를 생성하되, 제어신호가 활성화되면 상기 제1 내지 제N블록 선택정보가 서로 다른 값을 가지도록 하는 선택정보 생성부
    를 포함하는 메모리.
  15. 제 14항에 있어서,
    상기 제어신호는 상기 제1 내지 제M뱅크의 공통 리프레시 동작시 활성화되는 메모리.
  16. 제 15항에 있어서,
    상기 선택정보 생성부는
    상기 제어신호가 활성화되면 상기 블록 어드레스를 변환하여 상기 제2 내지 제M블록 선택정보를 생성하는 메모리.
  17. 제 16항에 있어서,
    상기 선택정보 생성부는
    상기 제어신호가 비활성화되면 상기 블록 어드레스를 전달하여 상기 제1 내지 제M블록 선택정보를 생성하는 메모리.
  18. 제 17항에 있어서,
    상기 제1 내지 제M셀블록 선택부는 상기 제1 내지 제M뱅크에 각가 대응하고, 상기 제1 내지 제M블록 선택정보 중 자신에게 대응하는 블록 선택정보에 응답하여 자신에게 대응하는 뱅크의 상기 제1 내지 제N셀블록 중 하나의 셀블록을 선택하는 메모리.
  19. 제 14항에 있어서,
    상기 제1뱅크 내지 제M뱅크의 상기 제1 내지 제N셀블록은 오픈 비트라인 구조를 가지는 메모리.
  20. 제 14항에 있어서,
    상기 선택정보 생성부는
    상기 블록 어드레스를 전달하여 상기 제1블록 선택정보를 생성하는 제1블록 선택정보 생성부; 및
    상기 제어신호가 비활성화된 경우 상기 블록 어드레스를 전달하여 상기 제2 내지 제M블록 선택정보 중 자신에게 대응하는 블록 선택정보를 생성하고, 상기 제어신호가 활성화된 경우 상기 블록 어드레스에 포함된 다수의 비트 중 일부 또는 전부는 반전하여 상기 제2 내지 제M블록 선택정보 중 자신에게 대응하는 블록 선택정보를 생성하는 제2 내지 제M블록 선택정보 생성부
    를 포함하는 메모리.
  21. 각각 제1 내지 제N셀블록을 포함하는 제1 내지 제M뱅크를 포함하고,
    상기 제1 내지 제M뱅크의 공통 리프레시 동작시에 상기 제1 내지 제M뱅크에서 상기 제1 내지 제N셀블록 중 서로 다른 셀블록이 활성화되는 메모리.
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* Cited by examiner, † Cited by third party
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