KR20110088876A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20110088876A
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강용구
임희준
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주식회사 하이닉스반도체
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Abstract

DDR4 SDRAM의 데이터 폭 옵션(X4/X8/X16)에 따른 메모리 셀의 동작 영역을 활용하여 다수개 구비되는 내부전압 발생부의 온/오프를 선택적으로 제어하기 위한 반도체 메모리 장치를 제공한다. 반도체 메모리 장치는 로우 방향으로 배치되어 하나의 페이지를 구성하는 복수의 부분뱅크와, 복수의 부분뱅크에 동일 레벨의 내부전압을 공급하기 위한 복수의 내부전압 발생부와, 데이터 폭 옵션 신호에 응답하여 상기 복수의 내부전압 발생부의 온/오프를 선택적으로 제어하기 위한 전압발생 제어부를 구비한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명의 반도체 설계 기술에 관한 것으로, 반도체 메모리 장치에 관한 것이다.
요즈음 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자의 공정 기술이 급속도로 발전함에 따라 집적도가 증가하여, 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(memory cell)이 구비되고 있다.
이러한 메모리 셀들을 효율적으로 제어하고 동작 성능을 향상시키기 위해 메모리 뱅크 개념이 도입되었다. 그래서 현재 반도체 메모리 장치는 다수개의 메모리 뱅크로 구성되고, 개별 메모리 뱅크는 메모리 셀들의 집합으로 구성되는 것이 일반적이다.
그리고 반도체 메모리 장치 내에서 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크를 위한 입출력 라인으로 구성된 메모리 뱅크들 사이의 영역을 페리영역이라 한다. 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버를 통해 코어영역 내부로 입력되고, 페리영역으로 출력할 데이터는 코어영역 경계에 위치하는 입출력 센스앰프를 통해 출력된다.
한편, 반도체 메모리 장치는 데이터 폭 옵션에 따라 동작하도록 설계된다. 데이터 폭 옵션은, 사용자가 원하는 데이터 폭을 설정할 수 있는 옵션으로, 스펙(SPEC.)으로 정의되어 있다. 예컨대, 16 개의 입출력 패드(pad)를 구비하는 반도체 메모리 장치에 있어서, 데이터 폭 옵션이 X16 모드로 설정되는 경우 16 개의 입출력 패드를 통해 데이터 입/출력 동작이 수행되고, 데이터 폭 옵션이 X8 모드로 설정되는 경우 16 개의 입출력 패드 중 8 개의 데이터 입출력 패드를 통해 데이터 입/출력 동작을 수행하며, 데이터 폭 옵션이 X4 모드로 설정되는 경우 16 개의 입출력 패드 중 4 개의 데이터 입출력 패드를 통해 데이터 입/출력 동작이 수행된다.
여기서 X16 모드는 반도체 메모리 장치에 구비된 모든 메모리 뱅크가 선택되어 동작되고, X4/X8 모드는 각각 그에 해당하는 메모리 뱅크만이 선택되어 동작된다. 예컨대, 반도체 메모리 장치에 두 개의 메모리 뱅크가 구비된다면, X16 모드에서는 선택된 두 개의 메모리 뱅크의 서브 워드라인(SWL)이 활성화되고, X8 모드에서는 선택된 하나의 메모리 뱅크의 서브 워드라인이 활성화되며, X4 모드에서는 선택된 하나의 메모리 뱅크에서 제14 로우 어드레스 신호(RA14)의 레벨 상태에 따라 선택된 하프 메모리 뱅크의 서브 워드라인이 활성화된다.
그리고 반도체 메모리 장치는 각각의 메모리 뱅크에 전원을 공급하기 위한 내부전압 발생부를 다수개 구비하는데, 이는 최악의(worst) 동작 조건, 즉 X16 모드에서도 안정된 전원 공급이 이루어지도록 다수개의 내부전압 발생부가 구비되는 것이다.
그러나, 종래의 반도체 메모리 장치는 다음과 같은 문제점이 있다.
다수개 구비되는 내부전압 발생부는 데이터 폭 옵션(X4/X8/X16)과 상관없이 모두 인에이블되고 있다. 즉, 데이터 폭 옵션이 X16 모드까지 지원하는 반도체 메모리 장치에 있어서, X4/X8 모드에서는 실질적으로 모든 메모리 뱅크가 동작하지 않음에도 불구하고, 다수개의 내부전압 발생부가 인에이블되고 있는 것이다. 이에 따라 불필요한 내부회로들이 동작하게 되며, 그에 따른 전류소모가 발생하는 문제점이 있다.
결론적으로, 다수개의 내부전압 발생부가 구비되는 반도체 메모리 장치에 있어서, 데이터 폭 옵션에 따라 내부전압 발생부의 온/오프를 적절하게 제어할 필요가 있는 것이다.
본 발명은 데이터 폭 옵션에 따라 다수개의 내부전압 발생부의 온/오프를 최적으로 제어하여 불필요한 전류 소모를 최소화하는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 로우 방향으로 배치되어 하나의 페이지를 구성하는 복수의 부분뱅크와, 상기 복수의 부분뱅크에 동일 레벨의 내부전압을 공급하기 위한 복수의 내부전압 발생부와, 데이터 폭 옵션 신호에 응답하여 상기 복수의 내부전압 발생부의 온/오프를 선택적으로 제어하기 위한 전압발생 제어부를 구비한다.
본 발명은 데이터 폭 옵션에 따라 다수개의 내부전압 발생부의 온/오프 동작 제어를 통해 내부회로들의 전원을 제어함으로써, 불필요한 전류 소모를 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 장치의 블록 구성도.
도 2는 도 1의 전압발생 제어부를 설명하기 위한 내부 회로도.
도 3은 도 2의 전압발생 제어부의 동작 제어 테이블.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 DDR4 SDRAM을 예로 들어 설명하고, 데이터 폭 옵션은 X4 내지 X16 모드를 지원하는 것으로 예를 들어 설명한다.
도 1에는 본 발명의 실시예에 의한 반도체 메모리 장치의 일부 구성이 블록도로 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)에는 로우 방향으로 배치되어 하나의 페이지를 구성하는 복수의 부분뱅크(110A 내지 120B)가 구비된다. 복수의 부분뱅크(110A 내지 120B)는 제1 뱅크(110)의 하프 뱅크(110A, 110B)들과 제2 뱅크(120)의 하프 뱅크(120A, 120B)들을 말한다. 이러한 부분뱅크(110A 내지 120B)들을 구비한 반도체 메모리 장치(100), 즉 DDR4 SDRAM은 데이터 폭 옵션이 X4모드에서는 '512Byte'의 페이지 사이즈를 지원하고, X8모드에서는 '1KByte'의 페이지 사이즈를 지원하며, X16모드에서는 '2KByte'의 페이지 사이즈를 지원한다.
복수의 부분뱅크(110A 내지 120B)와 1대1 대응하여 복수의 부분뱅크(110A 내지 120B)에 동일 레벨의 내부전압(Vint)을 공급하기 위한 복수의 내부전압 발생부(130A 내지 130D)가 구비된다. 복수의 내부전압 발생부(130A 내지 130D)는 컬럼 디코더(Column Decoder), 로우 디코더(Row Decoder), 메모리 셀 어레이 영역의 센스 엠프 드라이버(SAD), 서브 워드라인 드라이버(SWD), 비트라인 센스 엠프(BLSA) 등에 공급되는 동일 레벨의 내부전압(Vint)을 생성한다. 물론 다른 레벨의 내부전압(예:VPP 등)을 공급하기 위한 내부전압 발생부도 별도로 구비되어야 하지만, 설명의 편의를 위해 생략하도록 한다.
복수의 내부 전압 발생부(130A 내지 130D)에서 생성된 내부전압(Vint)을 복수의 부분뱅크(110A 내지 120B)로 공급하기 위한 공통전원라인(L)이 구비된다.
데이터 폭 옵션 신호(X4 신호, X8 신호)에 응답하여 복수의 내부전압 발생부(130A 내지 130D)의 온/오프를 선택적으로 제어하기 위한 전압발생 제어부(140)가 구비된다. 더 자세하게는, 내부전압 발생부(130A 내지 130D)는 데이터 폭 옵션 신호(X4 신호, X8 신호), 리프레쉬 신호(REF), 번인 테스트(burn-in test)신호(TBI) 및 오프 신호(OFF)의 조합에 의해 복수의 내부전압 발생부(130A 내지 130D) 중 제1 및 제3 내부전압 발생부(130A 및 130C)의 온/오프를 제어한다. 그러므로, 제2 및 제4 내부전압 발생부(130B 및 130D)는 항상 온 동작되도록 설계된다.
도 2에는 도 1의 전압발생 제어부(140)를 설명하기 위한 내부 회로도가 도시되어 있고, 도 3에는 도 2의 전압발생 제어부(140)의 동작 제어 테이블이 도시되어 있다.
이들 도면을 참조하면, X4 모드에 따라 활성되는 X4 신호 및 X8 모드에 따라 활성화되는 X8 신호 중 어느 하나의 신호만이 하이 레벨로 활성화되는 경우, 전압발생 제어부(140)는 제1 및 제3 내부전압 발생부(130A 및 130C)를 오프되도록 제어한다.
이와는 달리, X16 모드에 따라 X4 신호 및 X8 신호가 모두 로우 레벨로 비활성화되는 경우, 전압발생 제어부(140)는 제1 및 제3 내부전압 발생부(130A 및 130C)를 온되도록 제어한다.
한편, 반도체 메모리 장치(100)가 데이터 폭 옵션(X4/X8/X16 모드)에 상관없이 리프레쉬 동작을 수행하는 경우, 전압발생 제어부(140)는 하이 레벨로 활성화된 리프레쉬 신호(REF)에 응답하여 제1 및 제3 내부전압 발생부(130A 및 130C)를 온시키도록 제어한다.
또한, 반도체 메모리 장치(100)가 데이터 폭 옵션(X4/X8/X16 모드)에 상관없이 번인 테스트 동작을 수행하는 경우, 상기 전압발생 제어부(140)는 하이 레벨로 활성화된 번인 테스트 신호(TBI)에 응답하여 제1 및 제3 내부전압 발생부(130A 및 130C)를 온시키도록 제어한다.
한편, 전압발생 제어부(140)에는 오프 신호(OFF)가 입력되고 있다. 오프 신호(OFF)는 테스트나 기타 다른 용도로 사용되는 신호로, X16 모드에서 제2 및 제4 내부전압 발생부(130B 및 130D)의 오프 동작을 제어하는 신호이다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 메모리 장치의 동작을 설명한다.
먼저, X4/X8 모드인 경우이다.
X4 모드 또는 X8 모드가 수행되면, X4 신호 또는 X8 신호가 하이 레벨로 활성화된다. 물론, 리프레쉬 신호(REF), 번인 테스트신호(TBI) 및 오프 신호(OFF)는 모두 로우 레벨 상태를 유지한다.
이에 따라 전압발생 제어부(140)는 X4 신호, X8 신호, 리프레쉬 신호(REF), 번인 테스트신호(TBI) 및 오프 신호(OFF)의 신호 조합에 따라 로우 레벨의 인에이블 신호(EN)를 출력한다.
그러면, 제1 및 제3 내부전압 발생부(130A 및 130C)는 오프되어, 제2 및 제4 내부전압 발생부(130B 및 130D)만이 공통전원라인(L)을 통해 복수의 부분뱅크(110A 내지 120B)로 내부전압(Vint)을 공급한다. 비록, 제2 및 제4 내부전압 발생부(130B 및 130D)만이 내부전압(Vint)을 공급하지만, X4 모드 또는 X8 모드에 따라 선택된 부분뱅크에는 안정된 전원이 공급될 수 있다.
다음, X16 모드인 경우이다.
X16 모드가 수행되면, X4 신호 및 X8 신호가 로우 레벨로 비활성화된다. 물론, 리프레쉬 신호(REF), 번인 테스트신호(TBI) 및 오프 신호(OFF)는 모두 로우 레벨 상태를 유지한다.
이에 따라 전압발생 제어부(140)는 X4 신호, X8 신호, 리프레쉬 신호(REF), 번인 테스트신호(TBI) 및 오프 신호(OFF)의 신호 조합에 따라 하이 레벨의 인에이블 신호(EN)를 출력한다.
그러면, 제1 및 제3 내부전압 발생부(130A 및 130C)는 온되어 제2 및 제4 내부전압 발생부(130B 및 130D)와 함께 공통전원라인(L)을 통해 복수의 부분뱅크(110A 내지 120B)로 내부전압(Vint)을 공급한다. 따라서, 제1 내지 제4 내부전압 발생부(130A 및 130D)에 의해 내부전압(Vint)이 공급됨으로써, X16 모드에서 선택된 모든 부분뱅크(110A 내지 120B)에는 안정적으로 전원이 공급될 수 있다.
한편, 반도체 메모리 장치(100)가 리프레쉬 동작을 수행하는 경우, 리프레쉬 신호(REF)가 하이 레벨로 천이(transition)된다. 이러한 경우, 내부전압 발생부(140)는 X4 신호, X8 신호 및 번인 테스트신호(TBI)에 상관없이 무조건 제1 및 제3 내부전압 발생부(130A 내지 130B)를 온되게 제어한다.
또한, 반도체 메모리 장치(100)가 번인 테스트 동작을 수행하는 경우, 번인 테스트신호(TBI)가 하이 레벨로 천이(transition)된다. 이러한 경우, 내부전압 발생부(140)는 X4 신호, X8 신호 및 리프레쉬 신호(REF)에 상관없이 무조건 제1 및 제3 내부전압 발생부(130A 내지 130B)를 온되게 제어한다.
이와 같은 본 발명의 실시예에 따르면, 데이터 폭 옵션(X4/X8/X16)에 따라 다수개의 내부전압 발생부의 온/오프를 최적으로 제어하여 불필요한 전류 소모를 최소화하는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에 도시된 부분뱅크는 하프 뱅크로 예를 들어 설명하였지만, 반드시 그러한 것은 아니고 쿼터 뱅크 등 다양한 구성에 적용될 수 있다.
100 : 반도체 메모리 장치 110 : 제1 뱅크
110A : 제1 하프 뱅크 110B : 제2 하프 뱅크
120 : 제2 뱅크 120A : 제3 하프 뱅크
120B : 제4 하프 뱅크 130A : 제1 내부전압 발생부
130B : 제2 내부전압 발생부 130C : 제3 내부전압 발생부
130D : 제4 내부전압 발생부 140 : 전압발생 제어부

Claims (6)

  1. 로우 방향으로 배치되어 하나의 페이지를 구성하는 복수의 부분뱅크;
    상기 복수의 부분뱅크에 동일 레벨의 내부전압을 공급하기 위한 복수의 내부전압 발생부; 및
    데이터 폭 옵션 신호에 응답하여 상기 복수의 내부전압 발생부의 온/오프를 선택적으로 제어하기 위한 전압발생 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 내부 전압 발생부에서 생성된 내부전압을 상기 복수의 부분뱅크로 공급하기 위한 공통전원라인을 더 구비하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 전압발생 제어부는 리프레쉬 신호에 응답하여 모든 내부전압 발생부를 온시키는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 전압발생 제어부는 번인 테스트 신호에 응답하여 모든 내부전압 발생부를 온시키는 반도체 메모리 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 전압발생 제어부는,
    X4 모드에 대응하는 제1 데이터 폭 옵션 신호와, X8 모드에 대응하는 제2 데이터 폭 옵션 신호에 따라 선택되는 내부전압 발생부의 개수를 변경하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 복수의 내부전압 발생부는 각 부분뱅크에 할당되는 반도체 메모리 장치.
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