KR20130072057A - 데이터 전달회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 데이터 전달회로는 제1 내지 제4로컬라인; 상기 제1로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제1비트라인 감지 증폭기; 상기 제2로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제2비트라인 감지 증폭기; 상기 제3로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제3비트라인 감지 증폭기; 상기 제4로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제4비트라인 감지 증폭기; 및 제1모드에서 제1어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 상기 제1어드레스 및 제2어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부를 포함한다.

Description

데이터 전달회로 및 이를 포함하는 반도체 메모리 장치{DATA DELIVERY CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 데이터 전달회로 및 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDARM(Double Date Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치의 공정 기술이 점점 고도화됨에 따라 반도체 메모리 장치에 구비되는 메모리 뱅크(bank)의 개수는 점점 늘어나고 있고, 이렇게 늘어나는 메모리 뱅크에 저장되는 데이터를 효율적으로 입출력하기 위하여 반도체 메모리 장치의 설계 기술은 다 각도로 변화하고 있다. 이러한 변화 가운데에는 다수의 메모리 뱅크를 스택 구조로 배치하는 방식이나 컨트롤러와 반도체 메모리 장치 사이의 인터페이스(interface)를 X4, X8 등의 다양한 동작모드로 변경하는 방식이 있다.
상술한 X4, X8 등의 동작모드는 반도체 메모리 장치의 인터페이스의 다양성을 높여주기 위한 것으로, 컨트롤러와 반도체 메모리 장치 사이에 데이터를 인터페이스 할 때 사용하는 데이터 입출력 패드(보통 DQ패드라고 함)의 개수를 조절하는 것을 말한다. 예컨대, 8개의 데이터 입출력 패드를 구비하는 반도체 메모리 장치의 경우 동작모드를 X8이나 X4등으로 설정하는 것이 가능하다. 만약 반도체 메모리 장치의 동작모드를 X8로 설정하는 경우 반도체 메모리 장치는 8개의 입출력 패드를 통해 데이터 입출력 동작을 수행하고, 반도체 메모리 장치의 동작모드를 X4로 설정하는 경우 반도체 메모리 장치는 4개의 입출력 패드를 통해 데이터 입출력 동작을 수행한다.
한편 반도체 메모리 장치에 데이터를 입력하는 동작(라이트(write) 동작)을 수행하는 경우 데이터는 반도체 메모리 장치의 외부로부터 데이터 입출력 패드로 입력되어 글로벌라인(grobal line)을 통해 라이트 드라이버(write driver)로 전달된다. 라이트 드라이버는 데이터를 로컬라인(local line)으로 구동하고, 로컬라인의 데이터는 어드레스에 의해 선택된 비트라인 감지 증폭기(bit line sense amplifier)를 통해 비트라인으로 전달되어 메모리 셀(memory cell)에 저장된다.
반도체 메모리 장치에서 데이터를 출력하는 동작(리드(read) 동작)을 수행하는 경우 메모리 셀의 데이터는 비트라인으로 전달된다. 비트라인의 데이터는 비트라인 감지 증폭기에 의해 증폭되어 로컬라인으로 전달되고, 로컬라인의 데이터는 메인 증폭기에 의해 증폭되어 글로벌라인으로 전달된다. 글로벌라인의 데이터는 데이터 입출력 패드를 통해 메모리장치의 외부로 전달된다.
여기서 반도체 메모리 장치가 X4 또는 X8 등의 동작모드 중 어떤 동작모드에서 동작하는지 여부에 따라서 실제로 데이터의 입출력 동작에 사용되는 로컬라인 및 글로벌라인의 개수가 달라진다. 예를 들어 X8 동작모드에서 하나의 입출력 패드당 8개의 데이터를 입력(또는 출력)하는 경우(총 64개의 데이터가 입출력됨) 128개의 로컬라인 및 64개의 글로벌라인이 사용되고, X4 동작모드에서 하나의 입출력 패드당 8개의 데이터를 입력(또는 출력)하는 경우(총 32개의 데이터가 입출력됨) 64개의 로컬라인 및 32개의 글로벌라인이 사용된다(로컬라인까지는 차동 데이터를 전달하므로 1개의 데이터를 전달하기 위해 2개의 로컬라인이 사용됨).
종래의 반도체 메모리 장치의 경우 데이터의 출력 동작시 X8 또는 X4 동작모드인지에 관계없이 64개의 데이터를 X128개의 로컬라인까지 전달한다. 그 이후에 동작모드에 따라 로컬라인과 글로벌라인 사이에 연결된 메인 증폭기의 제어를 통해 X8 동작모드인 경우 128개의 로컬라인에 실린 64개의 데이터를 모두 64개의 글로벌라인으로 전달하고, X4 동작모드인 경우 64개의 로컬라인에 실린 32개의 데이터는 각각 32개의 글로벌라인으로 전달하되, 나머지 64개의 로컬라인에 실린 32개의 데이터는 글로벌라인으로 전달하지 않는 방식으로 동작한다.
그런데 데이터의 전달은 결국 전류를 통해 이루어지므로 데이터 전달시 비트라인, 로컬라인 및 글로벌라인에는 전류가 흐르게 된다. 종래의 반도체 메모리 장치는 출력되지 않을 32개의 데이터를 뱅크로부터 로컬라인까지 전달함으로써 반도체 메모리 장치에 불필요한 전류(특히 X4 동작모드에서 동작하는 경우)가 흐르게 되고, 결과적으로 소모전력이 증가한다는 문제점이 있다(데이터의 출력 동작을 수행하는 경우에도 위와 비슷한 문제가 발생함).
본 발명은 동작모드에 따라 사용하는 데이터 입출력 패드의 개수가 줄어드는 경우 연결할 필요가 없는 비트라인과 로컬라인을 연결하지 않음으로써 로컬라인에 불필요한 전류가 흐르는 것을 방지하여 전력소모를 줄인 데이터 전달회로 및 반도체 메모리 장치를 제공한다.
본 발명에 따른 데이터 전달회로는 제1 내지 제4로컬라인; 상기 제1로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제1비트라인 감지 증폭기; 상기 제2로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제2비트라인 감지 증폭기; 상기 제3로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제3비트라인 감지 증폭기; 상기 제4로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제4비트라인 감지 증폭기; 및 제1모드에서 제1어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 상기 제1어드레스 및 제2어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부를 포함할 수 있다.
또한 본 발명에 따른 반도체 메모리 장치는 제1 내지 제4로컬라인; 상기 제1로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제1비트라인 감지 증폭기; 상기 제2로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제2비트라인 감지 증폭기; 상기 제3로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제3비트라인 감지 증폭기; 상기 제4로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제4비트라인 감지 증폭기; 상기 제1 내지 제4로컬라인에 각각 대응하는 제1 내지 제4글로벌라인; 라이트 동작시 상기 제1 내지 제4글로벌라인의 데이터를 각각 상기 제1 내지 제4로컬라인으로 구동하는 제1 내지 제4라이트 드라이버; 리드 동작시 상기 제1 내지 제4로컬라인의 데이터를 증폭하여 각각 상기 제1 내지 제4글로벌라인으로 전달하는 제1 내지 제4메인 증폭기; 및 제1모드에서 제1어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 상기 제1어드레스 및 제2어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부를 포함하는 반도체 메모리 장치.할 수 있다.
본 발명은 동작모드에 따라 사용하는 데이터 입출력 패드의 개수가 줄어드는 경우 연결할 필요가 없는 비트라인과 로컬라인을 연결하지 않으므로 데이터 입출력에 관여하지 않는 비트라인과 로컬라인 사이에 데이터를 전달되지 않아 로컬라인에 불필요한 전류가 흐르지 않고, 나아가서는 전력소모를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 다른 데이터 전달 회로를 포함하는 반도체 메모리 장치의 구성도,
도 2는 도 1의 반도체 메모리 장치의 동작에 대해 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 비트라인은 차동 데이터(정데이터 및 부데이터, 부데이터는 정데이터를 반전한 데이터임)를 전달하는 정비트라인(BL) 및 부비트라인(BLB)을 포함하고, 로컬라인은 차동 데이터를 전달하는 정로컬라인(LIO) 및 부로컬라인(LIOB)을 포함한다.
도 1은 본 발명의 일 실시예에 다른 데이터 전달 회로를 포함하는 반도체 메모리 장치의 구성도이다. 설명의 편의를 위해 도 1은 2개의 데이터 입출력 패드를 사용하여 데이터를 입출력하는 동작모드(이하 제1모드라 함, 상술한 X8 동작모드에 대응함) 또는 1개의 데이터 입출력 패드를 사용하여 데이터를 입출력하는 동작모드(이하 제2모드라 함, 상술한 X4 동작모드에 대응함)에서 동작하는 반도체 메모리 장치를 도시한다.
도 1에 도시된 바와 같이 반도체 메모리 장치는 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B), 제1로컬라인(LIO1/LIO1B)에 대응하되 각각이 하나 이상의 비트라인(BL/BLB)에 대응하는 하나 이상의 제1비트라인 감지 증폭기(BLSA1), 제2로컬라인(LIO2/LIO2B)에 대응하되 각각이 하나 이상의 비트라인(BL/BLB)에 대응하는 하나 이상의 제2비트라인 감지 증폭기(BLSA2), 제3로컬라인(LIO3/LIO3B)에 대응하되 각각이 하나 이상의 비트라인(BL/BLB)에 대응하는 하나 이상의 제3비트라인 감지 증폭기(BLSA3), 제4로컬라인(LIO4/LIO4B)에 대응하되 각각이 하나 이상의 비트라인(BL/BLB)에 대응하는 하나 이상의 제4비트라인 감지 증폭기(BLSA4), 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)에 각각 대응하는 제1 내지 제4글로벌라인(GIO1 ~ GIO4), 라이트 동작시(반도체 메모리 장치에 데이터를 입력하는 동작을 수행하는 경우) 제1 내지 제4글로벌라인(GIO1 ~ GIO4)의 데이터를 각각 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)으로 구동하는 제1 내지 제4라이트 드라이버(WD1 ~ WD4), 리드 동작시(반도체 메모리 장치의 데이터를 출력하는 동작을 수행하는 경우) 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)의 데이터를 증폭하여 각각 제1 내지 제4글로벌라인(GIO1 ~ GIO4)으로 전달하는 제1 내지 제4메인 증폭기(MA1 ~ MA4) 및 제1모드에서 제1어드레스(ADD1<0:A>)에 응답하여 하나 이상의 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4) 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 하나 이상의 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4) 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부(111)를 포함한다.
또한 반도체 메모리 장치는 각각 다수의 메모리 셀을 포함하는 다수의 셀 어레이(S1~S4)를 포함한다. 여기서 셀 어레이(S1 ~ S4)는 뱅크일 수 있다. 반도체 메모리 장치의 코어(core) 영역은 도 1에 도시된 바와 같이 셀 어레이(S1 ~ S4)와 비트라인 감지 증폭기(BLSA1 ~ BLSA4)가 번갈아가면서 반복적으로 배치된 구조일 수 있다. 비트라인 감지 증폭기(BLSA1 ~ BLSA4)는 자신의 위, 아래로 연결된 비트라인(BL/BLB)을 통해 자신의 위, 아래에 배치된 셀 어레이(S1 ~ S4)에 포함된 메모리 셀들(도 1에 미도시 됨)로 데이터를 전달하거나 메모리 셀들로부터 데이터를 전달 받는다.
이하에서 도 1을 참조하여 데이터 전달회로 및 반도체 장치에 대해 설명한다. 도 1의 반도체 메모리 장치의 동작을 제1모드(2개의 데이터 입출력 패드를 이용하여 데이터를 입출력하는 동작모드)에서 동작하는 경우와 제2모드(1개의 데이터 입출력 패드를 이용하여 데이터를 입출력하는 동작모드)에서 동작하는 경우로 나누어 설명한다. 설명의 편의를 위해 이하에서 셀 어레이(S1, S2) 및 하나 이상의 제1, 2비트라인 감지 증폭기(BLAS1, BLAS2)를 포함하는 영역을 '제1영역'이라 하고, 셀 어레이(S3, S4) 및 하나 이상의 제3, 4비트라인 감지 증폭(BLAS3, BLAS4)를 포함하는 영역을 '제2영역'이라 한다. 제1 및 제2라이트 드라이버(WD1, WD2)와 제1 및 제2메인 증폭기(MA1, MA2)는 '제1영역'에 대응하고, 제3 및 제4라이트 드라이버(WD3, WD4)와 제3 및 제4메인 증폭기(MA3, MA4)는 '제2영역'에 대응한다.
(1) 반도체 메모리 장치가 제1모드에서 동작하는 경우
도 1의 반도체 메모리 장치는 제1모드에서 제1패드와 제2패드로 각각 2개의 데이터를 입출력한다고 가정한다.
반도체 메모리 장치가 제1모드에서 동작하는 경우 제2어드레스(ADD2)에 관계없이 '제1영역' 및 '제2영역' 모두에서 데이터가 액세스된다. 반도체 메모리 장치가 제1모드에서 동작하는 경우 제1로컬라인(LIO1/LIO1B)의 데이터는 제1패드(도 1에 미도시 됨)를 통해 첫번째로 입력되거나 출력되는 데이터이고, 제2로컬라인(LIO2/LIO2B)의 데이터는 제1패드를 통해 두번째로 입력되거나 출력되는 데이터이다. 또한 제3로컬라인(LIO3/LIO3B)의 데이터는 제2패드(도 1에 미도시 됨)를 통해 첫번째로 입력되거나 출력되는 데이터이고, 제4로컬라인(LIO4/LIO4B)의 데이터는 제2패드를 통해 두번째로 입력되거나 출력되는 데이터이다.
제1모드에서 선택부(110)는 제2어드레스(ADD2)에 관계없이 제1어드레스(ADD1<0:A>)에 응답하여 '제1영역'으로 인가되는 컬럼 선택신호(YS0_1 ~ YSM_1, 이하 제1영역 컬럼 선택신호라 함) 중 하나의 컬럼 선택신호 및 '제2영역'으로 인가되는 컬럼 선택신호(YS0_2 ~ YSM_2, 이하 제2영역 컬럼 선택신호라 함) 중 하나의 컬럼 선택신호를 활성화한다. 도 1의 반도체 메모리 장치에서 각각의 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1)는 하나의 제1, 2비트라인 감지 증폭기(BLSA1, BLSA2)에 대응하고, 각각의 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2)는 하나의 제3, 4비트라인 감지 증폭기(BLSA3, BLSA4)에 대응한다. 예를 들어 'YS0_1'은 비트라인 센스앰프 열에서 첫번째로 배치된 'BLSA1', 'BLSA2'에 대응한다. 'YS1_1'은 두번째로 배치된 'BLSA1', 'BLSA2'에 대응한다.
하나 이상의 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4)는 자신에게 대응하는 컬럼 선택신호가 활성화되면 자신에게 대응하는 비트라인과 로컬라인을 전기적으로 연결한다. 예를 들어 'YS0_1'가 활성화되면 비트라인 센스앰프 열에서 첫번째로 배치된 'BLSA1' 및 'BLSA2'에 대응하는 비트라인(BL/BLB)가 로컬라인(LIO/LIOB)과 연결된다. 도 1의 비트라인 감지 증폭기(BLSA1 ~ BLSA4)는 위, 아래로 비트라인(BL/BLB)과 연결되어 있는데 메모리 셀에 데이터를 액세스하는 구간에서는 비트라인 선택신호(도 1에 미도시 됨)에 의해서 각 비트라인 센스앰프에 위/아래로 연결된 두쌍의 비트라인(BL/BLB) 중 한쌍의 비트라인(BL/BLB)만 선택되고, 선택된 비트라인(BL/BLB)이 로컬라인과 전기적으로 연결된다.
또한 선택부(110)는 제2어드레스(ADD2)에 관계없이 '제1영역' 및 '제2영역'에 대응하는 제1 내지 제4라이트 드라이버(WD1 ~ WD4) 또는 '제1영역' 및 '제2영역'에 대응하는 제1 내지 제4메인 증폭기(MA1 ~ MA4)를 선택한다. 선택된 제1 내지 제4라이트 드라이버(WD1 ~ WD4)는 반도체 메모리 장치의 라이트 동작시 활성화되어 제1패드 및 제2패드로 입력되어 제1 내지 제4글로벌라인(GIO1 ~ GIO4)로 전달된 데이터를 각각 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)으로 구동한다. 선택된 제1 내지 제4메인 증폭기(MA1 ~ MA4)는 반도체 메모리 장치의 라이트 동작시 활성화되어 셀 어레이에서 출력되어 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)으로 전달된 데이터를 증폭하여 각각 제1 내지 제4글로벌라인(GIO1 ~ GIO4)로 전달한다. 선택부(110)의 세부 구성 및 상세한 동작은 도 2의 설명에서 후술한다.
반도체 메모리 장치의 라이트 동작시 제1패드를 통해 첫번째로 입력된 데이터는 제1글로벌라인(GIO1), 제1라이트 드라이버(WD1) 및 제1로컬라인(LIO1/LIO1B)을 거쳐 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제1비트라인 감지 증폭기(BLSA1)로 전달되어 메모리 셀에 저장된다. 제1패드를 통해 두번째로 입력된 데이터는 제2글로벌라인(GIO2), 제2라이트 드라이버(WD2) 및 제2로컬라인(LIO2/LIO2B)을 거쳐 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제2비트라인 감지 증폭기(BLSA2)로 전달되어 저장된다. 제2패드를 통해 첫번째로 입력된 데이터는 제3글로벌라인(GIO3), 제3라이트 드라이버(WD3) 및 제3로컬라인(LIO3/LIO3B)을 거쳐 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제3비트라인 감지 증폭기(BLSA3)로 전달되어 메모리 셀에 저장된다. 제2패드를 통해 두번째로 입력된 데이터는 제4글로벌라인(GIO4), 제4라이트 드라이버(WD4) 및 제4로컬라인(LIO4/LIO4B)을 거쳐 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제4비트라인 감지 증폭기(BLSA4)로 전달되어 메모리 셀에 저장된다.
반도체 메모리 장치의 리드 동작시 메모리 셀로부터 비트라인(BL/BLB)으로 전달되어 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제1비트라인 감지 증폭기(BLSA1)에 의해 증폭된 데이터는 제1로컬라인(LIO1/LIO1B), 제1메인 증폭기(MA1)를 거쳐 제1글로벌라인(GIO1)으로 전달되어 제1패드를 통해 첫번째로 출력된다. 메모리 셀로부터 비트라인(BL/BLB)로 전달되어 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제2비트라인 감지 증폭기(BLSA2)에 의해 증폭된 데이터는 제2로컬라인(LIO2/LIO2B), 제2메인 증폭기(MA2)를 거쳐 제2글로벌라인(GIO2)으로 전달되어 제1패드를 통해 두번째로 출력된다. 메모리 셀로부터 비트라인(BL/BLB)로 전달되어 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제3비트라인 감지 증폭기(BLSA3)에 의해 증폭된 데이터는 제3로컬라인(LIO3/LIO3B), 제3메인 증폭기(MA3)를 거쳐 제3글로벌라인(GIO3)으로 전달되어 제2패드를 통해 첫번째로 출력된다. 메모리 셀로부터 비트라인(BL/BLB)로 전달되어 제1어드레스(ADD1<0:A>)에 응답하여 선택된 제4비트라인 감지 증폭기(BLSA4)에 의해 증폭된 데이터는 제4로컬라인(LIO4/LIO4B), 제4메인 증폭기(MA4)를 거쳐 제2글로벌라인(GIO2)으로 전달되어 제2패드를 통해 두번째로 출력된다.
(2) 반도체 메모리 장치가 제2모드에서 동작하는 경우
도 1의 반도체 메모리 장치는 제2모드에서 제1패드로 2개의 데이터를 입출력한다고 가정한다(즉 제2패드는 데이터 입출력을 위해 사용되지 않음).
반도체 메모리 장치가 제1모드에서 동작하는 경우 제2어드레스(ADD2)에 응답하여 '제1영역' 또는 '제2영역'이 선택된다. '제1영역'이 선택된 경우 제1로컬라인(LIO1/LIO1B)의 데이터는 제1패드를 통해 첫번째로 입력되거나 출력되는 데이터이고, 제2로컬라인(LIO2/LIO2B)의 데이터는 제1패드를 통해 두번째로 입력되거나 출력되는 데이터이다. '제2영역'이 선택된 경우 제3로컬라인(LIO3/LIO3B)의 데이터는 제1패드를 통해 첫번째로 입력되거나 출력되는 데이터이고, 제4로컬라인(LIO4/LIO4B)의 데이터는 제1패드를 통해 두번째로 입력되거나 출력되는 데이터이다.
제2모드에서 선택부(110)는 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1) 중 하나의 컬럼 선택신호를 활성화하거나 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2) 중 하나의 컬럼 선택신호를 활성화한다. 컬럼 선택신호, 비트라인 감지 증폭기 및 비트라인(BL/BLB)의 관계는 상술한 바와 동일하다.
또한 선택부(110)는 제2어드레스(ADD2)의 값에 따라 '제1영역'에 대응하는 제1 및 제2라이트 드라이버(WD1, WD2) 및 제1 및 제2메인 증폭기(MA1, MA2)를 선택하거나 '제2영역'에 대응하는 제3 및 제4라이트 드라이버(WD3, WD4) 및 제3 및 제4메인 증폭기(MA3, MA4)를 선택한다. '제1영역'에 대응하는 제1 및 제2라이트 드라이버(WD1, WD2) 및 제1 및 제2메인 증폭기(MA1, MA2)가 선택된 경우 라이트 동작시 제1 및 제2라이트 드라이버(WD1, WD2)가 활성화되고, 리드 동작시 제1 및 제2메인 증폭기(MA1, MA2)가 활성화된다. '제2영역'에 대응하는 제3 및 제4라이트 드라이버(WD3, WD4) 및 제3 및 제4메인 증폭기(MA3, MA4)가 선택된 경우 라이트 동작시 제3 및 제4라이트 드라이버(WD3, WD4)가 활성화되고, 리드 동작시 제3 및 제4메인 증폭기(MA3, MA4)가 활성화된다. 활성화된 제1 내지 제4라이트 드라이버(WD1 ~ WD4) 및 제1 내지 제4메인 증폭기(MA1 ~ MA4)에 관한 설명은 상술한 바와 동일하다.
도 1에서는 선택부(110)가 비트라인 감지 증폭부, 라이트 드라이버 및 메인 증폭기를 모두 선택하는 경우를 도시했지만 반도체 메모리 장치는 라이트 드라이버 및 메인 증폭기를 선택하는 선택회로를 따로 구비할 수도 있다. 이러한 경우 라이트 드라이버 및 메인 증폭기를 선택하는 선택회로는 '111'과 동일한 회로를 포함할 수 있다.
반도체 메모리 장치의 라이트 동작시 제1패드를 통해 첫번째로 입력된 데이터는 제1글로벌라인(GIO1) 또는 제3글로벌라인(GIO3) 중 제2어드레스(ADD2)에 응답하여 선택되는 글로벌라인으로 전달된다. 그리고 제1패드를 통해 두번째로 입력된 데이터는 제2글로벌라인(GIO2) 또는 제4글로벌라인(GIO4) 중 제2어드레스(ADD2)에 응답하여 선택되는 글로벌라인으로 전달된다. 제1글로벌라인(GIO1)으로 전달된 데이터는 제1라이트 드라이버(WD1) 및 제1로컬라인(LIO1/LIO1B)을 거쳐 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 선택된 제1비트라인 감지 증폭기(BLSA1)로 전달되어 메모리 셀에 저장된다. 제2글로벌라인(GIO2)으로 전달된 데이터는 제2라이트 드라이버(WD2) 및 제2로컬라인(LIO2/LIO2B)을 거쳐 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 선택된 제2비트라인 감지 증폭기(BLSA2)로 전달되어 메모리 셀에 저장된다. 제3글로벌라인(GIO3)으로 전달된 데이터는 제3라이트 드라이버(WD3) 및 제3로컬라인(LIO3/LIO3B)을 거쳐 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 선택된 제3비트라인 감지 증폭기(BLSA3)로 전달되어 메모리 셀에 저장된다. 제4글로벌라인(GIO4)으로 전달된 데이터는 제4라이트 드라이버(WD4) 및 제4로컬라인(LIO4/LIO4B)을 거쳐 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 선택된 제1비트라인 감지 증폭기(BLSA4)로 전달되어 메모리 셀에 저장된다.
반도체 메모리 장치의 리드 동작시 메모리 셀로부터 비트라인(BL/BLB)으로 데이터가 전달된다. 비트라인의 데이터 중 선택된 비트라인 감지 증폭기에 대응하는 비트라인의 데이터만 로컬라인으로 전달된다. 상술한 바와 같이 제1모드에서 동작하는 경우 선택부(110)는 제1어드레스(ADD1<0:A>)에 응답하여 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4)을 각각 하나씩 선택하였다. 반면에 제2모드에서 동작하는 경우 선택부(110)는 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2>)에 응답하여 제1 및 제2비트라인 감지 증폭기(BLSA1, BLSA2)를 각각 하나씩 선택하거나('제1영역'의 비트라인 감지 증폭기를 선택함) 제3 및 제4비트라인 감지 증폭기(BLSA3, BLSA4)를 각각 하나씩 선택한다. 여기서 선택되지 않는 비트라인 감지 증폭기에 대응하는 비트라인(BL/BLB)의 데이터는 로컬라인으로 전달되지 않는다.
선택부(110)에 의해 제1 및 제2비트라인 감지 증폭기(BLSA1, BLSA2)가 선택된 경우 선택된 제1비트라인 감지 증폭기(BLSA1)에 의해 증폭된 데이터는 제1로컬라인(LIO1/LIO1B), 제1메인 증폭기(MA1)를 거쳐 제1글로벌라인(GIO1)으로 전달되어 제1패드를 통해 첫번째로 출력되고, 선택된 제2비트라인 감지 증폭기(BLSA2)에 의해 증폭된 데이터는 제2로컬라인(LIO2/LIO2B), 제2메인 증폭기(MA2)를 거쳐 제2글로벌라인(GIO2)으로 전달되어 제1패드를 통해 두번째로 출력된다.
선택부(110)에 의해 제3 및 제4비트라인 감지 증폭기(BLSA3, BLSA4)가 선택된 경우 선택된 제3비트라인 감지 증폭기(BLSA3)에 의해 증폭된 데이터는 제3로컬라인(LIO3/LIO3B), 제3메인 증폭기(MA3)를 거쳐 제3글로벌라인(GIO3)으로 전달되어 제1패드를 통해 첫번째로 출력되고, 선택된 제4비트라인 감지 증폭기(BLSA4)에 의해 증폭된 데이터는 제4로컬라인(LIO4/LIO4B), 제4메인 증폭기(MA4)를 거쳐 제4글로벌라인(GIO4)으로 전달되어 제1패드를 통해 두번째로 출력된다.
즉 제2어드레스(ADD2)는 '제1영역'과 '제2영역' 중 제1패드를 통해 입력되거나 출력되는 데이터의 액세스가 이루어질 영역을 선택하는 역할을 하며 제2어드레스(ADD2)에 응답하여 '제1영역'이 선택된 경우 '제1영역'의 데이터가 제1패드를 통해 순서대로 입력되거나 출력되고, 제2어드레스(ADD2)에 응답하여 '제2영역'이 선택된 경우 '제2영역'의 데이터가 제1패드를 통해 순서대로 입력되거나 출력된다.
종래의 반도체 메모리 장치는 제2모드에서 동작하는 경우에도 제2어드레스(ADD2)의 값에 관계없이 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4)를 하나씩 선택하여 비트라인(BL/BLB)의 데이터를 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B)으로 각각 전달하였다. 따라서 '제1영역'과 '제2영역' 중 선택되지 않은 영역의 비트라인과 로컬라인 사이에 데이터가 전달되어(즉 전류가 흘러) 사용전류 및 소모 전력이 증가한다는 문제점이 있었다.
반면에 본 발명에 따른 반도체 메모리 장치는 비트라인 감지 증폭기를 선택하는 선택부(110)가 제2어드레스(ADD2)에 응답하여 컬럼 선택신호를 생성함으로써 '제1영역'과 '제2영역' 중 선택되지 않는 영역에 포함된 비트라인 감지 증폭기는 선택하지 않는다. 따라서 '제1영역'과 '제2영역' 중 선택되지 않은 영역에 포함된 비트라인(BL/BLB)의 데이터가 로컬라인으로 전달되지 않아 사용전류 및 소모 전력을 감소한다.
도 1에 도시한 본 발명에 따른 반도체 메모리 장치에 포함된 구성 중 제1 내지 제4로컬라인(LIO1/LIO1B ~ LIO4/LIO4B), 하나 이상의 제1 내지 제4비트라인 감지 증폭기(BLSA1 ~ BLSA4) 및 선택부(110)는 반도체 메모리 장치가 제1모드 또는 제2모드에서 동작할 때 제1어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 비트라인(BL/BLB)의 데이터를 로컬라인으로 전달하는 본 발명에 따른 데이터 전달회로이다. 데이터 전달회로의 동작은 상술한 바와 동일하다.
도 2는 본 발명의 일 실시예에 따른 선택부(110)에 포함된 제1, 2컬럼 선택신호 생성부(112, 113)의 구성도이다. 이하 도 1 및 도 2를 참조하여 선택부(110)의 구성 및 동작에 대해 설명한다.
선택부(110)는 반도체 메모리 장치가 제1모드에서 동작하는지 제2모드에서 동작하는지 나타내는 모드신호(MOD)에 따라 제1어드레스(ADD1<0:A>)에 응답하여 컬럼 선택신호(YS0_1 ~ YSM_1, YS0_2 ~ YSM_2)를 생성하거나, 제2어드레스(ADD1<0:A>) 및 제2어드레스(ADD2)에 응답하여 컬럼 선택신호(YS0_1 ~ YSM_1, YS0_2 ~ YSM_2)를 생성한다.
이러한 동작을 위해 선택부(110)는 모드신호(MOD) 및 제2어드레스(ADD2)에 응답하여 영역 선택신호(SEL1, SEL2)를 생성하는 영역 선택신호 생성부(111), '제1영역' 선택신호(SEL1) 및 제1어드레스(ADD1<0:A>)에 응답하여 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1)를 생성하는 제1컬럼 선택신호 생성부(112) 및 '제2영역' 선택신호(SEL2) 및 제1어드레스(ADD1<0:A>)에 응답하여 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2)를 생성하는 제2컬럼 선택신호 생성부(113)를 포함한다. 여기서 반도체 메모리 장치가 제1모드에서 동작하는 경우 모드신호(MOD)는 비활성화('로우')되고, 반도체 메모리 장치가 제2모드에서 동작하는 경우 모드신호(MOD)는 활성화('하이')된다.
제1모드 동작시 모드신호(MOD)가 비활성화되므로 영역 선택신호 생성부(111)는 제2어드레스(ADD2)에 관계없이 '제1영역' 선택신호(SEL1) 및 '제2영역' 선택신호(SEL2)가 모두 활성화('하이')한다. 즉 선택부(110)는 제2어드레스(ADD2)에 관계없이 '제1영역' 및 '제2영역'을 모두 선택한다.
제2모드 동작시 모드신호(MOD)가 활성화되므로 영역 선택신호 생성부(111)는 제2어드레스(ADD2)에 응답하여 '제1영역' 선택신호(SEL1) 및 '제2영역' 선택신호(SEL2)가 중 하나를 활성화('하이')한다. 영역 선택신호 생성부(111)는 제2어드레스(ADD2)가 '로우'이면 '제1영역' 선택신호(SEL1)를 활성화하고, '제2영역' 선택신호(SEL2)를 비활성화한다('제1영역'이 선택됨). 또한 영역 선택신호 생성부(111)는 제2어드레스(ADD2)가 '하이'이면 '제1영역' 선택신호(SEL1)를 비활성화하고 '제2영역' 선택신호(SEL2)를 활성화한다('제2영역'이 선택됨).
제1영역 컬럼 선택신호 생성부(112)는 '제1영역' 선택신호(SEL1)가 활성화되면 제1어드레스(ADD1<0:A>)에 응답하여 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1)를 생성한다. 이때 제1어드레스(ADD1<0:A>)에 의해 지정된 하나의 제1영역 컬럼 선택신호만 활성화된다. 제2영역 컬럼 선택신호 생성부(113)는 '제2영역' 선택신호(SEL2)가 활성화되면 제1어드레스(ADD1<0:A>)에 응답하여 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2)를 생성한다. 이때 제1어드레스(ADD1<0:A>)에 의해 지정된 하나의 제2영역 컬럼 선택신호만 활성화된다.
이러한 동작을 위해 각각의 제1 및 제2영역 컬럼 선택신호 생성부(112, 113)는 도 2에 도시된 바와 같이 각각의 컬럼 선택신호를 생성하는 다수의 디코더부(DEC0 ~ DECM)를 포함할 수 있다. 다수의 디코더(DEC0 ~ DECM)는 각각 제1어드레스(ADD1<0:A>) 및 영역 선택신호(SEL1 또는 SEL2)를 입력받아 자신에게 대응하는 컬럼 선택신호를 활성화한다.
도 2가 제1영역 컬럼 선택신호 생성부(112)라고 하면 '제1영역' 선택신호(SEL1)가 활성화된 경우 디코더부(DEC0 ~ DECM)는 각각 제1어드레스(ADD1<0:A>)에 응답하여 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1)를 활성화하거나 비활성화한다. '제1영역' 선택신호(SEL1)가 비활성화된 경우 디코더부(DEC0 ~ DECM)는 각각 제1어드레스(ADD1<0:A>)에 관계없이 제1영역 컬럼 선택신호(YS0_1 ~ YSM_1)를 모두 비활성화한다.
도 2가 제2영역 컬럼 선택신호 생성부(113)라고 하면 '제2영역' 선택신호(SEL2)가 활성화된 경우 디코더부(DEC0 ~ DECM)는 각각 제1어드레스(ADD1<0:A>)에 응답하여 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2)를 활성화하거나 비활성화한다. '제2영역' 선택신호(SEL2)가 비활성화된 경우 디코더부(DEC0 ~ DECM)는 각각 제1어드레스(ADD1<0:A>)에 관계없이 제2영역 컬럼 선택신호(YS0_2 ~ YSM_2)를 모두 비활성화한다.
즉 선택부(110)는 모드신호(MOD)가 비활성화된 경우 제2어드레스(ADD2)에 관계 없이 제1컬럼 선택신호 및 제2컬럼 선택신호를 하나씩 활성화하고, 모드신호(MOD)가 활성화된 경우 제2어드레스(ADD2)에 응답하여 제1컬럼 선택신호 및 제2컬럼 선택신호 중 하나의 선택신호를 활성화한다.
도 1의 설명에서 상술한 바와 같이 반도체 메모리 장치는 라이트 드라이버 및 메인 증폭기를 선택하기 위한 선택부를 따로 구비할 수 있으며 이때 라이트 드라이버 및 메인 증폭기를 선택하기 위한 선택부는 도 2의 영역 선택신호 생성부(111)와 동일한 회로를 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (12)

  1. 제1 내지 제4로컬라인;
    상기 제1로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제1비트라인 감지 증폭기;
    상기 제2로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제2비트라인 감지 증폭기;
    상기 제3로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제3비트라인 감지 증폭기;
    상기 제4로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제4비트라인 감지 증폭기; 및
    제1모드에서 제1어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 상기 제1어드레스 및 제2어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부
    를 포함하는 데이터 전달회로.
  2. 제 1항에 있어서,
    상기 선택부에 의해 선택된 비트라인 감지 증폭기는 자신에게 대응하는 비트라인 중 일부의 비트라인과 자신에게 대응하는 로컬라인을 전기적으로 연결하는 데이터 전달회로.
  3. 제 2항에 있어서,
    제1모드에서 상기 제1로컬라인의 데이터는 제1패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제2로컬라인의 데이터는 상기 제1패드를 통해 두번째로 입출력되는 데이터이고, 상기 제3로컬라인의 데이터는 제2패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제4로컬라인의 데이터는 상기 제2패드를 통해 두번째로 입출력되는 데이터인 데이터 전달회로.
  4. 제 3항에 있어서,
    상기 제2모드에서 상기 제1로컬라인 또는 상기 제3로컬라인 중 상기 선택부에 의해 선택된 비트라인 감지 증폭기에 대응하는 로컬라인의 데이터는 상기 제1패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제2컬라인 또는 상기 제4로컬라인 중 상기 선택부에 의해 선택된 비트라인 감지 증폭기에 대응하는 로컬라인의 데이터는 상기 제1패드를 통해 두번째로 입출력되는 데이터인 데이터 전달 회로.
  5. 제 1항에 있어서,
    상기 제1패드 및 상기 제2패드는 상기 데이터 전달 회로를 포함하는 반도체 메모리 장치의 외부로부터 데이터를 입력받거나 상기 반도체 메모리 장치의 외부로 데이터를 출력하기 위한 데이터 입출력 패드인 데이터 전달 회로.
  6. 제1 내지 제4로컬라인;
    상기 제1로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제1비트라인 감지 증폭기;
    상기 제2로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제2비트라인 감지 증폭기;
    상기 제3로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제3비트라인 감지 증폭기;
    상기 제4로컬라인에 대응하되 각각이 하나 이상의 비트라인에 대응하는 하나 이상의 제4비트라인 감지 증폭기;
    상기 제1 내지 제4로컬라인에 각각 대응하는 제1 내지 제4글로벌라인;
    라이트 동작시 상기 제1 내지 제4글로벌라인의 데이터를 각각 상기 제1 내지 제4로컬라인으로 구동하는 제1 내지 제4라이트 드라이버;
    리드 동작시 상기 제1 내지 제4로컬라인의 데이터를 증폭하여 각각 상기 제1 내지 제4글로벌라인으로 전달하는 제1 내지 제4메인 증폭기; 및
    제1모드에서 제1어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 내지 제4비트라인 감지 증폭기를 선택하고, 제2모드에서 상기 제1어드레스 및 제2어드레스에 응답하여 상기 하나 이상의 제1 내지 제4비트라인 감지 증폭기 중 일부의 제1 및 제2비트라인 감지 증폭기 또는 일부의 제3 및 제4비트라인 감지 증폭기를 선택하는 선택부
    를 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 선택부에 의해 선택된 비트라인 감지 증폭기는 자신에게 대응하는 비트라인 중 일부의 비트라인과 자신에게 대응하는 로컬라인을 전기적으로 연결하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    제1모드에서 상기 제1로컬라인의 데이터는 상기 제1패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제2로컬라인의 데이터는 상기 제1패드를 통해 두번째로 입출력되는 데이터이고, 상기 제3로컬라인의 데이터는 상기 제2패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제4로컬라인의 데이터는 상기 제2패드를 통해 두번째로 입출력되는 데이터인 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 제2모드에서 상기 제1로컬라인 또는 상기 제3로컬라인 중 상기 선택부에 의해 선택된 비트라인 감지 증폭기에 대응하는 로컬라인의 데이터는 상기 제1패드를 통해 첫번째로 입출력되는 데이터이고, 상기 제2컬라인 또는 상기 제4로컬라인 중 상기 선택부에 의해 선택된 비트라인 감지 증폭기에 대응하는 로컬라인의 데이터는 상기 제1패드를 통해 두번째로 입출력되는 데이터인 반도체 메모리 장치.
  10. 제 6항에 있어서,
    상기 선택부는
    라이트 동작시 상기 제1모드에서 상기 제1 내지 제4라이트 드라이버를 모두 활성화하고, 상기 제2모드에서 상기 제1 내지 제4라이트 드라이버 중 상기 제2어드레스에 의해 지정된 제1 및 제2라이트 드라이버 또는 제3 및 제4라이트 드라이버를 활성화하는 반도체 메모리 장치.
  11. 제 6항에 있어서,
    상기 선택부는
    리드 동작시 상기 제1모드에서 상기 제1 내지 제4메인 증폭기를 모두 활성화하고, 상기 제2모드에서 상기 제1 내지 제4메인 증폭기 중 상기 제2어드레스에 의해 지정된 제1 및 제2메인 증폭기 또는 제3 및 제4메인 증폭기를 활성화하는 반도체 메모리 장치.
  12. 제 6항에 있어서,
    상기 제1패드 및 상기 제2패드는 반도체 메모리 장치의 외부로부터 데이터를 입력받거나 반도체 메모리 장치의 외부로 데이터를 출력하기 위한 데이터 입출력 패드인 데이터 전달 회로.
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