KR20120108474A - 반도체 장치 - Google Patents

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KR20120108474A KR1020110026371A KR20110026371A KR20120108474A KR 20120108474 A KR20120108474 A KR 20120108474A KR 1020110026371 A KR1020110026371 A KR 1020110026371A KR 20110026371 A KR20110026371 A KR 20110026371A KR 20120108474 A KR20120108474 A KR 20120108474A
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신상훈
이강설
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Abstract

반도체 장치는, 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩과, 외부로부터 인가된 입력 데이터를 메모리 블록 칩으로 전달하거나, 메모리 블록 칩에서 출력된 출력 데이터를 외부로 전달함에 있어서, 스펙에 대응하여 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 입력 데이터 또는 출력 데이터를 처리하도록 구성되는 신호 입출력 칩을 포함한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 복수의 칩을 적층하는 기술에 관한 것이다.
반도체 메모리 장치는 사용 목적, 용도 및 스펙에 따라 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), DDR(Double Data Rate) SDRAM, Computing RAM, Graphics RAM, Mobile RAM 등으로 구분될 수 있다. 이와 같은 다양한 종류의 반도체 메모리 장치는 서로 독립적으로 개발되며, 각 반도체 장치마다 웨이퍼(Wafer) 단위별로 제품을 제작하고 있다.
한편, 반도체 메모리 장치의 저장용량을 증가시키기 위해서, 복수의 반도체 칩을 2차원 또는 3차원적으로 적층하여 하나의 패키지 단위로 제작하는 방식을 사용하고 있다. 이때, 복수의 반도체 칩 중 각 반도체 칩이 내부적으로 메모리 블록과, 주변회로 블록으로 구분될 수 있는 경우, 메모리 블록만을 구비한 둘 이상의 반도체 칩과, 공통 주변회로 블록만을 구비한 반도체 칩을 서로 적층하여 면적 효율성을 향상시킬 수 있다. 하지만, 이는 메모리 블록 및 주변회로 블록을 동시에 개발한 이후에 단순히 분리시킨 것이며, 사용 목적, 용도 및 스펙이 변경되는 경우에는 다시 메모리 블록 및 주변회로 블록을 동시에 개발해야 한다.
본 발명은 용도 및 스펙에 따라 내부 설정을 선택적으로 조절할 수 있는 복수의 반도체 칩이 적층된 반도체 장치를 제공한다.
또한, 본 발명은 각각 개별적으로 제조된 메모리 블록 칩, 신호 입출력 칩, 메인 컨트롤 칩 및 전압 생성 칩을 적층하여 구성되는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따르면, 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및 외부로부터 인가된 입력 데이터를 상기 메모리 블록 칩으로 전달하거나, 상기 메모리 블록 칩에서 출력된 출력 데이터를 외부로 전달함에 있어서, 상기 스펙에 대응하여 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 상기 입력 데이터 또는 상기 출력 데이터를 처리하도록 구성되는 신호 입출력 칩;을 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및 어드레스 및 커맨드를 디코딩하고, 각각의 스펙에 대응하는 특정 기능을 설정하는 레지스터를 선택적으로 활성화 시키도록 구성되는 메인 컨트롤 칩;을 포함하며, 상기 메모리 블록 칩은 상기 메인 컨트롤 칩의 제어에 따라 데이터 액세스가 제어되는 것을 특징으로 하는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및 전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 상기 복수의 내부전압을 상기 메모리 블록 칩에 제공함에 있어서, 상기 스펙에 대응하여 상기 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성되는 전압 생성 칩;을 포함하는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 적층된 복수의 칩 사이를 각각 관통하는 복수의 칩 관통라인을 포함하며, 상기 복수의 칩 관통라인 또는 복수의 전달라인을 통해서 상기 복수의 칩 사이에 신호 및 전압을 전달하는 반도체 장치에 있어서, 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 외부로부터 인가된 입력 데이터를 상기 메모리 블록 칩으로 전달하거나, 상기 메모리 블록 칩에서 출력된 출력 데이터를 외부로 전달함에 있어서, 상기 스펙에 대응하여 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 상기 입력 데이터 또는 상기 출력 데이터를 처리하도록 구성되는 신호 입출력 칩; 어드레스 및 커맨드를 디코딩하고, 각각의 스펙에 대응하는 특정 기능을 설정하는 레지스터를 선택적으로 활성화 시키도록 구성되는 메인 컨트롤 칩; 및 전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 상기 복수의 내부전압을 적층된 칩에 제공함에 있어서, 상기 스펙에 대응하여 상기 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성되는 전압 생성 칩;을 포함하며, 상기 메인 컨트롤 칩은, 상기 메모리 블록 칩, 상기 신호 입출력 칩 및 상기 전압 생성 칩을 제어하는 것을 특징으로 하는 반도체 장치가 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
도 2는 도 1의 메모리 블록 칩의 실시예에 따른 구성도이다.
도 3은 도 2의 데이터 액세스 제어부의 실시예에 따른 회로도이다.
도 4는 도 1의 신호 입출력 칩의 실시예에 따른 구성도이다.
도 5는 도 1의 메인 컨트롤 칩의 실시예에 따른 구성도이다.
도 6은 도 1의 전압 생성 칩의 실시예에 따른 구성도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 도시하고 있다.
도 1을 참조하면, 복수의 칩이 서로 수직으로 적층되어 구성되는 반도체 장치의 3가지 예시가 도시되어 있다. 본 실시예의 반도체 장치는, 적층된 복수의 칩 사이를 각각 관통하는 복수의 칩 관통라인(TSV)과, 복수의 전달라인을 통해서 복수의 칩 사이에 신호 및 전압을 전달한다. 도면 미도시 되었으나, 복수의 전달라인은 RDL(Re-Distribution Layer)을 통해서 형성될 수 있다. RDL은 칩과 칩 사이에 형성되는 일종의 배선층이라고 정의할 수 있다.
참고적으로, 복수의 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 칩에 공통적으로 신호를 전달하기 위해서 칩 관통라인(TSV)을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.
제1 예시(1)에서 반도체 장치는, 제1 메모리 블록 칩(MEMORY BLOCK CHIP1), 제2 메모리 블록 칩(MEMORY BLOCK CHIP2), 신호 입출력 칩(I/O CHIP) 및 메인 컨트롤 칩(MAIN CONTROL CHIP)이 서로 적층되어 있다.
여기에서 메인 컨트롤 칩(MAIN CONTROL CHIP)은 칩 관통라인(TSV)을 통해서 제어신호를 전달하여 제1 메모리 블록 칩(MEMORY BLOCK CHIP1) 및 제2 메모리 블록 칩(MEMORY BLOCK CHIP2)의 동작을 제어하도록 구성된다. 또한, 신호 입출력 칩(I/O CHIP)은 칩 관통라인(TSV)을 통해서 제1 메모리 블록 칩(MEMORY BLOCK CHIP1) 및 제2 메모리 블록 칩(MEMORY BLOCK CHIP2)과 데이터 교환을 수행하도록 구성된다. 각각의 칩은 패드(PAD)를 포함하고 있는데, 패드(PAD)에 연결된 와이어(Wire)를 통해서 외부와 신호를 직접 송수신할 수도 있다.
제2 예시(2)에서 반도체 장치는, 제1 메모리 블록 칩(MEMORY BLOCK CHIP1), 제2 메모리 블록 칩(MEMORY BLOCK CHIP2), 전압 생성 칩(VOLTAGE GEN. CHIP), 신호 입출력 칩(I/O CHIP) 및 메인 컨트롤 칩(MAIN CONTROL CHIP)이 서로 적층되어 있다.
여기에서 메인 컨트롤 칩(MAIN CONTROL CHIP)은 칩 관통라인(TSV)을 통해서 제어신호를 전달하여 제1 메모리 블록 칩(MEMORY BLOCK CHIP1) 및 제2 메모리 블록 칩(MEMORY BLOCK CHIP2)의 동작을 제어하도록 구성된다. 또한, 신호 입출력 칩(I/O CHIP)은 칩 관통라인(TSV)을 통해서 제1 메모리 블록 칩(MEMORY BLOCK CHIP1) 및 제2 메모리 블록 칩(MEMORY BLOCK CHIP2)과 데이터 교환을 수행하도록 구성된다. 또한, 전압 생성 칩(VOLTAGE GEN. CHIP)은 칩 관통라인(TSV)을 통해서 복수의 내부전압을 적층된 칩에 제공하도록 구성된다. 각각의 칩은 패드(PAD)를 포함하고 있는데, 패드(PAD)에 연결된 와이어(Wire)를 통해서 외부와 신호를 직접 송수신할 수도 있다.
제3 예시(3)에서 반도체 장치는, 제1 메모리 블록 칩(MEMORY BLOCK CHIP1), 제2 메모리 블록 칩(MEMORY BLOCK CHIP2), 제3 메모리 블록 칩(MEMORY BLOCK CHIP3), 제4 메모리 블록 칩(MEMORY BLOCK CHIP4), 전압 생성 칩(VOLTAGE GEN. CHIP), 신호 입출력 칩(I/O CHIP) 및 메인 컨트롤 칩(MAIN CONTROL CHIP)이 서로 적층되어 있다.
여기에서 메인 컨트롤 칩(MAIN CONTROL CHIP)은 칩 관통라인(TSV)을 통해서 제어신호를 전달하여 복수의 메모리 블록 칩의 동작을 제어하도록 구성된다. 또한, 신호 입출력 칩(I/O CHIP)은 칩 관통라인(TSV)을 통해서 복수의 메모리 블록 칩과 데이터 교환을 수행할 수 있도록 구성된다. 또한, 전압 생성 칩(VOLTAGE GEN. CHIP)은 칩 관통라인(TSV)을 통해서 복수의 내부전압을 적층된 칩에 제공하도록 구성된다. 각각의 칩은 패드(PAD)를 포함하고 있는데, 패드(PAD)에 연결된 와이어(Wire)를 통해서 외부와 신호를 직접 송수신할 수도 있다. 이와 같은 신호는 주로 테스트 용도로 사용된다.
제1 내지 제3 예시에 따르면, 각각의 기능에 따라 독립적으로 제조된 복수의 칩을 적층하여 하나의 반도체 장치를 제조할 수 있다. 참고적으로 제1 내지 제3 예시와 달리 필요한 칩만을 선택적으로 적층하여 반도체 장치를 구성할 수도 있을 것이다.
반도체 장치에 적층되는 각각의 칩에 대해서 상세히 살펴보면 다음과 같다.
메모리 블록 칩(MEMORY BLOCK CHIP)은 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성된다. 즉, 메모리 블록 칩(MEMORY BLOCK CHIP)은 모드 레지스터 셋에 설정된 정보에 따라 데이터 액세스 크기를 조절할 수 있다.
신호 입출력 칩(I/O CHIP)은, 외부로부터 인가된 입력 데이터를 메모리 블록 칩(MEMORY BLOCK CHIP)으로 전달하거나, 메모리 블록 칩(MEMORY BLOCK CHIP)에서 출력된 출력 데이터를 외부로 전달한다. 이때, 신호 입출력 칩(I/O CHIP)은 스펙에 따라 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 입력 데이터 또는 출력 데이터를 처리하도록 구성된다. 여기에서 클럭 위상 조절부는 위상고정루프(Phase Locked Loop, PLL) 및 지연고정루프(Delay Locked Loop, DLL) 중 어느 하나 이상을 포함하고 있으며 메인 컨트롤 칩(MAIN CONTROL CHIP)의 모드 레지스터 셋(Mode Register Set, MRS)의 설정값에 따라 어느 하나가 활성화 된다. 또한, 신호 처리부는 ECC(Error Correction Code) 기능, DBI(Data Bus Inversion) 기능 및 ABI(Address Bus Inversion) 기능 중 어느 하나 이상을 수행할 수 있도록 구성된다. 참고적으로 반도체 장치에서 패드(PAD)를 통해서 출력되는 복수의 신호가 동시에 천이하는 경우, 즉, 하이레벨에서 로우레벨로 천이하거나, 로우레벨에서 하이레벨로 천이하는 신호가 많은 경우, 전류소모가 많아지며 이로 인한 노이즈가 발생하게 된다. 따라서 DBI(Data Bus Inversion) 기술을 이용하여 데이터가 천이되는 수를 감소시키고, ABI(Address Bus Inversion) 기술을 이용하여 어드레스가 천이되는 수를 감소시키고 있다. 한편, 신호 입출력 칩(I/O CHIP)은 스펙에 대응하여 데이터 전달경로의 데이터 폭을 조절할 수 있도록 구성된다. 즉, 신호 입출력 칩(I/O CHIP)은 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라 데이터 전달경로의 데이터 폭을 조절한다. 또한, 신호 입출력 칩(I/O CHIP)은 모드 레지스터 셋에 설정된 정보에 따라 출력 데이터의 비트 구성(Bit Organization)을 조절할 수 있도록 구성된다.
또한, 메인 컨트롤 칩(MAIN CONTROL CHIP)은, 어드레스 및 커맨드를 디코딩하고, 각각의 스펙에 대응하는 특정 기능을 설정하는 레지스터를 선택적으로 활성화 시키도록 구성된다. 메인 컨트롤 칩(MAIN CONTROL CHIP)의 레지스터는 일반적인 모드 레지스터 셋(Mode Register Set, MRS)과, 기타 특정 기능을 설정하는 레지스터들로 구분될 수 있다.
또한, 전압 생성 칩(VOLTAGE GEN. CHIP)은, 전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 복수의 내부전압을 적층된 칩에 제공한다. 이때, 전압 생성 칩(VOLTAGE GEN. CHIP)은 스펙에 대응하여 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성된다.
여기에서 스펙은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) SDRAM 으로 분류될 수도 있으며, Computing RAM, Graphics RAM 및 Mobile RAM 으로 분류될 수도 있다. 즉, 본 실시예에 따른 반도체 장치는 스펙에 따라 레지스터 및 설정 퓨즈 등을 제어하여 각 스펙에 대응하는 동작을 수행하도록 구성된다. 즉, 반도체 장치에 적층된 각각의 칩은, 메인 컨트롤 칩(MAIN CONTROL CHIP)의 모드 레지스터 셋(Mode Register Set, MRS)에 설정된 정보 또는 일반적인 설정 퓨즈의 컷팅 상태에 따라 스펙에 대응하는 기능이 선택적으로 활성화 될 수 있다.
복수의 칩은 적층 이전에 개별적으로 테스트 할 수 있어야 하므로, 복수의 칩은 패드(PAD)를 통해서 전달된 테스트 코드를 통해서 내부회로를 테스트 할 수 있는 테스트부를 각각 포함하고 있다.
상술한 바와 같은 반도체 장치는, 각각 서로 독립적으로 제조되는 메모리 블록 칩, 신호 입출력 칩, 메인 컨트롤 칩 및 전압 생성 칩을 적층하여 구성된다. 이때, 각 칩은 스펙에 대응하여 선택적으로 기능을 조절할 수 있으므로, 스펙이 변경될지라도 단지 모드 레지스터 셋(Mode Register Set, MRS) 등의 설정정보를 변경하여 각 스펙에 대응하는 동작을 수행하도록 제어할 수 있다. 이와 같은 방식을 통해서 반도체 장치의 개발시간을 단축시킬 수 있으며, 개발비용을 감소시킬 수 있다.
도 2는 도 1의 메모리 블록 칩의 실시예에 따른 구성도이다.
도 2를 참조하면, 메모리 블록 칩(MEMORY BLOCK CHIP)은, 메모리 어레이(Cell Array)와, 로우 어드레스 디코더(X Decoder)와, 컬럼 어드레스 디코더(Y Decoder)와, 데이터 액세스 제어부와, 데이터 입출력 드라이버(WDRV/IOSA)로 구성된다. 메모리 블록 칩(MEMORY BLOCK CHIP)은 테스트부와, 리페어부를 추가적으로 구비할 수 있다.
메모리 어레이(Cell Array)는 복수의 메모리 셀로 구성된다. 일반적으로 복수의 메모리 셀은 2차원적으로 배치되어 로우 영역 및 컬럼 영역으로 구분하여 선택할 수 있다.
또한, 로우 어드레스 디코더(X Decoder)는 로우 어드레스를 디코딩 하여, 메모리 어레이(Cell Array)의 로우 영역의 데이터 액세스를 제어하는 복수의 로우 선택신호를 선택적으로 활성화 시킨다. 여기에서 로우 어드레스 디코더(X Decoder)는 모드 레지스터 셋에 설정된 로우 액세스 정보에 따라 동시에 활성화 되는 로우 선택신호의 수를 조절한다. 본 실시예에서 복수의 로우 선택신호는 로우 어드레스 디코더(X Decoder)에서 출력되는 신호로 정의된다.
또한, 컬럼 어드레스 디코더(Y Decoder)는 컬럼 어드레스를 디코딩 하여, 메모리 어레이(Cell Array)의 컬럼 영역의 데이터 액세스를 제어하는 복수의 컬럼 선택신호를 선택적으로 활성화 시킨다. 여기에서 컬럼 어드레스 디코더(Y Decoder)는 모드 레지스터 셋에 설정된 컬럼 액세스 정보에 따라 동시에 활성화 되는 컬럼 선택신호의 수를 조절한다. 본 실시예에서 복수의 컬럼 선택신호는 컬럼 어드레스 디코더(Y Decoder)에서 출력되는 신호로 정의된다.
참고적으로 로우 어드레스 디코더(X Decoder) 및 컬럼 어드레스 디코더(Y Decoder)는 디코더 제어부(dec. ctrl)의 제어에 따라 동시에 활성화 되는 로우/컬럼 선택신호의 수를 조절한다. 이때, 디코더 제어부(dec. ctrl)는 모드 레지스터 셋에 설정된 정보에 따라 동시에 활성화 되는 로우/컬럼 선택신호의 수를 조절한다.
또한, 데이터 액세스 제어부는 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라, 복수의 로우 선택신호 및 복수의 컬럼 선택신호를 메모리 어레이(Cell Array)에 선택적으로 전달한다. 여기에서 데이터 액세스 제어부는 선택된 메모리 셀들과 데이터 전달경로 사이를 연결할 때, 데이터 액세스 정보에 따라 데이터 전달경로의 데이터 폭을 조절한다.
또한, 데이터 입출력 드라이버(WDRV/IOSA)는 데이터 전달경로에서 전달된 신호를 증폭하여 출력 데이터로서 출력하거나, 입력 데이터를 데이터 전달경로로 전달한다. 참고적으로, 데이터 입출력 드라이버(WDRV/IOSA)는 입출력 제어부(ctrl)의 제어에 따라 데이터 입력 및 출력 동작을 수행한다.
또한, 테스트부는 패드(PAD)를 통해서 전달된 테스트 코드를 통해서 로우 어드레스 디코더(X Decoder), 컬럼 어드레스 디코더(Y Decoder), 데이터 액세스 제어부 및 데이터 입출력 드라이버를 제어한다.
또한, 리페어부는 메모리 어레이(Cell Array)의 불량 메모리 셀들을 리페어 한다.
도 3은 도 2의 데이터 액세스 제어부의 실시예에 따른 회로도이다.
도 3의 데이터 액세스 제어부는 복수의 컬럼 선택신호를 메모리 어레이(Cell Array)에 선택적으로 전달한다. 또한, 본 실시예에서 데이터 액세스 제어부는 선택된 메모리 셀들과 데이터 전달경로 사이를 연결할 때, 데이터 액세스 정보에 따라 데이터 전달경로의 데이터 폭을 조절하도록 구성되었다. 즉, 도 3의 데이터 액세스 제어부는 컬럼 영역에 대한 데이터 액세스 크기 및 데이터 폭을 조절하는 실시예이다. 참고적으로, 이와 같은 동일한 회로를 로우 영역에 적용하여 로우 영역에 대한 데이터 액세스 크기 및 데이터 폭을 조절할 수도 있을 것이다. 로우 영역의 데이터 액세스 크기를, 동시에 액세스 할 수 있는 페이지 크기라고 기술하기도 한다.
도 3을 참조하면, 데이터 액세스 제어부는 선택신호 조절부(330)와, 데이터 경로 조절부(340)로 구성된다.
선택신호 조절부(330)는 모드선택신호(mode)가 로우레벨 일 때, 복수의 제1 컬럼 선택신호(YI<0:63>)를 제1 셀 블록(310)으로 전달하고, 복수의 제2 컬럼 선택신호(YI<64:127>)를 제2 셀 블록(320)으로 전달한다. 이때, 복수의 제1 컬럼 선택신호(YI<0:63>)에 의해서 선택된 제1 셀 블록(310)의 복수의 제1 데이터 신호는 데이터 경로 조절부(340)로 전달된다. 또한, 복수의 제2 컬럼 선택신호(YI<64:127>)에 의해서 선택된 제2 셀 블록(320)의 복수의 제2 데이터 신호는 데이터 경로 조절부(340)로 전달된다.
한편, 선택신호 조절부(330)는 모드선택신호(mode)가 하이레벨 일 때, 복수의 제1 컬럼 선택신호(YI<0:63>)를 제1 셀 블록(310) 및 제2 셀 블록(320)으로 동시에 전달한다. 복수의 제1 컬럼 선택신호(YI<0:63>)에 의해서 선택된 제1 셀 블록(310)의 복수의 제1 데이터 신호는 데이터 경로 조절부(340)로 전달된다. 또한, 복수의 제1 컬럼 선택신호(YI<0:63>)에 의해서 선택된 제2 셀 블록(320)의 복수의 제2 데이터 신호는 데이터 경로 조절부(340)로 전달된다. 즉, 필요한 컬럼선택신호의 수가 상대적으로 0.5배 감소한다.
데이터 경로 조절부(340)는 모드선택신호(mode)가 로우레벨 일 때, 경로조절신호(YADD_MSB)가 로우레벨 이면 복수의 제1 데이터 신호를 제1 칩 관통라인(n bit TSV1)들로 전달하고, 경로조절신호(YADD_MSB)가 하이레벨 이면 복수의 제2 데이터 신호를 제2 칩 관통라인(n bit TSV2)들로 전달한다.
한편, 데이터 경로 조절부(340)는 모드선택신호(mode)가 하이레벨 일 때, 경로조절신호(YADD_MSB)의 레벨에 관계없이, 복수의 제1 데이터 신호를 제1 칩 관통라인(n bit TSV1)들로 전달하고, 복수의 제2 데이터 신호를 제2 칩 관통라인(n bit TSV2)들로 전달한다. 즉, 데이터 폭이 상대적으로 2배로 증가한다.
본 실시예에서 선택신호 조절부(330)는 복수의 난드 게이트(NAND1,NAND2,NAND3)로 구성된다. 또한, 데이터 경로 조절부(340)는 복수의 난드 게이트(NAND4,NAND5,NAND6,NAND7), 복수의 인버터(INV1,INV2) 및 삼상 인버터(T_INV1)로 구성된다.
도 4는 도 1의 신호 입출력 칩의 실시예에 따른 구성도이다.
도 4를 참조하면, 신호 입출력 칩(I/O CHIP)은 입력 데이터 처리부(410)와, 출력 데이터 처리부(420)와, 신호 처리부와, 클럭 위상 조절부와, 테스트부로 구성된다.
신호 입출력 칩(I/O CHIP)은, 외부로부터 인가된 입력 데이터를 내부 전송라인(GIO TSV)를 통해서 메모리 블록 칩(MEMORY BLOCK CHIP)으로 전달하거나, 메모리 블록 칩(MEMORY BLOCK CHIP)에서 출력되어 내부 전송라인(GIO TSV)을 통해서 전달된 출력 데이터를 외부로 전달한다. 이때, 신호 입출력 칩(I/O CHIP)은 스펙에 따라 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여, 입력 데이터 또는 출력 데이터를 처리하도록 구성된다. 여기에서 클럭 위상 조절부는 위상고정루프(Phase Locked Loop, PLL) 및 지연고정루프(Delay Locked Loop, DLL) 중 어느 하나 이상을 포함하고 있으며, 메인 컨트롤 칩(MAIN CONTROL CHIP)의 모드 레지스터 셋(Mode Register Set, MRS)의 설정값에 따라 어느 하나가 활성화 된다. 또한, 신호 처리부는 ECC(Error Correction Code) 기능, DBI(Data Bus Inversion) 기능 및 ABI(Address Bus Inversion) 기능 중 어느 하나 이상을 수행할 수 있도록 구성된다.
참고적으로, 입력 데이터 처리부(410)는 입력 데이터를 병렬화 하여 전송라인(GIO TSV)으로 전달한다. 또한, 출력 데이터 처리부(420)는 출력 데이터를 직렬화 하여 외부로 출력한다. 이때, 입력 데이터 처리부(410) 및 출력 데이터 처리부(420)는 모드 레지스터 셋에 설정된 정보에 따라 사용되는 내부 전송라인(GIO) 및 외부 전송라인(DQ)의 수를 조절할 수 있다. 즉, 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라 전달경로의 데이터 폭을 조절할 수 있다. 또한, 데이터 처리부(410) 및 출력 데이터 처리부(420)는 모드 레지스터 셋에 설정된 정보에 따라 출력 데이터의 비트 구성(Bit Organization)을 조절할 수 있다. 참고적으로 비트 구성(Bit Organization)이 어떻게 설정되는지에 따라, 동시에 출력되는 데이터의 비트 수가 결정된다. 반도체 장치는 X4, X8, X16 등의 여러 가지 비트 구성(Bit Organization)을 유연하게 선택할 수 있도록 설계된다.
또한, 테스트부는 패드(PAD)를 통해서 전달된 테스트 코드를 통해서 입력 데이터 처리부(410)와, 출력 데이터 처리부(420)와, 신호 처리부와, 클럭 위상 조절부를 제어한다.
도 5는 도 1의 메인 컨트롤 칩의 실시예에 따른 구성도이다.
도 5를 참조하면, 메인 컨트롤 칩(MAIN CONTROL CHIP)은 커맨드 관련 처리회로와 어드레스관련 처리 회로를 포함하고 있다. 즉, 메인 컨트롤 칩(MAIN CONTROL CHIP)은 커맨드/어드레스 처리부(510)를 포함하고 있다. 메인 컨트롤 칩(MAIN CONTROL CHIP)은 추가적으로 테스트부 및 리페어부를 더 포함하여 구성될 수 있다.
본 실시예에서 커맨드/어드레스 처리부(510)는 모드 레지스터 셋(MRS), 로우 제어부, 컬럼 제어부 및 스페셜 기능 처리부로 구성된다.
모드 레지스터 셋(Mode Register Set, MRS)에는 내부설정정보, 로우 액세스 정보, 컬럼 액세스 정보 및 데이터 액세스 정보 등이 저장되어 있다. 이와 같은 정보는 원하는 스펙에 따라 조절하여, 각 스펙이 요구하는 규정 타이밍 및 데이터 액세스 크기 등을 제어할 수 있다.
로우 제어부 및 컬럼 제어부는 어드레스 및 커맨드를 디코딩하고 로우영역 관련 제어신호 및 컬럼영역 관련 제어신호를 생성한다.
스페셜 기능 처리부는 각각의 스펙에 대응하는 특정 기능을 설정하는 복수의 레지스터로 구성된다. 복수의 레지스터는 각각의 스펙에 대응하여 선택적으로 활성화 된다.
테스트부는 패드(PAD)를 통해서 전달된 테스트 코드를 통해서 커맨드/어드레스 처리부(510)를 제어한다.
리페어부는 내부에 설정 퓨즈를 포함하고 있으며 리페어 정보 및 칩 아이디(ID) 등을 저장하고 있다.
도 6은 도 1의 전압 생성 칩의 실시예에 따른 구성도이다.
전압 생성 칩(VOLTAGE GEN. CHIP)은, 전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 복수의 내부전압을 적층된 칩에 제공한다. 이때, 전압 생성 칩(VOLTAGE GEN. CHIP)은 스펙에 대응하여 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성된다. 즉, 모드 레지스터 셋의 설정된 정보에 따라 복수의 내부전압의 전압레벨을 조절할 수 있다.
도 6을 참조하면, 전압 생성 칩(VOLTAGE GEN. CHIP)은, 복수의 내부전압 생성부(610)와, 트리밍부와, 테스트부로 구성된다.
복수의 내부전압 생성부(610)는, 전원전압을 분배하여 분배전압을 출력하는 적어도 하나 이상의 제1 내부전압 생성부(Vcore Gen. Vblp Gen. Vbb gen.)와, 전원전압을 펌핑(Pumping)하여 네거티브 및 포지티브 승압전압을 출력하는 적어도 하나 이상의 제2 내부전압 생성부(Vbb gen. Vpp gen.)로 구성된다. 이때, 복수의 내부전압 생성부(610)는 모드 레지스터 셋에 설정된 정보에 따라 생성하는 전압레벨을 조절한다.
트리밍부는 복수의 내부전압 생성부에서 생성하는 복수의 내부전압의 전압레벨을 세밀하게 트리밍(trimming) 한다. 트리밍부는 트리밍 코드를 저장하고 있는 레지스터 또는 퓨즈로 구성될 수 있을 것이다.
테스트부는 패드(PAD)를 통해서 전달된 테스트 코드를 통해서 복수의 내부전압 생성부(610)를 제어한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
도 7을 참조하면, 반도체 장치는 4개의 메모리 블록 칩(256Mb BK), 2개의 신호 입출력 칩(X4 IO), 메인 컨트롤 칩(DDR3 function), 2개의 전압 생성 칩(Vol.), 디코더 칩(DDR3 dec.)이 적층되어 구성된다. 이때, 반도체 장치는 'DDR3 스펙'에 대응하는 동작을 수행할 수 있도록 각각의 칩이 제어된다. 참고적으로 디코더 칩(DDR3 dec.)은 어드레스 또는 커맨드를 디코딩 하는 칩으로 정의할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 적층상태를 나타낸 도면이다.
도 8을 참조하면, 반도체 장치는 8개의 메모리 블록 칩(256Mb BK), 4개의 신호 입출력 칩(X8 IO), 메인 컨트롤 칩(GDDR3 func.), 2개의 전압 생성 칩(Vol.), 디코더 칩(GDDR3 dec.)이 적층되어 구성된다. 이때, 반도체 장치는 'GDDR3 스펙'에 대응하는 동작을 수행할 수 있도록 각각의 칩이 제어된다. 참고적으로 디코더 칩(GDDR3 dec.)은 어드레스 또는 커맨드를 디코딩 하는 칩으로 정의할 수 있다. 참고적으로, 적층된 복수의 칩은 칩 관통라인(TSV)을 통해서 신호를 송수신 할 수 있다. 또한, 적층된 복수의 칩은 RDL(Re-Distribution Layer)을 통해서 형성된 복수의 전달라인을 통해서 신호를 송수신 할 수 있다. 여기에서 RDL은 칩과 칩 사이에 형성되는 일종의 배선층으로 정의된다.
상술한 바와 같은 반도체 장치는, 서로 독립적으로 제조되는 메모리 블록 칩, 신호 입출력 칩, 메인 컨트롤 칩 및 전압 생성 칩 등을 각각 적층하여 구성된다. 이때, 각 칩은 스펙에 대응하여 선택적으로 기능을 조절할 수 있으므로, 스펙이 변경될지라도 단지 모드 레지스터 셋(Mode Register Set, MRS) 등의 설정정보를 변경하여 각 스펙에 대응하는 동작을 수행하도록 제어할 수 있다. 이와 같은 방식을 통해서 반도체 장치의 개발시간을 단축시킬 수 있으며, 개발비용을 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
330 : 선택신호 조절부
340 : 데이터 경로 조절부
410 : 입력 데이터 처리부
420 : 출력 데이터 처리부
510 : 커맨드/어드레스 처리부
610 : 복수의 내부전압 생성부

Claims (33)

  1. 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및
    외부로부터 인가된 입력 데이터를 상기 메모리 블록 칩으로 전달하거나, 상기 메모리 블록 칩에서 출력된 출력 데이터를 외부로 전달함에 있어서, 상기 스펙에 대응하여 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 상기 입력 데이터 또는 상기 출력 데이터를 처리하도록 구성되는 신호 입출력 칩;
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 메모리 블록 칩 및 상기 신호 입출력 칩은 서로 적층되어 있으며, 칩 관통라인 또는 전달라인을 통해서 신호를 송수신하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 클럭 위상 조절부는,
    위상고정루프(Phase Locked Loop, PLL) 및 지연고정루프(Delay Locked Loop, DLL) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 신호 처리부는,
    ECC(Error Correction Code) 기능, DBI(Data Bus Inversion) 기능 및 ABI(Address Bus Inversion) 기능 중 어느 하나 이상을 수행할 수 있도록 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 스펙은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) SDRAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 스펙은 Computing RAM, Graphics RAM 및 Mobile RAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 메모리 블록 칩은,
    복수의 메모리 셀로 구성되는 메모리 어레이;
    로우 어드레스를 디코딩 하여 상기 메모리 어레이의 로우 영역의 데이터 액세스를 제어하는 복수의 로우 선택신호를 선택적으로 활성화 시킴에 있어서, 모드 레지스터 셋에 설정된 로우 액세스 정보에 따라 동시에 활성화 되는 로우 선택신호의 수를 조절하는 로우 어드레스 디코더;
    컬럼 어드레스를 디코딩 하여 상기 메모리 어레이의 컬럼 영역의 데이터 액세스를 제어하는 복수의 컬럼 선택신호를 선택적으로 활성화 시킴에 있어서, 상기 모드 레지스터 셋에 설정된 컬럼 액세스 정보에 따라 동시에 활성화 되는 컬럼 선택신호의 수를 조절하는 컬럼 어드레스 디코더;
    상기 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라, 상기 복수의 로우 선택신호 및 상기 복수의 컬럼 선택신호를 상기 메모리 어레이에 선택적으로 전달하고, 선택된 메모리 셀들과 데이터 전달경로 사이를 연결함에 있어서 상기 데이터 액세스 정보에 따라 상기 데이터 전달경로의 데이터 폭을 조절하는 데이터 액세스 제어부; 및
    상기 데이터 전달경로에서 전달된 신호를 증폭하여 상기 출력 데이터로서 출력하거나, 상기 입력 데이터를 상기 데이터 전달경로로 전달하는 데이터 입출력 드라이버;를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 메모리 블록 칩은,
    패드를 통해서 전달된 테스트 코드를 통해서 상기 로우 어드레스 디코더, 상기 컬럼 어드레스 디코더 및 상기 데이터 입출력 드라이버를 제어하는 테스트부; 및
    상기 메모리 어레이의 불량 메모리 셀들을 리페어 하는 리페어부;를 더 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 신호 입출력 칩은,
    상기 스펙에 대응하여 데이터 전달경로의 데이터 폭을 조절하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 신호 입출력 칩은,
    모드 레지스터 셋에 설정된 정보에 따라 출력 데이터의 비트 구성(Bit Organization)을 조절하는 것을 특징으로 하는 반도체 장치.
  11. 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및
    어드레스 및 커맨드를 디코딩하고, 각각의 스펙에 대응하는 특정 기능을 설정하는 레지스터를 선택적으로 활성화 시키도록 구성되는 메인 컨트롤 칩;을 포함하며,
    상기 메모리 블록 칩은 상기 메인 컨트롤 칩의 제어에 따라 데이터 액세스가 제어되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 메모리 블록 칩 및 상기 메인 컨트롤 칩은 서로 적층되어 있으며, 칩 관통라인 또는 전달라인을 통해서 신호를 송수신하는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 스펙은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) SDRAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 스펙은 Computing RAM, Graphics RAM 및 Mobile RAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 메모리 블록 칩은,
    복수의 메모리 셀로 구성되는 메모리 어레이;
    로우 어드레스를 디코딩 하여 상기 메모리 어레이의 로우 영역의 데이터 액세스를 제어하는 복수의 로우 선택신호를 선택적으로 활성화 시킴에 있어서, 모드 레지스터 셋에 설정된 로우 액세스 정보에 따라 동시에 활성화 되는 로우 선택신호의 수를 조절하는 로우 어드레스 디코더;
    컬럼 어드레스를 디코딩 하여 상기 메모리 어레이의 컬럼 영역의 데이터 액세스를 제어하는 복수의 컬럼 선택신호를 선택적으로 활성화 시킴에 있어서, 상기 모드 레지스터 셋에 설정된 컬럼 액세스 정보에 따라 동시에 활성화 되는 컬럼 선택신호의 수를 조절하는 컬럼 어드레스 디코더;
    상기 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라, 상기 복수의 로우 선택신호 및 상기 복수의 컬럼 선택신호를 상기 메모리 어레이에 선택적으로 전달하고, 선택된 메모리 셀들과 데이터 전달경로 사이를 연결함에 있어서 상기 데이터 액세스 정보에 따라 상기 데이터 전달경로의 데이터 폭을 조절하는 데이터 액세스 제어부; 및
    상기 데이터 전달경로에서 전달된 신호를 증폭하여 상기 출력 데이터로서 출력하거나, 상기 입력 데이터를 상기 데이터 전달경로로 전달하는 데이터 입출력 드라이버;를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 메모리 블록 칩은,
    패드를 통해서 전달된 테스트 코드를 통해서 상기 로우 어드레스 디코더, 상기 컬럼 어드레스 디코더 및 상기 데이터 입출력 드라이버를 제어하는 테스트부; 및
    상기 메모리 어레이의 불량 메모리 셀들을 리페어 하는 리페어부;를 더 포함하는 반도체 장치.
  17. 스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩; 및
    전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 상기 복수의 내부전압을 상기 메모리 블록 칩에 제공함에 있어서, 상기 스펙에 대응하여 상기 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성되는 전압 생성 칩;을 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 메모리 블록 칩 및 상기 전압 생성 칩은 서로 적층되어 있으며, 칩 관통라인 또는 전달라인을 통해서 신호를 송수신하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 스펙은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) SDRAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 스펙은 Computing RAM, Graphics RAM 및 Mobile RAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 메모리 블록 칩은,
    복수의 메모리 셀로 구성되는 메모리 어레이;
    로우 어드레스를 디코딩 하여 상기 메모리 어레이의 로우 영역의 데이터 액세스를 제어하는 복수의 로우 선택신호를 선택적으로 활성화 시킴에 있어서, 모드 레지스터 셋에 설정된 로우 액세스 정보에 따라 동시에 활성화 되는 로우 선택신호의 수를 조절하는 로우 어드레스 디코더;
    컬럼 어드레스를 디코딩 하여 상기 메모리 어레이의 컬럼 영역의 데이터 액세스를 제어하는 복수의 컬럼 선택신호를 선택적으로 활성화 시킴에 있어서, 상기 모드 레지스터 셋에 설정된 컬럼 액세스 정보에 따라 동시에 활성화 되는 컬럼 선택신호의 수를 조절하는 컬럼 어드레스 디코더;
    상기 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라, 상기 복수의 로우 선택신호 및 상기 복수의 컬럼 선택신호를 상기 메모리 어레이에 선택적으로 전달하고, 선택된 메모리 셀들과 데이터 전달경로 사이를 연결함에 있어서 상기 데이터 액세스 정보에 따라 상기 데이터 전달경로의 데이터 폭을 조절하는 데이터 액세스 제어부; 및
    상기 데이터 전달경로에서 전달된 신호를 증폭하여 상기 출력 데이터로서 출력하거나, 상기 입력 데이터를 상기 데이터 전달경로로 전달하는 데이터 입출력 드라이버;를 포함하는 반도체 장치.
  22. 제21항에 있어서,
    상기 메모리 블록 칩은,
    패드를 통해서 전달된 테스트 코드를 통해서 상기 로우 어드레스 디코더, 상기 컬럼 어드레스 디코더 및 상기 데이터 입출력 드라이버를 제어하는 테스트부; 및
    상기 메모리 어레이의 불량 메모리 셀들을 리페어 하는 리페어부;를 더 포함하는 반도체 장치.
  23. 적층된 복수의 칩 사이를 각각 관통하는 복수의 칩 관통라인을 포함하며, 상기 복수의 칩 관통라인 또는 복수의 전달라인을 통해서 상기 복수의 칩 사이에 신호 및 전압을 전달하는 반도체 장치에 있어서,
    스펙에 대응하여 데이터 액세스 크기를 조절할 수 있도록 구성되는 메모리 블록 칩;
    외부로부터 인가된 입력 데이터를 상기 메모리 블록 칩으로 전달하거나, 상기 메모리 블록 칩에서 출력된 출력 데이터를 외부로 전달함에 있어서, 상기 스펙에 대응하여 클럭 위상 조절부 및 신호 처리부를 선택적으로 활성화하여 상기 입력 데이터 또는 상기 출력 데이터를 처리하도록 구성되는 신호 입출력 칩;
    어드레스 및 커맨드를 디코딩하고, 각각의 스펙에 대응하는 특정 기능을 설정하는 레지스터를 선택적으로 활성화 시키도록 구성되는 메인 컨트롤 칩; 및
    전원전압을 이용하여 복수의 내부전압을 생성하고 생성된 상기 복수의 내부전압을 적층된 칩에 제공함에 있어서, 상기 스펙에 대응하여 상기 복수의 내부전압의 전압레벨을 조절할 수 있도록 구성되는 전압 생성 칩;을 포함하며,
    상기 메인 컨트롤 칩은, 상기 메모리 블록 칩, 상기 신호 입출력 칩 및 상기 전압 생성 칩을 제어하는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 메모리 블록 칩, 신호 입출력 칩, 메인 컨트롤 칩(MAIN CONTROL CHIP) 및 전압 생성 칩(VOLTAGE GEN. CHIP)은 서로 적층되어 있으며, 칩 관통라인 또는 전달라인을 통해서 신호를 송수신하는 것을 특징으로 하는 반도체 장치.
  25. 제23항에 있어서,
    상기 스펙은 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory) 및 DDR(Double Data Rate) SDRAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  26. 제23항에 있어서,
    상기 스펙은 Computing RAM, Graphics RAM 및 Mobile RAM 으로 분류되는 것을 특징으로 하는 반도체 장치.
  27. 제23항에 있어서,
    상기 신호 처리부는,
    ECC(Error Correction Code) 기능, DBI(Data Bus Inversion) 기능 및 ABI(Address Bus Inversion) 기능 중 어느 하나 이상을 수행할 수 있도록 구성되는 것을 특징으로 하는 반도체 장치.
  28. 제23항에 있어서,
    상기 클럭 위상 조절부는,
    위상고정루프(Phase Locked Loop, PLL) 및 지연고정루프(Delay Locked Loop, DLL) 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 장치.
  29. 제23항에 있어서,
    상기 메모리 블록 칩은,
    복수의 메모리 셀로 구성되는 메모리 어레이;
    로우 어드레스를 디코딩 하여 상기 메모리 어레이의 로우 영역의 데이터 액세스를 제어하는 복수의 로우 선택신호를 선택적으로 활성화 시킴에 있어서, 모드 레지스터 셋에 설정된 로우 액세스 정보에 따라 동시에 활성화 되는 로우 선택신호의 수를 조절하는 로우 어드레스 디코더;
    컬럼 어드레스를 디코딩 하여 상기 메모리 어레이의 컬럼 영역의 데이터 액세스를 제어하는 복수의 컬럼 선택신호를 선택적으로 활성화 시킴에 있어서, 상기 모드 레지스터 셋에 설정된 컬럼 액세스 정보에 따라 동시에 활성화 되는 컬럼 선택신호의 수를 조절하는 컬럼 어드레스 디코더;
    상기 모드 레지스터 셋에 설정된 데이터 액세스 정보에 따라, 상기 복수의 로우 선택신호 및 상기 복수의 컬럼 선택신호를 상기 메모리 어레이에 선택적으로 전달하고, 선택된 메모리 셀들과 데이터 전달경로 사이를 연결함에 있어서 상기 데이터 액세스 정보에 따라 상기 데이터 전달경로의 데이터 폭을 조절하는 데이터 액세스 제어부; 및
    상기 데이터 전달경로에서 전달된 신호를 증폭하여 상기 출력 데이터로서 출력하거나, 상기 입력 데이터를 상기 데이터 전달경로로 전달하는 데이터 입출력 드라이버;를 포함하는 반도체 장치.
  30. 제29항에 있어서,
    상기 메모리 블록 칩은,
    패드를 통해서 전달된 테스트 코드를 통해서 상기 로우 어드레스 디코더, 상기 컬럼 어드레스 디코더 및 상기 데이터 입출력 드라이버를 제어하는 테스트부; 및
    상기 메모리 어레이의 불량 메모리 셀들을 리페어 하는 리페어부;를 더 포함하는 반도체 장치.
  31. 제23항에 있어서,
    상기 적층된 복수의 칩은 각각,
    패드를 통해서 전달된 테스트 코드를 통해서 내부회로를 테스트 하는 테스트부;를 포함하는 것을 특징으로 하는 반도체 장치.
  32. 제23항에 있어서,
    상기 신호 입출력 칩은,
    상기 스펙에 대응하여 데이터 전달경로의 데이터 폭을 조절하는 것을 특징으로 하는 반도체 장치.
  33. 제23항에 있어서,
    상기 신호 입출력 칩은,
    모드 레지스터 셋에 설정된 정보에 따라 출력 데이터의 비트 구성(Bit Organization)을 조절하는 것을 특징으로 하는 반도체 장치.
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