TWI534826B - 半導體裝置 - Google Patents

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TWI534826B
TWI534826B TW100134430A TW100134430A TWI534826B TW I534826 B TWI534826 B TW I534826B TW 100134430 A TW100134430 A TW 100134430A TW 100134430 A TW100134430 A TW 100134430A TW I534826 B TWI534826 B TW I534826B
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辛尚勳
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Description

半導體裝置
本發明之多種具體實施例關於一種半導體裝置，特定具體實施例尤其是關於一種用於堆疊複數半導體晶片的技術。
半導體記憶體裝置可根據其目的、所要的用途與規格而分類成動態隨機存取記憶體(DRAM,Dynamic random access memory)裝置、同步動態隨機存取記憶體(SDRAM,Synchronous dynamic random access memory)裝置、雙倍資料速率(DDR,Double data rate)SDRAM裝置、運算RAM裝置、繪圖RAM裝置與行動RAM裝置。這些多種半導體記憶體裝置係彼此獨立地被開發，且該等半導體記憶體裝置係以每片晶圓的方式被製造。
為了增加半導體記憶體裝置的儲存容量，複數半導體晶片可用二維或三維方式被堆疊於一封裝體中。如果該等堆疊的半導體晶片之中每一者可被區分成一記憶體區塊及一周邊電路區塊，面積效率可藉由堆疊僅具有一記憶體區塊的兩個或更多半導體晶片及僅具有一共通周邊電路區塊的一半導體晶片而改善。但是，如此僅是在同時開發該記憶體區塊及該周邊電路區塊之後才將該等堆疊的半導體晶片區分。如果其目的、所要的用途及/或規格有改變，記憶體區塊及周邊區塊必須同時重新開發。
因此，需要對於能夠排除上述的一項或多項問題之一種改良測試模式控制電路。尤其，本發明之多種態樣可提供具有一半導體晶片堆疊的一半導體裝置，其能夠根據它們的用途與規格而選擇性地控制內部設定。除此之外的一些態樣亦可以提供一種具有獨立製造的半導體裝置，其具有一記憶體區塊晶片、一信號輸入/輸出晶片、一主控制晶片及一電壓產生晶片之堆疊。
為了達成這些優點並根據本發明之目的，如此處所實施與廣泛之說明，本發明之一種示例性態樣可提供一種半導體裝置，其包含：一記憶體區塊晶片，其配置成根據規格而控制一資料存取大小；及一信號輸入/輸出晶片，其配置成自一外部裝置傳送輸入資料至該記憶體區塊晶片或自該記憶體區塊晶片傳送輸出資料至一外部裝置，並藉由根據該等規格而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料。
在另一示例性態樣中，一種半導體裝置可包括：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；及一主控制晶片，其被配置成解碼一位址及一命令，並選擇性地致能一暫存器以用於設定對應於該等規格之中每一者的一功能，其中該記憶體區塊晶片被配置成在該主控制晶片的控制下，控制一資料存取。
在本發明又另一示例性態樣中，一種半導體裝置可包括：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；及一電壓產生晶片，其被配置成藉由一電源供應電壓而產生複數內部電壓，以提供該等產生的內部電壓至該記憶體區塊晶片，及根據該等規格而控制該等內部電壓的電壓位準。
根據一些示例性態樣，一種半導體裝置，其包括穿刺在複數堆疊晶片之間之複數晶片穿孔，且經由該等晶片穿孔或複數傳輸線而在該等堆疊的晶片之間傳送信號與電壓，該半導體裝置可包括：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；一信號輸入/輸出晶片，其被配置成自一外部裝置傳送輸入資料至該記憶體區塊晶片，或自該記憶體區塊晶片傳送輸出資料至一外部裝置，並藉由根據該等規格而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料；一主控制晶片，其被配置成解碼一位址及一命令，並選擇性地致能一暫存器以用於設定對應於該等規格之中每一者的一功能；及一電壓產生晶片，其被配置成藉由一電源供應電壓而產生複數內部電壓，以提供該等產生的內部電壓至該等堆疊的晶片，及根據該等規格而控制該等內部電壓的電壓位準，其中該主控制晶片控制該記憶體區塊晶片、該信號輸入/輸出晶片及該電壓產生晶片。
本發明之額外目的與優點將在以下的說明當中一部分提出，而一部份亦可由說明當中瞭解，或可由實施本發明中得知。本發明的目的與優點將藉由在附加的申請專利範圍中特定指出的元件及組合進行瞭解與取得。
應瞭解，前述的概略說明及以下的詳細說明皆僅為示例性及解釋性，且並未如主張般的限制本發明。
以下將詳細參照一半導體裝置之示例性具體實施例，其示例將在以下參照該等附屬圖式進行說明。只要可能的話，相同的參考編號將於所有圖式中用於指稱相同或類似的零件。
第1圖例示具有複數垂直堆疊晶片之一半導體裝置的三種示例性堆疊結構。符合該等示例性具體實施例之半導體裝置經由複數晶片穿孔(例如矽穿孔(TSVs,Through-silicon vias))及複數傳輸線而在該等晶片之間傳送信號與電壓。雖然未示例於第1圖，該等傳輸線可利用一重新分配層(RDL,Re-distribution layer)而被形成。該RDL可被定義成在該等晶片之間形成的一互連接層。
一種堆疊複數晶片以建構一半導體裝置的方法可利用一晶片穿孔來傳送一共通信號至複數晶片。如果一半導體晶片係利用一矽晶圓而被製造，該晶片穿孔可被稱為一矽穿孔(TSV)。
根據一第一揭示的示例性具體實施例1，該半導體裝置可包括複數堆疊晶片，其包含一第一記憶體區塊晶片100、一第二記憶體區塊晶片100a、一信號輸入/輸出晶片400及一主控制晶片500。
在此揭示的具體實施例中，主控制晶片500被配置成經由一晶片穿孔(TSV)傳送一控制信號來控制第一記憶體區塊晶片100之作業及第二記憶體區塊晶片100a之作業。信號輸入/輸出晶片400被配置成經由該晶片穿孔(TSV)而與第一記憶體區塊晶片100及第二記憶體區塊晶片100a交換資料。該等晶片之中每一者包括一墊(PAD)，並可與經由連接至該墊(PAD)的一電線而與一外部裝置交換信號。
在第二揭示的示例性具體實施例2中，該半導體裝置可包括複數堆疊晶片，其包含一第一記憶體區塊晶片100、一第二記憶體區塊晶片100a、一電壓產生晶片600、一信號輸入/輸出晶片400及一主控制晶片500。
在此揭示的具體實施例中，主控制晶片500被配置成經由一晶片穿孔(TSV)傳送一控制信號來控制第一記憶體區塊晶片100之作業及第二記憶體區塊晶片100a之作業。信號輸入/輸出晶片400被配置成經由該晶片穿孔(TSV)而與第一記憶體區塊晶片100及第二記憶體區塊晶片100a交換資料。電壓產生晶片600被配置成經由該晶片穿孔(TSV)而提供複數內部電壓至該等堆疊的晶片。該等晶片之中每一者可包括一墊(PAD)，並可與經由連接至該墊(PAD)的一電線而與一外部裝置交換信號。
根據一第三示例性具體實施例3，該半導體裝置可包括複數堆疊晶片，其包含一第一記憶體區塊晶片100、一第二記憶體區塊晶片100a、一第三記憶體區塊晶片100b、一第四記憶體區塊晶片100c、一電壓產生晶片600、一信號輸入/輸出晶片400及一主控制晶片500。
在此揭示的具體實施例中，主控制晶片500被配置成經由一晶片穿孔(TSV)傳送一控制信號來控制第一記憶體區塊晶片100之作業、第二記憶體區塊晶片100a之作業、第三記憶體區塊晶片100b之作業及第四記憶體區塊晶片100c之作業。信號輸入/輸出晶片400被配置成經由該晶片穿孔(TSV)而與第一記憶體區塊晶片100、第二記憶體區塊晶片100a、第三記憶體區塊晶片100b及第四記憶體區塊晶片100c交換資料。電壓產生晶片600被配置成經由該晶片穿孔(TSV)而提供複數內部電壓至該等堆疊的晶片。該等晶片之中每一者包括一墊(PAD)，並可與經由連接至該墊(PAD)的一電線而與一外部裝置交換信號。這些信號主要用於執行一測試作業。
根據該等第一示例性具體實施例到第三示例性具體實施例，根據它們的個別功能所獨立製造的複數晶片可被堆疊來製造一半導體裝置。不像該等揭示的示例性具體實施例，該等晶片可能僅堆疊必要的晶片來製造一半導體裝置。
以下將更為詳細地說明在符合本發明所製造的一半導體裝置中，堆疊的該等晶片之中每一者。
記憶體區塊晶片100、100a、100b、100c被配置成根據規格而控制一資料存取大小。例如，記憶體區塊晶片100、100a、100b、100c可根據在一模式暫存器組中的一資訊組合而控制該資料存取大小。
信號輸入/輸出晶片400被配置成自一外部裝置傳送輸入資料至第一記憶體區塊晶片100，或自第一記憶體區塊晶片100傳送輸出資料至一外部裝置。信號輸入/輸出晶片400被配置成藉由根據該等規格而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料。
該時脈相位控制單元可包括一相位鎖定迴路(PLL,Phase-locked loop)及一延遲鎖定迴路(DLL,Delay-locked loop)中的一者或多者，且其中任何一者可根據主控制晶片500之一模式暫存器組(MRS,Mode register set)的一設定值而被致能。
該信號處理單元被配置成執行一錯誤修正碼(ECC,Error correction code)功能、一資料匯流排反相(DBI,Data bus inversion)功能及一位址匯流排反相(ABI,Address bus inversion)功能中的一者或多者。
如果在該半導體裝置中經由該墊(PAD)而輸出的複數信號同時地改變(例如信號由一高位準改變為一低位準或信號由一低位準改變為一高位準)時，該功率消耗增加，且有雜訊產生。因此，可利用一資料匯流排反相(DBI)技術來降低資料改變的次數，並可利用一位址匯流排反相(ABI)技術來降低位址改變次數。
信號輸入/輸出晶片400被配置成根據該等規格而控制一資料傳輸路徑的資料寬度。例如，信號輸入/輸出晶片400可被配置成根據在該模式暫存器組中的一資料存取資訊組合來控制該資料傳輸路徑的資料寬度。同時，信號輸入/輸出晶片400可被配置成根據在該模式暫存器組中的資訊組合來控制該輸出資料的位元構成。
主控制晶片500可被配置成解碼一位址及一命令，並選擇性地致能一暫存器以用於設定對應於該等規格之中每一者的功能。主控制晶片500的暫存器可被分類成一通用模式暫存器組(MRS)及用於設定一需要功能的一暫存器。
電壓產生晶片600被配置成藉由一電源供應電壓而產生複數內部電壓，並提供該等產生的內部電壓至該等堆疊的晶片。電壓產生晶片600被配置成根據該等規格而控制該等內部電壓的電壓位準。
該等規格可被分類成動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及雙倍資料速率(DDR)SDRAM，並可被分類成運算隨機存取記憶體(RAM)、繪圖RAM及行動RAM。
該等示例性具體實施例之半導體裝置被配置成根據該等規格而控制一暫存器及一設置熔絲，以執行對應於每一項規格的作業。例如，在該半導體裝置中堆疊的該等晶片之中每一者，可根據一通用設置熔絲的切斷狀態或是主控制晶片500之模式暫存器組(MRS)中的資訊組合，而選擇性地致能對應於每一項規格的功能。
因為該等晶片在被堆疊之前被分開地測試，該等晶片之中每一者可包括一測試單元，其被配置成藉由經由該墊(PAD)所接收的一測試碼來測試一內部電路。
如上所述，一半導體裝置可包括彼此獨立製造的一記憶體區塊晶片、一信號輸入/輸出晶片、一主控制晶片及一電壓產生晶片之堆疊。在此，每個晶片可根據該等規格而選擇性地控制一功能。因此，即使該等規格改變，每一晶片可被控制成藉由改變該模式暫存器組(MRS)的設定資訊，而執行對應於每一項規格的作業。因此，其可能減少半導體裝置之開發時間與成本。
第2圖為第1圖所示之記憶體區塊晶片的示例性具體實施例之方塊圖。
請參照第2圖，第一記憶體區塊晶片100可包括一記憶胞陣列110、一列位址解碼器120、一行位址解碼器130、一解碼器控制單元160及一資料輸入/輸出驅動器150(WDRV/IOSA)。第一記憶體區塊晶片100另可包括一個或多個測試單元170及一修復單元180。
記憶胞陣列110可包括複數記憶胞。該等記憶胞可以二維方式而被設置，並可區分成一列區域及一行區域。
列位址解碼器120被配置成解碼一列位址來選擇性地啟動複數列選擇信號，以用於控制一資料存取至記憶體陣列110的一列區域。列位址解碼器120根據在該模式暫存器組中的一列存取資訊組合而控制該等同時啟動的列選擇信號之數目。在一示例性具體實施例中，該等列選擇信號被定義成自列位址解碼器120輸出的信號。
行位址解碼器130被配置成解碼一行位址來選擇性地啟動複數行選擇信號，以用於控制一資料存取至記憶體陣列110的一行區域。行位址解碼器130根據在該模式暫存器組中的一行存取資訊組合來控制該等同時啟動的行選擇信號之數目。在一示例性具體實施例中，該等行選擇信號被定義成自行位址解碼器130輸出的信號。
列位址解碼器120、行位址解碼器130被配置成在一解碼器控制單元160的控制下，控制該等同時啟動的列/行選擇信號之數目。解碼器控制單元160根據在該模式暫存器組中的一資訊組合而控制該等同時啟動的列/行選擇信號之數目。
該資料存取控制單元被配置成根據在該模式暫存器組中的一資料存取資訊組，而選擇性地傳送該等列選擇信號及該等行選擇信號至記憶體陣列110。在此處，該資料存取控制單元可被配置成連接一資料傳輸路徑與被選出的記憶胞，並根據該資料存取資訊組而控制該資料傳輸路徑的資料寬度。
資料輸入/輸出驅動器150被配置成放大自該資料傳輸路徑所接收的一信號，以輸出該放大的信號做為該輸出資料，或傳送該輸入資料至該資料傳輸路徑。資料輸入/輸出驅動器150在一輸入/輸出控制單元190的控制下，執行一資料輸入/輸出作業。
測試單元170被配置成根據經由該墊(PAD)所接收的一測試碼來控制列位址解碼器120、行位址解碼器130、資料存取控制單元140及資料輸入/輸出驅動器150。
修復單元180被配置成修復記憶體陣列110的一個或多個有缺陷的記憶胞。
第3圖為第2圖所示之資料存取控制單元的示例性具體實施例之電路圖。第3圖的資料存取控制單元選擇性地傳送複數行選擇信號至記憶體陣列110。
在一示例性具體實施例中，資料存取控制單元140被配置成當連接該資料傳輸路徑及該等被選出的記憶胞時，根據該資料存取資訊來控制該資料傳輸路徑的資料寬度。也就是說，第3圖的資料存取控制單元被配置成控制該行區域的資料寬度與資料存取大小。相同的電路可用於控制該列區域的資料寬度與資料存取大小。該列區域的資料存取大小亦可被定義成可被同時存取的頁面大小。
如第3圖所示，該資料存取控制單元可包括一選擇信號控制單元330及一資料路徑控制單元340。當一模式選擇信號(模式)在一低位準時，選擇信號控制單元330傳送複數第一行選擇信號YI<0:63>至一第一記憶胞區塊310，並傳送複數第二行選擇信號YI<64:127>至一第二記憶胞區塊320。在此處，由該等第一行選擇信號YI<0:63>選出的第一記憶胞區塊310中，複數第一資料信號被傳送至資料路徑控制單元340。同時，由該等第二行選擇信號YI<64:127>選出的第二記憶胞區塊320中，複數第二資料信號被傳送至資料路徑控制單元340。
當該模式選擇信號(模式)在一高位準時，選擇信號控制單元330同時傳送該等第一行選擇信號YI<0:63>至第一記憶胞區塊310及第二記憶胞區塊320。在此處，由該等第一行選擇信號YI<0:63>選出的第一記憶胞區塊310中，複數第一資料信號被傳送至資料路徑控制單元340。同時，由該等第一行選擇信號YI<0:63>選出的第二記憶胞區塊320中，複數第二資料信號被傳送至資料路徑控制單元340。也就是說，所需要的行選擇信號之數目減少一半。
當該模式選擇信號(模式)在一低位準，且一路徑控制信號(YADD_MSB)在一低位準時，資料路徑控制單元340傳送複數第一資料信號至複數第一晶片穿孔(n-位元TSV1)。另一方面，如果該路徑控制信號(YADD_MSB)在一高位準，資料路徑控制單元340傳送複數第二資料信號至複數第二晶片穿孔(n-位元TSV2)。
當該模式選擇信號(模式)在一高位準時，資料路徑控制單元340傳送複數第一資料信號至複數第一晶片穿孔(n-位元TSV1)，並傳送複數第二資料信號至複數第二晶片穿孔(n-位元TSV2)，而無關該路徑控制信號(YADD_MSB)之位準。也就是說，該資料寬度增加2。
在一些示例性具體實施例中，選擇信號控制單元330可包括複數非及閘NANDI、NAND2及NAND3。同時，資料路徑控制單元340可包括複數非及閘NAND4、NAND5、NAND6、與NAND7、複數反向器INV1與INV2及一3相位反向器T_INV1。
第4圖為第1圖所示之信號輸入/輸出晶片的示例性具體實施例之方塊圖。如第4圖所示，信號輸入/輸出晶片400可包括一輸入資料處理單元410、一輸出資料處理單元420、一信號處理單元430、一時脈相位控制單元及一測試單元470。
信號輸入/輸出晶片400被配置成經由一內部傳輸線(GIO TSV)自該外部裝置傳送該輸入資料至第一記憶體區塊晶片100，或是經由該內部傳輸線(GIO TSV)自第一記憶體區塊晶片100傳送該輸出資料至一外部裝置。信號輸入/輸出晶片400可被配置成藉由根據該等規格，而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料。
該時脈相位控制單元可包括一相位鎖定迴路(PLL)及一延遲鎖定迴路(DLL)中至少一者。其中任何一者可根據主控制晶片500中一模式暫存器組(MRS)之一設定值而被致能。
該信號處理單元可被配置成執行一錯誤修正碼(ECC)功能、一資料匯流排反相(DBI)功能及一位址匯流排反相(ABI)功能中一者或多者。
輸入資料處理單元410被配置成並列化該輸入資料，且傳送所得到的並列資料至該傳輸線(GIO TSV)。同時，輸出資料處理單元420被配置成序列化該輸出資料，且輸出所得到的序列資料至該外部裝置。輸入資料處理單元410及輸出資料處理單元420可根據在該模式暫存器組中的一資訊組合，而控制該等需要的內部傳輸線(GIO)與外部傳輸線(DQ)之數目。也就是說，該傳輸路徑的資料寬度可根據在該模式暫存器組中的該資料存取資訊組而被控制。
同時，輸入資料處理單元410及輸出資料處理單元420可根據在該模式暫存器組中的一資訊組合，而控制該輸出資料的一位元構成。同時輸出的資料之位元數目可根據該位元構成如何被設定而被決定。該半導體裝置被設計成可彈性地選擇多種位元構成，例如X4、X8及X16。
該測試單元可被配置成根據經由該墊(PAD)所接收的該測試碼來控制輸入資料處理單元410、輸出資料處理單元420、信號處理單元及該時脈相位控制單元。
第5圖為第1圖所示之主控制晶片的示例性具體實施例之方塊圖。請參照第5圖，主控制晶片500可包括一命令相關的處理電路及一位址相關的處理電路。例如，主控制晶片500可包括一命令/位址處理單元510。主控制晶片500另可包括一測試單元及一修復單元。
在一示例性具體實施例中，命令/位址處理單元510可包括一模式暫存器組512、一列控制單元514、一行控制單元516及一特別功能處理單元518。
模式暫存器組512可被配置成儲存內部設定資訊、列存取資訊、行存取資訊及資料存取資訊。這些資訊可根據需要的規格而進行控制，以控制每項規格所需要的一資料存取大小及一規定時序。
列控制單元514及行控制單元516被配置成解碼一位址及一命令，並產生一列區域相關的控制信號及一行區域相關的控制信號。
特別功能處理單元518可包括複數暫存器被，其配置成設定對應於該等規格的功能。該等暫存器可根據該等對應的規格而被選擇性地致能。
測試單元540可被配置成根據經由該墊(PAD)所接收的該測試碼來控制該命令/位址處理單元510。
修復單元560可包括一設置熔絲，並可被配置成儲存修復資訊與晶片識別。
第6圖為第1圖所示之電壓產生晶片的示例性具體實施例之方塊圖。電壓產生晶片600可被配置成由一電源供應電壓而產生複數內部電壓，並提供該等產生的內部電壓至該等堆疊的晶片。在此處，電壓產生晶片600可被配置成根據該等規格來控制該等內部電壓的電壓位準。例如，該等內部電壓之電壓位準可根據在該模式暫存器組中的一資訊組合而被控制。
如第6圖所示，電壓產生晶片600可包括複數內部電壓產生單元610、一修整單元640及一測試單元660。
內部電壓產生單元610可包括一個或多個第一內部電壓產生單元612、614，其被配置成分開一電源供應電壓以輸出一分開電壓，及一個或多個第二內部電壓產生單元616、618，其被配置成升高該電源供應電壓以輸出一負/正升壓電壓。內部電壓產生單元610可被配置成根據在該模式暫存器組中的一資訊組合來控制所產生之電壓的位準。
修整單元640被配置成持續地修整由該等內部電壓產生單元而產生的複數內部電壓。修整單元640可包括一熔絲，或被配置成儲存一修整碼的一暫存器。
測試單元660可被配置成根據經由該墊(PAD)所接收的該測試碼來控制內部電壓產生單元610。
第7圖例示根據符合本發明之另一示例性具體實施例的一半導體裝置之堆疊結構。第7圖之半導體裝置包括四個記憶體區塊晶片(256Mb BK)、兩個信號輸入/輸出晶片(X4 IO)、一主控制晶片(DDR3 function)、兩個電壓產生單元(Vol.)及一解碼器晶片(DDR3 dec.)之堆疊。此示例性半導體裝置控制該等晶片之中每一者來執行對應於「DDR3 spec」的作業。該解碼器晶片(DDR3 dec.)可被定義為被配置成解碼一位址或一命令的一晶片。
第8圖例示根據符合本發明之另一示例性具體實施例的一半導體裝置之堆疊結構。第8圖之半導體裝置包括八個記憶體區塊晶片(256Mb BK)、四個信號輸入/輸出晶片(X8 IO)、一主控制晶片(GDDR3 func.)、兩個電壓產生單元(Vol.)及一解碼器晶片(GDDR3 dec.)之堆疊。
此示例性半導體裝置控制該等晶片之中每一者來執行對應於「DDR3 spec」的作業。該解碼器晶片(GDDR3 dec.)可被定義為被配置成解碼一位址或一命令的一晶片。
該等堆疊的晶片可經由一晶片穿孔(TSV)而傳送信號與接收信號。同時，該等堆疊的晶片可經由利用一重新分配層(RDL)所形成的複數傳輸線來傳送與接收信號。在此處所利用的術語「重新分配層」可代表在該等晶片之間形成的一互連接層。
如上所述，該半導體裝置可包括彼此獨立製造的一記憶體區塊晶片、一信號輸入/輸出晶片、一主控制晶片及一電壓產生晶片之堆疊。每個晶片可根據該等規格而選擇性地控制一功能。因此，即使該等規格改變，每一晶片可被控制成藉由改變該模式暫存器組(MRS)的設定資訊，而執行對應於每一項規格的作業。因此，其可能減少半導體裝置之開發時間與成本。
雖然以上已經說明一些具體實施例，但本技術專業人士將可瞭解，所述的該等具體實施例僅做為示例。因此，此處所述的半導體裝置不應受限於所述之該等具體實施例。而是，此處所述的半導體裝置應僅受限於配合以上說明及附屬圖式所依據的該等申請專利範圍。
1．．．第一揭示的示例性具體實施例
2．．．第二揭示的示例性具體實施例
3．．．第三示例性具體實施例
100．．．第一記憶體區塊晶片
100a．．．第二記憶體區塊晶片
100b．．．第三記憶體區塊晶片
100c．．．第四記憶體區塊晶片
110．．．記憶胞陣列
120．．．列位址解碼器
130．．．行位址解碼器
140．．．資料存取控制單元
150．．．資料輸入/輸出驅動器
160．．．解碼器控制單元
170．．．測試單元
180．．．修復單元
190．．．輸入/輸出控制單元
310．．．第一記憶胞區塊
320．．．第二記憶胞區塊
330．．．選擇信號控制單元
340．．．資料路徑控制單元
400．．．信號輸入/輸出晶片
410．．．輸入資料處理單元
420．．．輸出資料處理單元
430．．．信號處理單元
470．．．測試單元
500．．．主控制晶片
510．．．命令/位址處理單元
512．．．模式暫存器組
514．．．列控制單元
516．．．行控制單元
518．．．特別功能處理單元
540．．．測試單元
560．．．修復單元
600．．．電壓產生晶片
610．．．內部電壓產生單元
612、614．．．第一內部電壓產生單元
616、618．．．第二內部電壓產生單元
640．．．修整單元
660．．．測試單元
TSV．．．矽穿孔
併入本說明書並構成其一部份的該等附屬圖式，其例示符合本發明之多種具體實施例，並連同該說明用於解釋本發明的原理。
第1圖為例示根據符合本發明之一些示例性具體實施例中，一半導體裝置之多種堆疊結構示意圖。
第2圖為第1圖所示之一記憶體區塊晶片的示例性具體實施例方塊圖。
第3圖為第2圖所示之一資料存取控制單元的示例性具體實施例電路圖。
第4圖為第1圖所示之一信號輸入/輸出晶片的示例性具體實施例方塊圖。
第5圖為第1圖所示之一主控制晶片的示例性具體實施例方塊圖。
第6圖為第1圖所示之一電壓產生晶片的示例性具體實施例方塊圖。
第7圖例示根據符合本發明之另一示例性具體實施例中，一半導體裝置之堆疊結構。
第8圖例示根據符合本發明之又另一示例性具體實施例中，一半導體裝置之堆疊結構。
1．．．第一揭示的示例性具體實施例
2．．．第二揭示的示例性具體實施例
3．．．第三示例性具體實施例
100．．．第一記憶體區塊晶片
100a．．．第二記憶體區塊晶片
100b．．．第三記憶體區塊晶片
100c．．．第四記憶體區塊晶片
400．．．信號輸入/輸出晶片
500．．．主控制晶片
600．．．電壓產生晶片
TSV．．．矽穿孔

Claims (29)

  1. 一種半導體裝置，其包含：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；一信號輸入/輸出晶片，其被配置成自一外部裝置傳送輸入資料至該記憶體區塊晶片，或自該記憶體區塊晶片傳送輸出資料至一外部裝置，並藉由根據該等規格而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料；及其中該記憶體區塊晶片及該信號輸入/輸出晶片被堆疊，並被配置成經由一晶片穿孔或一傳輸線而在其間傳送信號與接收信號。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該時脈相位控制單元包含一相位鎖定迴路(PLL)及一延遲鎖定迴路(DLL)中至少一者。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該信號處理單元被配置成執行一錯誤修正碼(ECC)功能、一資料匯流排反相(DBI)功能及一位址匯流排反相(ABI)功能中一者或多者。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該等規格被分類成動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及雙倍資料速率(DDR)SDRAM。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該等規格被分類成運算隨機存取記憶體(RAM)、繪圖RAM及行動 RAM。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該記憶體區塊晶片包含：一記憶體陣列，其包含複數記憶胞；一列位址解碼器，其被配置成解碼一列位址來選擇性地啟動複數列選擇信號，以用於控制一資料存取至該記憶體陣列的一列區域，並根據在一模式暫存器組中的一列存取資訊組合而控制該等同時啟動的列選擇信號之數目；一行位址解碼器，其被配置成解碼一行位址來選擇性地啟動複數行選擇信號，以用於控制一資料存取至該記憶體陣列的一行區域，並根據在該模式暫存器組中的一行存取資訊組合而控制該等同時啟動的行選擇信號之數目；一資料存取控制單元，其被配置成根據在該模式暫存器組中的一資料存取資訊組，而選擇性地傳送該等列選擇信號及該等行選擇信號至該記憶體陣列，連接一資料傳輸路徑與被選出的記憶胞，並根據該資料存取資訊組而控制該資料傳輸路徑的一資料寬度；及一資料輸入/輸出驅動器，其被配置成放大自該資料傳輸路徑所接收的一信號，以輸出該放大的信號做為該輸出資料，或傳送該輸入資料至該資料傳輸路徑。
  7. 如申請專利範圍第7項所述之半導體裝置，其中該記憶體區塊晶片另包含：一測試單元，其被配置成根據經由一墊所接收的一測試碼而控制該列位址解碼器、該行位址解碼器及該資料輸 入/輸出驅動器；及一修復單元，其被配置成修復該記憶體陣列中有缺陷的一記憶胞。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該信號輸入/輸出晶片被配置成根據該等規格而控制一資料傳輸路徑的一資料寬度。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該信號輸入/輸出晶片被配置成根據在一模式暫存器組中的一資訊組合而控制該輸出資料的一位元構成。
  10. 一種半導體裝置，其包含：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；一主控制晶片，其被配置成解碼一位址及一命令，並選擇性地致能一暫存器以用於設定對應於該等規格之中每一者的一功能，其中該記憶體區塊晶片被配置成在該主控制晶片的控制下，控制一資料存取；及其中該記憶體區塊晶片及該主控制晶片被堆疊，並被配置成經由一晶片穿孔或一傳輸線而在其間傳送信號與接收信號。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該等規格被分類成動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及雙倍資料速率(DDR)SDRAM。
  12. 如申請專利範圍第10項所述之半導體裝置，其中該等規 格被分類成運算隨機存取記憶體(RAM)、繪圖RAM及行動RAM。
  13. 如申請專利範圍第10項所述之半導體裝置，其中該記憶體區塊晶片包含：一記憶體陣列，其包含複數記憶胞；一列位址解碼器，其被配置成解碼一列位址來選擇性地啟動複數列選擇信號，以用於控制一資料存取至該記憶體陣列的一列區域，並根據在一模式暫存器組中的一列存取資訊組合而控制該等同時啟動的列選擇信號之數目；一行位址解碼器，其被配置成解碼一行位址來選擇性地啟動複數行選擇信號，以用於控制一資料存取至該記憶體陣列的一行區域，並根據在該模式暫存器組中的一行存取資訊組合而控制該等同時啟動的行選擇信號之數目；一資料存取控制單元，其被配置成根據在該模式暫存器組中的一資料存取資訊組，而選擇性地傳送該等列選擇信號及該等行選擇信號至該記憶體陣列，連接一資料傳輸路徑與被選出的記憶胞，並根據該資料存取資訊組而控制該資料傳輸路徑的一資料寬度；及一資料輸入/輸出驅動器，其被配置成放大自該資料傳輸路徑所接收的一信號，以輸出該放大的信號做為一輸出資料，或傳送一輸入資料至該資料傳輸路徑。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該記憶 體區塊晶片另包含：一測試單元，其被配置成根據經由一墊所接收的一測試碼而控制該列位址解碼器、該行位址解碼器及該資料輸入/輸出驅動器；及一修復單元，其被配置成修復該記憶體陣列中有缺陷的一記憶胞。
  15. 一種半導體裝置，其包含：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；一電壓產生晶片，其被配置成藉由一電源供應電壓而產生複數內部電壓，以提供該等產生的內部電壓至該記憶體區塊晶片，並根據該等規格而控制該等內部電壓之一電壓位準；及其中該記憶體區塊晶片及該電壓產生晶片被堆疊，並配置成經由一晶片穿孔或一傳輸線而在其間傳送信號與接收信號。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該等規格被分類成動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及雙倍資料速率(DDR)SDRAM。
  17. 如申請專利範圍第15項所述之半導體裝置，其中該等規格被分類成運算隨機存取記憶體(RAM)、繪圖RAM及行動RAM。
  18. 如申請專利範圍第15項所述之半導體裝置，其中該記憶體區塊晶片包含： 一記憶體陣列，其包含複數記憶胞；一列位址解碼器，其被配置成解碼一列位址來選擇性地啟動複數列選擇信號，以用於控制一資料存取至該記憶體陣列的一列區域，並根據在一模式暫存器組中的一列存取資訊組合而控制該等同時啟動的列選擇信號之數目；一行位址解碼器，其被配置成解碼一行位址來選擇性地啟動複數行選擇信號，以用於控制一資料存取至該記憶體陣列的一行區域，並根據在該模式暫存器組中的一行存取資訊組合而控制該等同時啟動的行選擇信號之數目；一資料存取控制單元，其被配置成根據在該模式暫存器組中的一資料存取資訊組，而選擇性地傳送該等列選擇信號及該等行選擇信號至該記憶體陣列，連接一資料傳輸路徑與被選出的記憶胞，並根據該資料存取資訊組而控制該資料傳輸路徑的一資料寬度；及一資料輸入/輸出驅動器，其被配置成放大自該資料傳輸路徑所接收的一信號，以輸出該放大的信號做為一輸出資料，或傳送一輸入資料至該資料傳輸路徑。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該記憶體區塊晶片另包含：一測試單元，其被配置成根據經由一墊所接收的一測試碼而控制該列位址解碼器、該行位址解碼器及該資料輸入/輸出驅動器；及 一修復單元，其被配置成修復該記憶體陣列中有缺陷的一記憶胞。
  20. 一種半導體裝置，其包括穿刺在複數堆疊晶片之間的複數晶片穿孔，且經由該等晶片穿孔或複數傳輸線而在該等堆疊的晶片之間傳送信號與電壓，該半導體裝置包含：一記憶體區塊晶片，其被配置成根據規格而控制一資料存取大小；一信號輸入/輸出晶片，其被配置成自一外部裝置傳送輸入資料至該記憶體區塊晶片，或自該記憶體區塊晶片傳送輸出資料至一外部裝置，並藉由根據該等規格而選擇性地致能一時脈相位控制單元及一信號處理單元來處理該輸入資料或該輸出資料；一主控制晶片，其被配置成解碼一位址及一命令，並選擇性地致能一暫存器以用於設定對應於該等規格之中每一者的一功能；一電壓產生晶片，其被配置成藉由一電源供應電壓而產生複數內部電壓，以提供該等產生的內部電壓至該等堆疊的晶片，並根據該等規格而控制該等內部電壓之一電壓位準，其中該主控制晶片控制該記憶體區塊晶片、該信號輸入/輸出晶片及該電壓產生晶片；及其中該記憶體區塊晶片、該信號輸入/輸出晶片、該主控制晶片及該電壓產生晶片被堆疊，並被配置成經由該等晶片穿孔或該等傳輸線而傳送信號與接收信號。
  21. 如申請專利範圍第20項所述之半導體裝置，其中該等規格被分類成動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及雙倍資料速率(DDR)SDRAM。
  22. 如申請專利範圍第20項所述之半導體裝置，其中該等規格被分類成運算隨機存取記憶體(RAM)、繪圖RAM及行動RAM。
  23. 如申請專利範圍第20項所述之半導體裝置，其中該信號處理單元被配置成執行一錯誤修正碼(ECC)功能、一資料匯流排反相(DBI)功能及一位址匯流排反相(ABI)功能中一者或多者。
  24. 如申請專利範圍第20項所述之半導體裝置，其中該時脈相位控制單元包含一相位鎖定迴路(PLL)及一延遲鎖定迴路(DLL)中至少一者。
  25. 如申請專利範圍第20項所述之半導體裝置，其中該記憶體區塊晶片包含：一記憶體陣列，其包含複數記憶胞；一列位址解碼器，其被配置成解碼一列位址來選擇性地啟動複數列選擇信號，以用於控制一資料存取至該記憶體陣列的一列區域，並根據在一模式暫存器組中的一列存取資訊組合而控制該等同時啟動的列選擇信號之數目；一行位址解碼器，其被配置成解碼一行位址來選擇性地啟動複數行選擇信號，以用於控制一資料存取至該記憶體陣列的一行區域，並根據在該模式暫存器組中的 一行存取資訊組合而控制該等同時啟動的行選擇信號之數目；一資料存取控制單元，其被配置成根據在該模式暫存器組中的一資料存取資訊組，而選擇性地傳送該等列選擇信號及該等行選擇信號至該記憶體陣列，連接一資料傳輸路徑與被選出的記憶胞，並根據該資料存取資訊組而控制該資料傳輸路徑的一資料寬度；及一資料輸入/輸出驅動器，其被配置成放大自該資料傳輸路徑所接收的一信號，以輸出該放大的信號做為該輸出資料，或傳送該輸入資料至該資料傳輸路徑。
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