CN103986460A - 一种使用无锁定指示锁相环的SoC片内时钟生成电路 - Google Patents

Abstract

本发明一种使用无锁定指示锁相环的SoC片内时钟生成电路，通过计数锁定电路来实现在SoC片内自产生的锁定信号。计数锁定电路对片外输入的时钟进行计数，通过无锁定锁相环锁定时间与输入时钟频率相乘的结果获得锁相环锁定时计数器的计数值。如果计数值达到锁相环的锁定时间选择的计数值，计数锁定电路输出稳定指示的锁定信号，锁定信号为低表示锁相环未锁定，为高表示已锁定；通过时钟输出电路解决无锁定锁相环在未锁定前已输出时钟信号的问题，利用与逻辑电路使得无锁定指示锁相环锁定之前SoC无时钟，锁定之后有稳定的时钟，确保SoC设计功能的正确性和可靠性；并且利用同步电路实现了锁定信号与锁相环输出时钟信号的同步。

Description

一种使用无锁定指示锁相环的SoC片内时钟生成电路

技术领域

本发明属于时钟生成电路，具体为一种使用无锁定指示锁相环的SoC片内时钟生成电路。

背景技术

随着芯片频率的提升，锁相环在系统级芯片SoC的设计中得到广泛使用。锁相环主要由鉴相鉴频器、环路滤波器和压控振荡器组成，其输出稳定的时钟需要一段锁定时间，对锁相环锁定方式的设计也决定了锁相环在系统中的具体应用。

锁相环的锁定，一般有两种方式：一种是在锁相环内部设计锁定电路，如中国专利CN102122957A，名称为一种锁相环快速锁定的电路及方法，通过设置和控制宽带宽环路滤波器和窄带宽环路滤波器两个环路达到对锁相环的快速锁定，其实质是设计了一个内部具有锁定指示的锁相环。中国专利CN101588177，名称为数字锁定指示器、锁相环频率综合器及无线收发机，其设计的数字锁定器，包括依次连接的或门、延时电路、触发器组、选择器及控制器。但该锁定器依赖于锁相环内部的鉴相鉴频器，其实质也是设计了一个内部具有锁定指示的锁相环。另一种是锁相环本身无锁定指示，通过额外增加电路，完成对锁相环锁定的指示。中国专利CN1697325，名称为用于锁相环的数字锁定检测器，依据参考时钟产生反馈时钟，该锁定检测器包括匹配检测器和仲裁器。当第一时钟于切换点进行切换时，匹配检测器用于检查第二时钟的切换点是否落于预设时窗；该预设时窗包含该第一时钟的该切换点，而当该第二时钟的该切换点落于该预设时窗时，匹配检测器输出一匹配信号。仲裁器用于计算该匹配信号的连续出现次数，并检查该连续出现次数是否符合第一预设标准，且当该连续出现次数符合该第一预设标准时，输出一锁定信号，表示该反馈时钟进入一锁定状态。该电路设计复杂性高，开销大，不利于设计简单性的要求。上述锁相环的两种锁定方式，在锁相环内部设计锁定电路复杂性高，难度大，且可能会造成误锁定以及失锁情况；无锁定指示的锁相环电路设计相对简单，可靠性高，可通过外部增加开销较小的锁定电路来实现锁定指示，使其灵活性高，适应性强。但是无锁定指示锁相环在未锁定前时钟输出不稳定，必须等待时钟稳定后才可正常使用，而时钟稳定又无锁定指示的问题。

发明内容

针对现有技术中存在的问题，本发明提供一种时钟输出稳定，输出时钟完整的使用无锁定指示锁相环的SoC片内时钟生成电路。

本发明是通过以下技术方案来实现：

一种使用无锁定指示锁相环的SoC片内时钟生成电路，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；计数锁定电路包括计数值寄存器，加法器加数选择器，加法器，计数值选择器，锁定寄存器和计数值判定选择器；计数值寄存器的输出端输出计数值分别与加法器的第一输入端、计数值判定选择器的输入端和计数值选择器的高电平选择输入端连接；加法器加数选择器的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器的第二输入端；加法器的输出端连接计数值选择器的低电平选择输入端；计数值选择器的输出端连接计数值寄存器的触发端；锁定寄存器的输出端输出锁定信号，并分别连接到加法器加数选择器的选择端和计数值选择器的选择端；计数值判定选择器的输出端连接锁定寄存器的触发端，选择端连接锁定时间选择信号；计数值寄存器和锁定寄存器的时钟端分别连接外部时钟信号，复位端分别连接外部复位信号；时钟输出电路包括同步电路和与逻辑电路；经同步电路同步的锁定信号与无锁定指示锁相环输出的锁相环输出时钟信号分别连接到与逻辑电路的输入端，与逻辑电路的输出端输出时钟信号。

优选的，计数值判定选择器包括计数值比较器组和多路选择器；计数值比较器组连接计数值寄存器输出端输出的计数值，用于计数值与设定的不同比较数值进行数值比较，当计数值与比较数值相等时，判定结果为高，否则判定结果为低；设定的不同比较数值分别对应不同的锁定时间，多路选择器的选择端通过锁定时间选择信号选择相应计数值比较器的结果。

优选的，同步电路包括复位端分别连接外部复位信号的第一级同步寄存器和第二级同步寄存器；第一级同步寄存器的输入端连接锁定寄存器输出端输出的锁定信号，输出端连接第二级同步寄存器的输入端，时钟端连接无锁定指示锁相环输出端输出的锁相环时钟信号；第二级同步寄存器的输出端连接与逻辑电路的输入端，时钟端通过反相器连接无锁定指示锁相环输出端输出的锁相环时钟信号。

优选的，锁相环时钟输入端连接外部时钟信号，复位输入端连接外部复位信号，配置输入端连接外部配置信号。

与现有技术相比，本发明具有以下有益的技术效果：

本发明通过计数器锁定电路实现对锁相环时钟信号的锁定控制，通过计数锁定电路来实现在SoC片内自产生的锁定信号。计数锁定电路对片外输入的时钟进行计数，通过无锁定锁相环锁定时间与输入时钟频率相乘的结果获得锁相环锁定时计数器的计数值。如果计数值达到锁相环的锁定时间选择的计数值，计数锁定电路输出稳定指示的锁定信号，锁定信号为低表示锁相环未锁定，锁定信号为高表示锁相环已锁定；通过时钟输出电路解决无锁定锁相环在未锁定前已输出时钟信号的问题，利用与逻辑电路使得无锁定指示锁相环锁定之前，SoC无时钟，无锁定指示锁相环锁定之后，SoC有稳定的时钟，确保SoC设计功能的正确性和可靠性；并且利用同步电路实现了锁定信号与锁相环输出时钟信号的同步；计数锁定电路在锁定信号拉高后，计数值保持不变，从而降低了功耗。

进一步的，利用设定的比较数值，通过计数值判定选择器中的计数值比较器组提供了若干能够进行选择的档位，使其能够进行配置操作，提高了本发明所述SoC片的环境适应能力，并且通过对选择档位对应比较数值的比较判定，输出高低电平。避免了因受工艺、电压、温度的影响，SoC片内的无锁定指示锁相环的锁定时间有一定偏差，同时针对不同的使用频率，即外部输入时钟频率不同，避免了以相同的判定值判定锁相环锁定时间，实际的锁定信号输出时间不同的问题。

进一步，锁定信号与锁相环输出时钟信号通过两级同步实现同步处理，通过第二级同步采用锁相环输出时钟的反相，能更好的满足时钟控制中与逻辑的时序要求，同时通过与逻辑保证了最终输出时钟的完整性。

附图说明

图1为本发明实例中所述的无锁定指示锁相环的端口结构示意图。

图2为本发明实例中所述的计数锁定电路的结构示意图。

图3为本发明实例中所述的时钟输出电路示意图。

图中：1为计数值寄存器，2为加法器加数选择器，3为加法器，4为计数值选择器，5为锁定寄存器，6为计数值判定选择器。

具体实施方式

下面结合附图对本发明做进一步详细描述：

本发明一种使用无锁定指示锁相环的SoC片内时钟生成电路，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；如图2所示，计数锁定电路包括计数值寄存器1，加法器加数选择器2，加法器3，计数值选择器4，锁定寄存器5和计数值判定选择器6；计数值寄存器1的输出端输出计数值分别与加法器3的第一输入端、计数值判定选择器6的输入端和计数值选择器4的高电平选择输入端连接；加法器加数选择器2的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器3的第二输入端；加法器3的输出端连接计数值选择器4的低电平选择输入端；计数值选择器4的输出端连接计数值寄存器1的触发端；锁定寄存器5的输出端输出锁定信号，并分别连接到加法器加数选择器2的选择端和计数值选择器4的选择端；计数值判定选择器6的输出端连接锁定寄存器5的触发端，选择端连接锁定时间选择信号；计数值寄存器1和锁定寄存器5的时钟端分别连接外部时钟信号，复位端分别连接外部复位信号；如图1和图3所示，时钟输出电路包括同步电路和与逻辑电路；经同步电路同步的锁定信号与无锁定指示锁相环输出的锁相环输出时钟信号分别连接到与逻辑电路的输入端，与逻辑电路的输出端输出时钟信号。

其中，如图1所示，锁相环时钟输入端连接外部时钟信号，复位输入端连接外部复位信号，配置输入端连接外部配置信号，输出仅有时钟输出CLK_OUT，无相应锁定指示信号。

如图2所示，计数值判定选择器6包括计数值比较器组和多路选择器；计数值比较器组连接计数值寄存器1输出端输出的计数值，计数值比较器组用于计数值与设定的不同比较数值进行数值比较，当计数值与比较数值相等时，判定结果为高，否则判定结果为低；设定的不同比较数值分别对应不同的锁定时间，多路选择器的选择端通过锁定时间选择信号选择相应计数值比较器的结果。

如图3所示，同步电路包括复位端分别连接外部复位信号的第一级同步寄存器和第二级同步寄存器；第一级同步寄存器的输入端连接锁定寄存器输出端输出的锁定信号，输出端连接第二级同步寄存器的输入端，时钟端连接无锁定指示锁相环输出端输出的锁相环时钟信号；第二级同步寄存器的输出端连接与逻辑电路的输入端，时钟端通过反相器连接无锁定指示锁相环输出端输出的锁相环时钟信号。

具体的，如图2所示，计数值寄存器1用来保存n位的计数值，时钟信号为输入外部时钟信号，复位信号为输入的外部复位信号；加法器加数选择器2根据锁定信号选择相应的加数，当锁定信号为高时，表示锁相环已经锁定，选择加数’0’，当锁定信号为低时，表示锁相环未锁定，选择加数’1’；加法器3对计数值和加法器加数进行加法运算，得到加法器计数值；锁定信号对加法器计数值和计数值进行选择，当锁定信号为高时，表示锁相环已经锁定，计数值选择器4选择计数值作为计数值寄存器1的D端，当锁定信号为低时，表示锁相环未锁定，选择加法器计数值作为计数值寄存器的D端；根据m位不同的锁定时间选择信号，计数值判定选择器6选择不同的比较数值n0或n1，…，n2^m-1与计数值进行比较判定，即通过选择不同的锁定时间选择不同的比较数值，当计数值与选定的比较数值相等时，判定结果为高，否则判定结果为低，并将此判定结果输出；锁定寄存器5用来保存锁定信号，判定结果与锁定信号进行或逻辑作为锁定寄存器的D端，时钟信号为外部输入时钟，复位信号为外部输入复位信号；D端表示各个寄存器的触发端。

如图3所示，锁定信号与锁相环输出时钟信号为异步信号，对锁定信号进行两级同步：第一级同步寄存器，D端为锁定信号，时钟采用锁相环输出时钟信号，复位信号为外部输入复位信号；第二级同步寄存器，D端为第一级同步寄存器的输出Q端，时钟采用锁相环输出时钟信号的反相，复位信号为输入的外部复位信号。第二级寄存器的输出Q端，即同步后的锁定信号与锁相环输出时钟信号进行与逻辑，作为最终时钟信号输出。

本发明在使用时，首先，SoC片内自产生锁定信号，通过计数锁定电路来实现。计数锁定电路对SoC片外输入时钟进行计数，通过无锁定锁相环的锁定时间与输入的外部时钟信号的频率相乘的结果获得锁相环锁定时计数器的计数值。如果计数值达到锁相环锁定时间的对应的比较数值，则生成片内锁相环输出稳定指示的锁定信号，锁定信号为低表示锁相环未锁定，锁定信号为高表示锁相环已锁定；其次，设计SoC片内锁相环锁定信号输出时间可配置，即判定锁相环锁定的计数值判定选择器能够进行配置；第三，锁定信号控制计数器的计数值，锁定信号为低时，计数值在每个输入时钟上升沿自加1，锁定信号为高后，计数值在每个时钟上升沿自加0，即计数值保持不变。第四，由于锁定信号与锁相环输出时钟信号采用异步处理，对锁定信号进行两级同步，第一级同步采用锁相环输出时钟信号，第二级同步采用锁相环输出时钟信号的反相；第五，同步后的锁定信号与锁相环输出时钟信号进行与逻辑，作为最终时钟。基于这样的结构设计，可以实现SoC片内无锁定指示锁相环在时钟未稳定前SoC片内无时钟，在时钟稳定后SoC片内为稳定完整的时钟。本优选实例中将其应用于一款兼容SPARC V8结构处理器的SoC中，该SoC使用了本发明中的无锁定指示锁相环的时钟生成电路，使无锁定指示锁相环锁定后，SoC片内生成稳定完整的时钟，从而保证了SoC功能的正确性和可靠性。由于本发明的计数锁定电路和时钟输出电路简单，易于集成，且电路中进行了低功耗控制，在大规模SoC下，其增加的面积和功耗可以忽略。

Claims (4)

1.一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，包括无锁定指示锁相环，计数锁定电路和时钟输出电路；

所述的计数锁定电路包括计数值寄存器(1)，加法器加数选择器(2)，加法器(3)，计数值选择器(4)，锁定寄存器(5)和计数值判定选择器(6)；计数值寄存器(1)的输出端输出计数值分别与加法器(3)的第一输入端、计数值判定选择器(6)的输入端和计数值选择器(4)的高电平选择输入端连接；加法器加数选择器(2)的高电平选择输入端连接低电平信号，低电平选择输入端连接高电平信号，输出端连接加法器(3)的第二输入端；加法器(3)的输出端连接计数值选择器(4)的低电平选择输入端；计数值选择器(4)的输出端连接计数值寄存器(1)的触发端；锁定寄存器(5)的输出端输出锁定信号，并分别连接到加法器加数选择器(2)的选择端和计数值选择器(4)的选择端；计数值判定选择器(6)的输出端连接锁定寄存器(5)的触发端，选择端连接锁定时间选择信号；计数值寄存器(1)和锁定寄存器(5)的时钟端分别连接外部时钟信号，复位端分别连接外部复位信号；

所述的时钟输出电路包括同步电路和与逻辑电路；经同步电路同步的锁定信号与无锁定指示锁相环输出的锁相环输出时钟信号分别连接到与逻辑电路的输入端，与逻辑电路的输出端输出时钟信号。

2.根据权利要求1所述的一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，计数值判定选择器(6)包括计数值比较器组和多路选择器；计数值比较器组连接计数值寄存器(1)输出端输出的计数值，用于计数值与设定的不同比较数值进行数值比较，当计数值与比较数值相等时，判定结果为高，否则判定结果为低；设定的不同比较数值分别对应不同的锁定时间，多路选择器的选择端通过锁定时间选择信号选择相应计数值比较器的结果。

3.根据权利要求1所述的一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，所述的同步电路包括复位端分别连接外部复位信号的第一级同步寄存器和第二级同步寄存器；第一级同步寄存器的输入端连接锁定寄存器输出端输出的锁定信号，输出端连接第二级同步寄存器的输入端，时钟端连接无锁定指示锁相环输出端输出的锁相环时钟信号；第二级同步寄存器的输出端连接与逻辑电路的输入端，时钟端通过反相器连接无锁定指示锁相环输出端输出的锁相环时钟信号。

4.根据权利要求1所述的一种使用无锁定指示锁相环的SoC片内时钟生成电路，其特征在于，所述的锁相环时钟输入端连接外部时钟信号，复位输入端连接外部复位信号，配置输入端连接外部配置信号。