CN109150171A - 一种高速低抖动的鉴频鉴相器及时钟数据恢复电路 - Google Patents
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Abstract
本发明公开了一种高速低抖动的鉴频鉴相器及时钟数据恢复电路，鉴频鉴相器包括产生Q路信号的Q路Bang‑Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang‑Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang‑Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器。本发明中的Alexander PD在Bang‑Bang型PD的基础上增加了两个DFF以及两个XOR构成。FD由两个锁存器与一个三态选择器组成。本发明的PFD既可以在鉴频过程中快速进行频率捕获功能，也可以在频率锁定后使Alexander PD进行相位追踪的过程。
Description
技术领域
本发明涉及一种高速低抖动的鉴频鉴相器及时钟数据恢复电路，以提高环路性能，属于半导体集成电路设计技术。
背景技术
鉴频鉴相器(Phase Frequency Detector，简称PFD)是对输入数据信号与环路恢复出来的时钟信号进行检测判断的，根据时钟信号与数据信号的相位关系得到相对应的输出。在锁相环以及时钟恢复电路中有重要应用。在集成电路中，鉴频鉴相器主要分为两类：一类是基于周期信号(时钟)的PFD，一类是基于伪随机信号的PFD。当然由于时钟可以视为是一种特殊的数据信号，所以一般基于时钟的PFD不适用于数据信号，但基于数据的PFD却可以适用于时钟信号，并且相对来说，基于数据的PFD要复杂的多。
Alexander PD是利用数据本身进行再定时的PD，如图3所示。在数据转换沿，采用多点采样，得到的信息进行逻辑运算可得到具体的相位信息。如图4所示，三个连续的时钟边沿采样数据得到S1、S2、S3，并根据这些得到的数据进行边沿与相位差检测。如图4(a)所示，S2和S3相同且S1相反，则时钟超前。如果S1和S2相同且S3相反，则时钟滞后，如图4(b)。图4(c)显示无数据转换。
Bang-Bang型PFD是由两个Bang-Bang型PD与三态输出的FD构成，如图5所示。其中的Bang-Bang型PD由三个主从触发器DFF1、DFF2和DFF3组成。DFF1与DFF2分别在时钟的下降沿和上升沿采样输入数据。根据时钟与数据的相对情况，DFF1的输出将超前或滞后DFF2的输出。DFF3在DFF2的下降沿采样DFF1输出，进而输出一个二进制信号，表征时钟超前或滞后输入数据。经过两路时钟与输入数据的相位关系判断后得到相位信息，输入至三态输出的FD模块，采用频率旋转检测技术得到最终的输出。即判断出时钟频率与输入数据的频率关系。如图6所示，图6(a)为输入数据频率小于时钟信号的频率；图6(b)表示输入数据的频率大于时钟信号的频率；图6(c)表示恢复的时钟频率与输入数据的频率相等。当频率相等后，FD两端输出都为高电平。此时退出频率锁定环路，进入下一个鉴相阶段。
发明内容
发明目的：为了克服现有技术的鉴频鉴相器存在的不足，本发明提供一种高速低抖动的鉴频鉴相器(PFD)及基于该鉴频鉴相器的时钟数据恢复电路，以获得更好的环路性能。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种高速低抖动的鉴频鉴相器，包括产生Q路信号的Q路Bang-Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang-Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang-Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器；
所述Q路Bang-Bang型PD中，时钟信号CLKQ经过DFF7上升沿采样输入信号DATAIN得到的数据，时钟信号CLKQ经过DFF6下降沿采样输入信号DATAIN得到的数据，经过DFF8进行下降沿采样得到输出信号PDA；
所述I路Bang-Bang型PD中，时钟信号CLKI经过DFF1上升沿采样输入信号DATAIN得到的数据，时钟信号CLKI经过DFF3下降沿采样输入信号DATAIN得到的数据，经过DFF5进行下降沿采样得到输出信号PDB；
所述输出信号PDA对输出信号PDB经过Latch2进行高电平锁存后反向输入到三态选择器的D1端口，输出信号PDB对输出信号PDA经过Latch2进行低电平锁存输入到三态选择器的D2端，经过三态选择器输出一对差分信号(FDup,FDdw)；
时钟信号CLKI经由DFF1对输入信号DATAIN进行上升沿采样得到S3信号；时钟信号CLKI经由DFF3对输入信号DATAIN进行上升沿采样得到S0信号；时钟信号CLKI经由DFF2对输入信号DATAIN进行上升沿采样得到S1信号；时钟信号CLKI经由DFF4对输入信号DATAIN进行上升沿采样得到S2信号；最后S1信号与S2信号进入XOR1，S2信号与S3信号进入XOR2。
其中，Bang-Bang型PFD为Bang-Bang型鉴频鉴相器，Bang-Bang型PD为Bang-Bang型鉴相器，Alexander PD为线性鉴相器，三态输出FD表示三态输出鉴频器，DFF表示D类型触发器，XOR表示异或门，Latch表示锁存器，V/I表示电压电流转换电路，VCO表示压控振荡器，Ring VCO表示环形振荡器。
本案提供的鉴频鉴相器，在Bang-Bang型PFD的基础上，将产生I路信号(即鉴相环路)的Bang-Bang型PD采用Alexander PD进行替换，，同时增加了两个DFF与两个XOR实现鉴相环路的低抖动。
所述的鉴频鉴相器包括第一组主从触发器、第二组主从触发器、三态输出FD与两个DFF(DFF2与DFF4)、两个XOR(用于组成Alexander PD)。其中第一组DFF，其中DATAIN与CLKQ作为DFF6与DFF7的输入信号，CLKQ反向接DFF6。DFF8在DFF7的下降沿采样DFF6的输出；第二组DFF中，其中DATAIN与CLKI作为DFF1与DFF3的输入信号，CLKI反向接DFF3。DFF5在DFF1的下降沿采样DFF3的输出；三态输出的FD，其中第一组DFF与第二组DFF作为输入，第一组DFF经由第二组DFF的输出高电平锁存后反向传入D1，第一组DFF经由第二组DFF的输出低电平锁存后反向传入D2，最终经三态选择输出FDup FDdw信号。
两个DFF、两个XOR以及第二组中的DFF1、DFF3构成了Alexander PD，其中CLKI上升沿采样DATAIN信号得到S3，CLKI下降沿采样DATAIN信号得到S0，CLKI上升沿采样S3信号得到S1，CLKI上升沿采样S0信号得到S2，S1与S2输入到XOR1，S0与S3输入到XOR2，最终得到恢复的时钟与输入数据的相位关系。
具体的，所述差分信号(FDup,FDdw)为(0,1)、(1,0)和(1,1)时，分别表示时钟频率相对于输入信号DATAIN落后、超前和相等。
具体的，将XOR2和XOR1输出的信号标记为(Early,Late)，所述(Early,Late)的值为(1,0)、(0,1)和(0,0)。
一种高速低抖动的时钟数据恢复电路CDR，包括上述高速低抖动的鉴频鉴相器、V/I FD模块、V/I PD模块和双端控制型VCO；所述鉴频鉴相器输出的(FDup,FDdw)信号作为V/IFD模块的输入信号，V/I FD模块的输出信号接入双端控制型VCO的粗调端，粗调端的压控增益KVCO较大，用于加快锁定时间；所述鉴频鉴相器输出的(Early,Late)作为V/I PD模块的输入信号，V/I PD模块的输出信号接入双端控制型VCO的细调端，细调端的压控增益KVCO较小，用于相位锁定。
本案提供的高速低抖动的时钟数据恢复电路CDR，采用的鉴频鉴相器由一个Bang-Bang型PD、一个Alexander PD(包含一个双边沿D触发器)和鉴频器(FD)组成。其中的鉴频环路由DATAIN与CLKQ经过Bang-Bang型PD判断输出PDA节点数据，DATAIN与CLKI经过DFF1与DFF3的上升沿与下降沿采样经过双边沿D触发器得到PDB节点数据。PDA与PDB数据进入FD模块，经过两个锁存器的高电平与低电平锁存的数据进入三态选择器得出时钟频率相对于输入数据的落后、超前以及相等对应的FDUP输出为“0”，FDDW为“1”；FDUP为“1”，FDDW为“0”；FDUP为“1”，FDDW为“1”三种输出结果。
同时在鉴相环路，经过DFF1由CLKI对DATAIN上升沿采样输入到DFF2同时输入到XOR2，在经过CLKI的上升沿采样输入到XOR1。经过DFF3由CLKI对DATAIN下降沿采样输入到DFF4，在经过CLKI的上升沿采样输入到XOR1与XOR2。经由XOR运算得到Early为“1”，Late为“0”；Early为“0”，Late为“1”；Early为“0”，Late为“0”三种结果。
本案提供的高速低抖动的时钟数据恢复电路CDR采用双回路结构，包括频率辅助捕获回路和鉴相回路，频率捕获回路用于提高CDR的频率捕获范围，同时可以加快锁定时间，因此要求VCO为双端控制结构。双端控制型VCO包括粗调端以及细调端，粗调端的KVCO较大，用来加快锁定时间；细调端的KVCO较小，用来进行相位锁定，如图1所示。
在超高速数据采样中，由于PD与FD的三种状态输出导致其输出并非只有高低两个状态，因而PD的输出电压本身携带了一些相位差信息。因此我们设计V/I PD模块与V/I FD模块采用差分输入单端输出的cascode电流源结构。
从基于本案的Ring VCO的延迟单元可以看出，VC与VT为延迟单元的两个控制端口，分别控制一组NMOS与PMOS构成的调谐管。此种调谐方式能够使得VCO的调谐范围覆盖整个电压范围。V/I FD模块连接鉴频端的三态输出分别表征时钟频率高于数据频率、时钟频率低于数据频率与时钟频率等于数据频率，对应着V/I FD模块对粗调端节点的放电、充电以及不充不放。同样，V/I PD模块连接鉴相环路用以判断时钟相位与数据相位的关系，本案设计的鉴频鉴相器可以判断出时钟相位领先于数据相位、时钟相位落后于数据相位以及无数据变化三种状态，对应着V/I PD模块对细调端节点的放电、充电以及不充不放。
有益效果：本发明提供的高速低抖动的鉴频鉴相器及时钟数据恢复电路，相对于现有技术，具有如下优势：保留了Bang-Bang型PFD能够快速且频率辅助捕获范围也较大的优势，同时采用Alexander PD取代鉴相环路的Bang-Bang型PD，使得在频率锁定后鉴相环路的工作能降低抖动，对连“0”连“1”的数据不会出现类似Bang-Bang型PD失锁的现象。本发明中的Alexander PD在Bang-Bang型PD的基础上增加了两个DFF以及两个XOR构成。FD由两个锁存器与一个三态选择器组成。本发明的PFD既可以在鉴频过程中快速进行频率捕获功能，也可以在频率锁定后使Alexander PD进行相位追踪的过程。在鉴相过程中，使用AlexanderPD不仅可以判断出时钟相位与数据相位的先后关系，还可以判断出数据信号不变即长“1”与长“0”的情况。环路中的双控制端Ring VCO采用四级环路生成正交时钟信号，采用新型调谐方式的环形结构，不仅可以节省面积还可以提高调谐线性度。V/I模块包括鉴相环路的V/I以及鉴频环路的V/I模块，都采用差分输入单端输出的结构，因为根据鉴频鉴相器(PFD)的输出并非只有高低两个状态，所以采用本结构的V/I模块。
附图说明
图1为环路中环形振荡器的延迟单元电路图；
图2为环路中电压电流转换电路的电路图；
图3为Alexander PD电路原理图；
图4为Alexander PD的时序分析图；4(a)为S2和S3相同、但与S1相反情况，4(b)为S1和S2相同、但与S3相反情况，4(c)为S1、S2和S3相同情况；
图5为Bang-Bang型PFD电路原理图；
图6为Bang-Bang型PFD的时序分析图；6(a)为输入数据频率小于时钟信号的频率情况，6(b)表示输入数据的频率大于时钟信号的频率情况，6(c)表示恢复的时钟频率与输入数据的频率相等情况；
图7为本发明的高速低抖动鉴频鉴相器电路原理图；
图8为本发明的鉴频输出的仿真曲线；8(a)时钟频率小于数据频率，此时的FDup端口有充电过程，时钟频率增加；8(b)时钟频率大于数据频率，此时的FDdw端口有放电过程，时钟频率减小；8(c)时钟频率等于数据频率，此过程两端口不存在充放电；
图9为本发明的鉴相输出的仿真曲线；9(a)时钟相位滞后数据相位，Early端口充电，时钟相位追赶数据相位；9(b)时钟相位超前数据相位，Late端口放电，时钟相位减小；
图10为CDR的结构示意图；
图11为环路CDR的粗调端以及细调端的电压仿真曲线；
图12为环路CDR的恢复出的时钟眼图；
图13为环路CDR的恢复出的数据眼图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种全新的鉴频鉴相器，可以保留Bang-Bang型PFD的快速频率捕获能力，同时也可以在频率锁定后的鉴相阶段得到低抖动的性能。
参照图7是本发明的高速低抖动的鉴频鉴相器。鉴频鉴相器包括Q路的Bang-Bang型PD(DFF6、DFF7、DFF8)、I路的Bang-Bang型PD(DFF1、DFF3、DFF5)、三态输出FD与两个DFF(DFF2与DFF4)、两个XOR(用于组成Alexander PD)。其中Q路的Bang-Bang型PD，DATAIN与CLKQ作为DFF6与DFF7的输入信号，CLKQ反向接DFF6。DFF8在DFF7的下降沿采样DFF6的输出；I路的Bang-Bang型PD中DATAIN与CLKI作为DFF1与DFF3的输入信号，CLKI反向接DFF3。DFF5在DFF1的下降沿采样DFF3的输出；三态输出的FD，其中Q路的Bang-Bang型PD与I路的Bang-Bang型PD输出作为输入，Q路的Bang-Bang型PD经由I路的Bang-Bang型PD的输出高电平锁存后反向传入D1，Q路的Bang-Bang型PD经由I路的Bang-Bang型PD的输出低电平锁存后反向传入D2，最终经三态选择输出(FDup,FDdw)信号。
两个DFF、两个XOR以及第二组中的DFF1、DFF3构成了Alexander PD，其中CLKI上升沿采样DATAIN信号得到S3，CLKI下降沿采样DATAIN信号得到S0，CLKI上升沿采样S3信号得到S1，CLKI上升沿采样S0信号得到S2，S1与S2输入到XOR1，S0与S3输入到XOR2，最终得到恢复的时钟与输入数据的相位关系。
图8为本发明的鉴频端的输出，8(a)时钟频率小于数据频率，此时的FDup端口有充电过程，时钟频率增加；8(b)时钟频率大于数据频率，此时的FDdw端口有放电过程，时钟频率减小；8(c)时钟频率等于数据频率，此过程两端口不存在充放电。
图9为本发明的鉴相端的输出，9(a)时钟相位滞后数据相位，Early端口充电，时钟相位追赶数据相位；9(b)时钟相位超前数据相位，Late端口放电，时钟相位减小。从输出信号波形看，当无数据变化时，输出信号都为“0”。所以实现本发明的功能。
图11为25Gb/s的CDR电路的细调端以及粗调端的电压变化曲线。图中粗调端压控曲线在锁定后电压无变化；细调端的电压为在一固定电平上下波动，出现中心电平变化是因为细调端接的是一个电阻串联一个电容的结构。
图12为CDR恢复出的时钟眼图，从仿真图中看出恢复时钟抖动约为3pspp。
图13为CDR恢复出的数据眼图，从仿真图看出恢复数据抖动约为3pspp。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (5)
1.一种高速低抖动的鉴频鉴相器，其特征在于：包括产生Q路信号的Q路Bang-Bang型PD、产生I路信号的Alexander PD和三态输出FD；所述Q路Bang-Bang型PD包括DFF6、DFF7和DFF8；所述Alexander PD包括DFF1、DFF2、DFF3、DFF4、DFF 5、XOR1和XOR2，其中DFF1、DFF3和DFF5构成I路Bang-Bang型PD；所述三态输出FD包括Latch1、Latch2和三态选择器；
所述Q路Bang-Bang型PD中，时钟信号CLKQ经过DFF7上升沿采样输入信号DATAIN得到的数据，时钟信号CLKQ经过DFF6下降沿采样输入信号DATAIN得到的数据，经过DFF8进行下降沿采样得到输出信号PDA；
所述I路Bang-Bang型PD中，时钟信号CLKI经过DFF1上升沿采样输入信号DATAIN得到的数据，时钟信号CLKI经过DFF3下降沿采样输入信号DATAIN得到的数据，经过DFF5进行下降沿采样得到输出信号PDB；
所述输出信号PDA对输出信号PDB经过Latch2进行高电平锁存后反向输入到三态选择器的D1端口，输出信号PDB对输出信号PDA经过Latch2进行低电平锁存输入到三态选择器的D2端，经过三态选择器输出一对差分信号(FDup,FDdw)；
时钟信号CLKI经由DFF1对输入信号DATAIN进行上升沿采样得到S3信号；时钟信号CLKI经由DFF3对输入信号DATAIN进行上升沿采样得到S0信号；时钟信号CLKI经由DFF2对输入信号DATAIN进行上升沿采样得到S1信号；时钟信号CLKI经由DFF4对输入信号DATAIN进行上升沿采样得到S2信号；最后S1信号与S2信号进入XOR1，S2信号与S3信号进入XOR2。
2.根据权利要求1所述的高速低抖动的鉴频鉴相器，其特征在于：所述差分信号(FDup,FDdw)为(0,1)、(1,0)和(1,1)时，分别表示时钟频率相对于输入信号DATAIN落后、超前和相等。
3.根据权利要求1所述的高速低抖动的鉴频鉴相器，其特征在于：将XOR2和XOR1输出的信号标记为(Early,Late)，所述(Early,Late)的值为(1,0)、(0,1)和(0,0)。
4.一种高速低抖动的时钟数据恢复电路，其特征在于：包括权1所述的高速低抖动的鉴频鉴相器、V/I FD模块、V/I PD模块和双端控制型VCO；所述鉴频鉴相器输出的(FDup,FDdw)信号作为V/I FD模块的输入信号，V/I FD模块的输出信号接入双端控制型VCO的粗调端，粗调端的压控增益KVCO较大，用于加快锁定时间；所述鉴频鉴相器输出的(Early,Late)作为V/I PD模块的输入信号，V/I PD模块的输出信号接入双端控制型VCO的细调端，细调端的压控增益KVCO较小，用于相位锁定。
5.根据权利要求4所述的高速低抖动的时钟数据恢复电路，其特征在于：所述V/I PD模块与V/I FD模块采用差分输入单端输出的cascode电流源结构。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109921787A (zh) * | 2019-02-27 | 2019-06-21 | 东南大学 | 一种宽牵引范围的鉴频鉴相器 |
| CN110865957A (zh) * | 2019-11-15 | 2020-03-06 | 上海移芯通信科技有限公司 | 一种uart接口的数据接收方法和装置 |
| CN113541915A (zh) * | 2021-06-11 | 2021-10-22 | 珠海亿智电子科技有限公司 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
| CN113644909A (zh) * | 2021-08-20 | 2021-11-12 | 天津大学 | 一种用于pam4接收机的时钟与数据恢复电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
| US20060250192A1 (en) * | 2005-05-04 | 2006-11-09 | Realtek Semiconductor Corporation | Phase and frequency detection circuits for data communication systems |
| CN101194419A (zh) * | 2005-05-24 | 2008-06-04 | 菲尼萨公司 | 用于时钟恢复的模式相关相位检测器 |
| CN103414464A (zh) * | 2013-08-08 | 2013-11-27 | 南京邮电大学 | 一种基于相位选择插值型的半速率时钟数据恢复电路 |
-
2018
- 2018-09-14 CN CN201811074283.9A patent/CN109150171B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| US20040114702A1 (en) * | 2002-12-12 | 2004-06-17 | International Business Machines Corporation | Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor |
| US20060250192A1 (en) * | 2005-05-04 | 2006-11-09 | Realtek Semiconductor Corporation | Phase and frequency detection circuits for data communication systems |
| CN101194419A (zh) * | 2005-05-24 | 2008-06-04 | 菲尼萨公司 | 用于时钟恢复的模式相关相位检测器 |
| CN103414464A (zh) * | 2013-08-08 | 2013-11-27 | 南京邮电大学 | 一种基于相位选择插值型的半速率时钟数据恢复电路 |
Non-Patent Citations (2)
| Title |
|---|
| JRI LEE等: "Analysis and Modeling of Bang-Bang Clock and Data Recovery Circuits", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 * |
| 李志贞: "超高速并行时钟数据恢复电路的研究与设计", 《中国硕士学位论文全文数据库 信息科技辑》 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109921787A (zh) * | 2019-02-27 | 2019-06-21 | 东南大学 | 一种宽牵引范围的鉴频鉴相器 |
| CN110865957A (zh) * | 2019-11-15 | 2020-03-06 | 上海移芯通信科技有限公司 | 一种uart接口的数据接收方法和装置 |
| CN113541915A (zh) * | 2021-06-11 | 2021-10-22 | 珠海亿智电子科技有限公司 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
| CN113541915B (zh) * | 2021-06-11 | 2024-04-16 | 珠海亿智电子科技有限公司 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
| CN113644909A (zh) * | 2021-08-20 | 2021-11-12 | 天津大学 | 一种用于pam4接收机的时钟与数据恢复电路 |
| CN113644909B (zh) * | 2021-08-20 | 2023-08-29 | 天津大学 | 一种用于pam4接收机的时钟与数据恢复电路 |
Also Published As
| Publication number | Publication date |
|---|---|
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