CN113541915A - 一种宽动态范围的快速时钟恢复实现方法及装置 - Google Patents
一种宽动态范围的快速时钟恢复实现方法及装置 Download PDFInfo
- Publication number
- CN113541915A CN113541915A CN202110655610.5A CN202110655610A CN113541915A CN 113541915 A CN113541915 A CN 113541915A CN 202110655610 A CN202110655610 A CN 202110655610A CN 113541915 A CN113541915 A CN 113541915A
- Authority
- CN
- China
- Prior art keywords
- phase
- clock
- selector
- output
- phase error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000011084 recovery Methods 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000001914 filtration Methods 0.000 claims description 14
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Abstract
本发明公开了一种宽动态范围的快速时钟恢复实现方法及装置，其包括鉴相单元，鉴相单元包括两个鉴相器和一个选择器，两个鉴相器的数据输入端均用于输入数据，两个鉴相器的时钟输入端用于时钟输入，两个鉴相器的相位输出端均分别输出相位误差信号至选择器，选择器实时选择正确的一个鉴相器作为相位误差选择信号输出结果。本发明采用了两个鉴相器，并根据鉴相单元的结果选择其中一个鉴相器作为输出，这种操作使得该鉴相器输出的相位误差信号具有一定的频率偏差信息，因而能够直接应用于各种传统的CDR架构，并且因为有较大的频率偏差容忍能力，可以降低系统对精准时钟的需求，进一步降低系统复杂度，具有宽动态范围的优点。
Description
技术领域
本发明涉及数字通信技术领域，特别是涉及一种宽动态范围的快速时钟恢复实现方法及装置。
背景技术
CDR(clock data recovery，时钟数据恢复)是现代高速数字通信系统比较常用的一种技术方案。传统的时钟恢复系统采用双环路结构，包括一个数据恢复模块和一个精确时钟生成模块(通常是PLL，phase lock loop，锁相环)。
其中，精确时钟生成模块的作用是确保初始时钟频率接近于接收到的数据速率，因为数据恢复模块通常没有鉴频功能，所以需要时钟生成模块提供一个频偏较小的时钟，因此，该时钟生成模块通常还需要一个晶振或其他稳定时钟作为参考源。也就是传统的基于bang-bang鉴相器的CDR架构需要精准的时钟源作为参考源，如图1所示，否则频率偏差(输入数据波特率和本地时钟频率偏差)较大时，加上传统的单个鉴相器输出不能代表此时真实的频率差异，CDR电路无法正常锁定或者锁定时间过长。
如图2所示，在本地频率偏快的情形下，传统的基于bang-bang鉴相器的CDR实现方法相关波形，当本地时钟频率较快的情况下，输出的相位信息呈现一种规律的从滞后到超前，再到有可能的发生错误(发生错误的原因之一是用于作为参考的前后两个采样时刻正好发生在数据的翻转沿)，其均值接近于0，因而不能达到调整频率的目的。如图3所示，在本地频率偏慢的情形下，传统的基于bang-bang鉴相器的CDR实现方法相关波形，当本地时钟频率较慢的情况下，输出的相位信息呈现一种规律的从超前到滞后再到有可能的发生错误，其均值也接近于0，因而不能达到调整频率的目的。
发明内容
针对上述现有技术存在的缺陷，本发明的目的在于提供一种宽动态范围的快速时钟恢复实现方法及装置。
为实现上述目的，本发明提供了一种宽动态范围的快速时钟恢复实现方法，包括鉴相单元，所述鉴相单元包括两个鉴相器和一个选择器，两个所述鉴相器的数据输入端均用于输入数据，两个所述鉴相器的时钟输入端用于时钟输入，两个所述鉴相器的相位输出端均分别输出相位误差信号至所述选择器，所述选择器实时选择正确的一个所述鉴相器作为相位误差选择信号输出结果。
优选地，当存在时钟频偏时，两个所述鉴相器的相位输出端均分别输出频繁交替的相位误差信号至所述选择器进行选择，确保得到的相位误差选择信号包含足够的频率信息。
优选地，当时钟频率偏快时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在超前状态。
优选地，当时钟频率偏慢时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在滞后状态。
优选地，当没有时钟频偏时，两个所述鉴相器的输出选择会维持不变，得到真实的相位误差选择信号，使得环路进行相位锁定。
优选地，该方法包括用于处理频率信息的滤波单元，所述滤波单元的输入端与所述选择器连接，用于相位误差选择信号的输入。
优选地，该方法包括振荡器，所述滤波单元的输出端与所述振荡器连接，以控制所述振荡器自身产生与输入数据同步的时钟。
优选地，该方法包括相位插值单元，所述滤波单元的输出端与所述相位插值单元连接，以控制需时钟输入的所述相位插值单元产生与输入数据同步的时钟。
优选地，当存在时钟频偏时，所述滤波单元根据频率信息进行调整，所述鉴相单元进行鉴频，并锁定相位误差选择信号不再频繁切换，固定选择一路鉴相器输出采样后的信号。
本发明还提供了一种宽动态范围的快速时钟恢复实现装置，该装置包括数字时钟恢复模块，所述数字时钟恢复模块采用宽动态范围的快速时钟恢复实现方法。
与现有技术相比，本发明的有益效果是：
1、本发明采用了两个鉴相器，并根据鉴相单元的结果选择其中一个鉴相器作为输出，这种操作使得该鉴相器输出的相位误差信号具有一定的频率偏差信息，因而能够直接应用于各种传统的CDR架构，并且因为有较大的频率偏差容忍能力，可以降低系统对精准时钟的需求，进一步降低系统复杂度。本方案可以解决传统架构对精准时钟产生模块的需求，不仅适用于NRZ编码的时钟恢复模块，也适用于PAM4等多比特编码的时钟恢复模块，其普适性较强。
2、由于振荡器本身能够产生振荡，因而产生频率时钟信号，当采用具有两个鉴相器的鉴相单元来进行鉴频时，该时钟输入为一般时钟源产生的时钟，可以省掉对精准时钟生成模块的需求。
3、由于相位插值单元本身不具备产生时钟频率，但是，当采用具有两个鉴相器的鉴相单元来进行鉴频时，该时钟输入为一般时钟源产生的时钟频率，可以省掉对精准时钟生成模块的需求。
4、该装置有较大的频率偏差容忍能力，使整个数据恢复模块具有一定的鉴频的能力，可以降低系统对精准时钟的需求，进一步降低系统复杂度，具有宽动态范围的优点。
附图说明
为了更清楚地说明本发明中的方案，下面将对本发明实施例描述中所需要使用的附图作一个简单介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是背景技术中传统的基于bang-bang鉴相器的CDR架构示意图；
图2是在本地频率偏快的情形下，传统的基于bang-bang鉴相器节点波形和相位误差标志的波形图；
图3是在本地频率偏慢的情形下，传统的基于bang-bang鉴相器节点波形和相位误差标志的波形图；
图4是本发明鉴相单元的结构示意图；
图5是在本地频率在本地频率偏快的情形下，本发明所述的鉴相单元节点波形和相位误差标志的波形图；
图6是在本地频率在本地频率偏慢的情形下，本发明所述的鉴相单元节点波形和相位误差标志的波形图；
图7是本发明所述的一种快速宽动态范围CDR架构的实现方法第一种实施例架构图；
图8是本发明所述的一种快速宽动态范围CDR架构的实现方法第二种实施例架构图。
具体实施方式
下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明所保护的范围。
本发明的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本发明的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。本发明的说明书和权利要求书或上述附图中的“上”“下”“左”“右”“前”“后”“侧”等方位词是针对提供的附图作相对的位置说明，并不是用于描述实际产品特定顺序。
请参阅图4，本发明提供一种宽动态范围的快速时钟恢复实现方法，包括鉴相单元，所述鉴相单元包括两个鉴相器和一个选择器，两个所述鉴相器的数据输入端均用于输入数据，两个所述鉴相器的时钟输入端用于时钟输入，具体地，该时钟输入为一般时钟源产生的时钟频率，两个所述鉴相器的相位输出端均分别输出相位误差信号至所述选择器，所述选择器实时选择正确的一个所述鉴相器作为相位误差选择信号输出结果。本发明采用了两个鉴相器，并根据鉴相单元的结果选择其中一个鉴相器作为输出，这种操作使得该鉴相器输出的相位误差信号具有一定的频率偏差信息，因而能够直接应用于各种传统的CDR架构，并且因为有较大的频率偏差容忍能力，使整个数据恢复模块具有一定的鉴频的能力，可以降低系统对精准时钟的需求，进一步降低系统复杂度，具有宽动态的优点。
当存在时钟频偏时，两个所述鉴相器的相位输出端均分别输出频繁交替的相位误差信号至所述选择器进行选择，确保得到的相位误差选择信号包含足够的频率信息。每当相位误差信号累计达到大约半个单位间隔时，因为此时作为参考的采样数据是在数据翻转边沿采样得到的，通过三个相邻的采样数据，判断相位的鉴相器输出存在一定概率出错的情况，而且当其中一个鉴相器出现错误时，另一个鉴相器会给出合理的输出，通过实时选择正确的鉴相器输出。可以在较大初始频率偏差的情况下，也可以得到相应的频率信息，从而快速锁定。具体地，如图5所示，当时钟频率偏快时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在超前状态。如图6所示，当时钟频率偏慢时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在滞后状态。
该方法还包括滤波单元，所述滤波单元的输入端与所述选择器连接，用于相位误差选择信号的输入，当存在时钟频偏时，滤波单元根据频率信息进行调整，所述鉴相单元进行鉴频，并锁定相位误差选择信号不再频繁切换，固定选择一路鉴相器输出采样后的信号。当没有时钟频偏时，两个所述鉴相器的输出选择会维持不变，得到真实的相位误差选择信号，使得环路进行相位锁定。
本发明针对该方法提供了两种应用实施例：
实施例一：请参阅图6，该方法还包括振荡器，所述滤波单元的输出端与所述振荡器连接，以控制所述振荡器自身产生与输入数据同步的时钟。由于振荡器本身能够产生振荡，因而产生频率时钟信号，当采用具有两个鉴相器的鉴相单元来进行鉴频时，可以省掉对精准时钟生成模块的需求。
实施例二：请参阅图7，该方法还包括相位插值单元，所述滤波单元的输出端与所述相位插值单元连接，以控制需时钟输入的所述相位插值单元产生与输入数据同步的时钟。由于相位插值单元本身不具备产生时钟频率，但是，当采用具有两个鉴相器的鉴相单元来进行鉴频时，可以省掉对精准时钟生成模块的需求。
本发明采用双倍时钟的采样方式(即每个数据间隔均匀采样两次)，通过三个相邻的采样数据比对判定当前时钟是否超前或者滞后，所得到的频率偏差信息送入滤波单元，最终得到控制信号送入下一级的相位插值单元或振荡器，其中，上述的双倍时钟正是该相位插值单元或振荡器输出。本方案可以解决传统架构对精准时钟产生模块的需求，不仅适用于NRZ编码的时钟恢复模块，也适用于PAM4等多比特编码的时钟恢复模块，其普适性较强。
本发明还提供了一种宽动态范围的快速时钟恢复实现装置，该装置包括数字时钟恢复模块，所述数字时钟恢复模块采用宽动态范围的快速时钟恢复实现方法，该装置有较大的频率偏差容忍能力，使整个数据恢复模块具有一定的鉴频的能力，可以降低系统对精准时钟的需求，进一步降低系统复杂度，具有宽动态范围的优点。
以上所述仅用以说明本发明的技术方案，而非对其进行限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种宽动态范围的快速时钟恢复实现方法，其特征在于：包括鉴相单元，所述鉴相单元包括两个鉴相器和一个选择器，两个所述鉴相器的数据输入端均用于输入数据，两个所述鉴相器的时钟输入端用于时钟输入，两个所述鉴相器的相位输出端均分别输出相位误差信号至所述选择器，所述选择器实时选择正确的一个所述鉴相器作为相位误差选择信号输出结果。
2.根据权利要求1所述的宽动态范围的快速时钟恢复实现方法，其特征在于：当存在时钟频偏时，两个所述鉴相器的相位输出端均分别输出频繁交替的相位误差信号至所述选择器进行选择，确保得到的相位误差选择信号包含足够的频率信息。
3.根据权利要求2所述的宽动态范围的快速时钟恢复实现方法，其特征在于：当时钟频率偏快时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在超前状态。
4.根据权利要求3所述的宽动态范围的快速时钟恢复实现方法，其特征在于：当时钟频率偏慢时，两个所述鉴相器的相位输出端交替给出选择对方的相位误差信号至所述选择器进行选择，最终的相位误差选择信号基本一直维持在滞后状态。
5.根据权利要求4所述的宽动态范围的快速时钟恢复实现方法，其特征在于：当没有时钟频偏时，两个所述鉴相器的输出选择会维持不变，得到真实的相位误差选择信号，使得环路进行相位锁定。
6.根据权利要求5所述的宽动态范围的快速时钟恢复实现方法，其特征在于：包括用于处理频率信息的滤波单元，所述滤波单元的输入端与所述选择器连接，用于相位误差选择信号的输入。
7.根据权利要求6所述的宽动态范围的快速时钟恢复实现方法，其特征在于：包括振荡器，所述滤波单元的输出端与所述振荡器连接，以控制所述振荡器自身产生与输入数据同步的时钟。
8.根据权利要求6所述的宽动态范围的快速时钟恢复实现方法，其特征在于：包括相位插值单元，所述滤波单元的输出端与所述相位插值单元连接，以控制需时钟输入的所述相位插值单元产生与输入数据同步的时钟。
9.根据权利要求6所述的宽动态范围的快速时钟恢复实现方法，其特征在于：当存在时钟频偏时，所述滤波单元根据频率信息进行调整，所述鉴相单元进行鉴频，并锁定相位误差选择信号不再频繁切换，固定选择一路鉴相器输出采样后的信号。
10.一种宽动态范围的快速时钟恢复实现装置，其特征在于：该装置包括数字时钟恢复模块，所述数字时钟恢复模块采用所述权利要求1-9中任一项所述的宽动态范围的快速时钟恢复实现方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110655610.5A CN113541915B (zh) | 2021-06-11 | 2021-06-11 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110655610.5A CN113541915B (zh) | 2021-06-11 | 2021-06-11 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113541915A true CN113541915A (zh) | 2021-10-22 |
| CN113541915B CN113541915B (zh) | 2024-04-16 |
Family
ID=78095887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110655610.5A Active CN113541915B (zh) | 2021-06-11 | 2021-06-11 | 一种宽动态范围的快速时钟恢复实现方法及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113541915B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114448595A (zh) * | 2022-01-27 | 2022-05-06 | 高澈科技(上海)有限公司 | 时钟数据恢复电路以及串行接收机 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825855A (en) * | 1972-02-08 | 1974-07-23 | Philips Corp | Frequency synthesizer with coarse stairstep frequency control and fine phase control |
| CN102148616A (zh) * | 2011-03-31 | 2011-08-10 | 山东华芯半导体有限公司 | 防止延迟锁相环错误锁定的方法及其系统 |
| CN102164031A (zh) * | 2011-03-16 | 2011-08-24 | 华为技术有限公司 | 一种链路时钟恢复方法及装置 |
| CN102820885A (zh) * | 2012-07-13 | 2012-12-12 | 电子科技大学 | 一种时钟恢复控制器 |
| CN108270715A (zh) * | 2017-12-21 | 2018-07-10 | 西安电子科技大学 | 适合高阶4096-qam的载波恢复系统和方法 |
| US20190007191A1 (en) * | 2016-03-11 | 2019-01-03 | Huawei Technologies Co., Ltd. | Device and Method for Supporting Clock Transfer of Multiple Clock Domains |
| CN109150171A (zh) * | 2018-09-14 | 2019-01-04 | 南京邮电大学 | 一种高速低抖动的鉴频鉴相器及时钟数据恢复电路 |
-
2021
- 2021-06-11 CN CN202110655610.5A patent/CN113541915B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825855A (en) * | 1972-02-08 | 1974-07-23 | Philips Corp | Frequency synthesizer with coarse stairstep frequency control and fine phase control |
| CN102164031A (zh) * | 2011-03-16 | 2011-08-24 | 华为技术有限公司 | 一种链路时钟恢复方法及装置 |
| CN102148616A (zh) * | 2011-03-31 | 2011-08-10 | 山东华芯半导体有限公司 | 防止延迟锁相环错误锁定的方法及其系统 |
| CN102820885A (zh) * | 2012-07-13 | 2012-12-12 | 电子科技大学 | 一种时钟恢复控制器 |
| US20190007191A1 (en) * | 2016-03-11 | 2019-01-03 | Huawei Technologies Co., Ltd. | Device and Method for Supporting Clock Transfer of Multiple Clock Domains |
| CN108270715A (zh) * | 2017-12-21 | 2018-07-10 | 西安电子科技大学 | 适合高阶4096-qam的载波恢复系统和方法 |
| CN109150171A (zh) * | 2018-09-14 | 2019-01-04 | 南京邮电大学 | 一种高速低抖动的鉴频鉴相器及时钟数据恢复电路 |
Non-Patent Citations (1)
| Title |
|---|
| 李楠楠;黄正波;季惠才;盛炜;张鸿;: "用于高速模数转换器的电荷泵型低抖动时钟管理电路", 西安交通大学学报, no. 01 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114448595A (zh) * | 2022-01-27 | 2022-05-06 | 高澈科技(上海)有限公司 | 时钟数据恢复电路以及串行接收机 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113541915B (zh) | 2024-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7450677B2 (en) | Clock and data recovery apparatus and method thereof | |
| US6853696B1 (en) | Method and apparatus for clock recovery and data qualification | |
| CA1288839C (en) | Digital phase locked loop clock recovery scheme | |
| US6628112B2 (en) | System and method for detecting phase offset in a phase-locked loop | |
| US7215207B2 (en) | Phase and frequency detection circuits for data communication systems | |
| US7170964B2 (en) | Transition insensitive timing recovery method and apparatus | |
| US5247543A (en) | Carrier aquisition apparatus for digital satellite communication system | |
| US4288874A (en) | Timing data reproduction system | |
| US6421404B1 (en) | Phase-difference detector and clock-recovery circuit using the same | |
| CN113541915A (zh) | 一种宽动态范围的快速时钟恢复实现方法及装置 | |
| JP2002526963A (ja) | クロック信号周波数を追従調整するための周波数検出方法および該方法を実施するための周波数検出回路 | |
| US7532695B2 (en) | Clock signal extraction device and method for extracting a clock signal from data signal | |
| EP1113616A2 (en) | Method for recovering a clock signal in a telecommunications system and circuit thereof | |
| JPH0588023B2 (zh) | ||
| US20090045848A1 (en) | Phase-frequency detector with high jitter tolerance | |
| CN1711691A (zh) | 具有均衡自动调节相位线路的锁相环 | |
| JPH11145896A (ja) | 携帯電話受信装置に送信された信号の同期を回復する方法及び装置 | |
| US7961832B2 (en) | All-digital symbol clock recovery loop for synchronous coherent receiver systems | |
| US6072344A (en) | Phase-locked loop (PLL) circuit containing a phase detector for achieving byte alignment | |
| US7023944B2 (en) | Method and circuit for glitch-free changing of clocks having different phases | |
| EP1276270B1 (en) | Method and arrangement for recovering a clock signal from a data signal | |
| JP2001522577A (ja) | クロック再生回路及び、クロック再生回路を有する受信機 | |
| US6160860A (en) | Phase-locked loop (PLL) circuit containing a frequency detector for improved frequency acquisition | |
| US6087902A (en) | Phase-locked loop (PLL) circuit containing a biased phase detector for improved frequency acquisition | |
| US6680991B1 (en) | Detection of frequency differences between signals |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |