CN102820885A - 一种时钟恢复控制器 - Google Patents

Abstract

本发明公开了一种时钟恢复控制器，具体包括：第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元。本发明提供的时钟恢复控制器完全由数字模块构成，特点如下：能够大大降低鉴相亚稳态发生的概率；能够根据使用环境和环路相噪不同，灵活配置滤波器；改变了环路边界相位切换控制方式，避免了大的时钟抖动；运用多种手段提高系统的可靠性。

Description

一种时钟恢复控制器

技术领域

本发明属于集成电路技术领域，具体涉及在串行数据通信中，时钟恢复装置中时钟恢复控制器的设计。

背景技术

高速数据通信中，数据一般是通过串行接口发送的，在接收端需要从信号中恢复出数据和时钟信息。基于相位插值（Phase Interpolator，PI）的时钟恢复技术，其基本原理是PLL（Phase Locked Loop）产生多个相位的时钟输出，每一个相位又分若干等分的小相位，通过适当的控制模块选择合适的PLL输出相位和插值的小相位，从而生成最佳相位的时钟，达到时钟恢复的目的。目前有不同的方式进行相位插值控制，但要产生最佳恢复时钟、有效的降低鉴相器亚稳态对环路控制造成的影响、避免PI单元和PLL相位选择造成的边界跳变，并且能灵活的适合于不同相噪环境的控制方式各不相同，效果也不尽相同。因此在实际工程设计中，特别是上GHZ的信号使用环境中，需要特别关注。

在US2010/0098203A1，DIGITAL PHASE INTERPOLATION CONTROL FOR CLOCKAND DATA RECOVERY CIRCUIT中，采用了脉冲均化处理、数字滤波、温度码相位控制等思想来进行时钟数据恢复控制，这种方式首先将鉴相输出指示信号进行脉冲均化，消除噪声原因产生的间歇EARLY和LATE信号，然后通过状态控制进行滤波，送入到温度码单元，完成相位插值功能。但该方案未提及PI相位插值和PLL相位选择所引起相位边界跳变、鉴相器亚稳态对系统时钟恢复精度的影响及解决措施。

发明内容

本发明针对GHz以上高速数据通信中，采用相位插值方式进行时钟数据恢复存在上述问题，提出了一种新的时钟恢复控制器。

本发明的技术方案为：一种时钟恢复控制器，具体包括：第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元，其中，

所述第一鉴相单元的五个输入端分别用于输入超前一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第一滞后指示信号和时钟第一超前指示信号；

所述第二鉴相单元的五个输入端分别用于输入四个正交时钟和输入数据，两个输出端分别输出时钟第二滞后指示信号和时钟第二超前指示信号；

所述第三鉴相单元的五个输入端分别用于输入滞后一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第三滞后指示信号和时钟第三超前指示信号；

所述第一投票表决单元的三个输入端分别与三个鉴相单元的一个输出端相连，用于输入三个时钟滞后指示信号，输出端输出时钟滞后指示信号并耦接至可配置滤波单元的第一输入端；

所述第二投票表决单元的三个输入端分别与三个鉴相单元的另一个输出端相连，用于输入三个时钟超前指示信号，输出端输出时钟超前指示信号并耦接至可配置滤波单元的第二输入端；

所述可配置滤波单元的另外三个输入端分别输入第一位寄存器输入控制信号、第二位寄存器输入控制信号和第三位寄存器输入控制信号，两个输出端分别输出时钟滞后滤波指示信号、时钟超前滤波指示信号并耦接至双向冗余移位寄存器单元的两个输入端，双向冗余移位寄存器单元的两个输出端与格雷码计数与译码电路单元的两个输入端相连接，格雷码计数与译码电路单元的八个输出端依次与启动电路单元的八个输入端相连，启动电路单元输出的八个相位选通信号和双向冗余移位寄存器单元输出的十二个相位插值控制信号作为所述时钟恢复控制器的输出信号。

进一步的，所述投票表决单元包括：三个输入端、三个与门、两个反相器、一个延迟子单元和一个选择器，其中，所述第一反相器的输入端作为所述投票表决单元的第一输入端，所述第二反相器的输入端作为所述投票表决单元的第三输入端，所述第二输入端、第三输入端和第一反相器的输出端分别与所述第一与门的三个输入端相连，所述第一输入端、第二输入端和第二反相器的输出端分别与所述第二与门的三个输入端相连，所述第一输入端、第二输入端和第三输入端分别与所述第三与门的三个输入端和延迟子单元的三个输入端相连，三个与门的输出端和延迟子单元的三个输出端分别与选择器的六个输入端相连，选择器的输出端即为所述投票表决单元的输出端。

进一步的，所述可配置滤波单元包括：两个二输入与门、两个四输入与门、八个移位控制模块，两个反相器，一个异或门，其中，所述的异或门的两个输入端分别与第一二输入与门的第一输入端和第二二输入与门的第一输入端相连并作为所述可配置滤波单元的第一输入端和第二输入端；所述的异或门的输出端连接至第一二输入与门的第二输入端和第二二输入与门的第二输入端；

所述第一至第四移位控制模块的输出端分别与第一四输入与门的四个输入端相连，所述第五至第八移位控制模块的输出端分别与第二四输入与门的四个输入端相连，第一四输入与门的输出端和第二四输入与门的输出端分别作为所述可配置滤波单元的第一输出端和第二输出端；

所述八个移位控制模块的第一输入端连接在一起并与第一二输入与门的输出端相连，所述八个移位控制模块的第二输入端连接在一起并与第二二输入与门的输出端相连，

所述可配置滤波单元的第一输出端与第一反相器的输入端相连；第一反相器的输出端与所述第一至第四移位控制模块的第三输入端相连；

所述可配置滤波单元的第二输出端与第二反相器的输入端相连；第二反相器的输出端与所述第五至第八移位控制模块的第三输入端相连；

第一移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第二移位控制模块的输出信号、置位信号“1”、第一位寄存器输入控制信号；

第二移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号；

第三移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号；

第四移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第三移位控制模块的输出信号、置位信号“0”；

第五移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第六移位控制模块的输出信号、置位信号“1”、第一位寄存器输入控制信号；

第六移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号；

第七移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号；

第八移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第七移位控制模块的输出信号、置位信号“0”。

进一步的，所述双向冗余移位寄存器单元包括：十二个移位控制模块，一个与门，一个或门，其中，所述十二个移位控制模块的第一输入端连接在一起作为双向冗余移位寄存器单元的第一输入端，所述十二个移位控制模块的第二输入端连接在一起作为双向冗余移位寄存器单元的第二输入端，所述十二个移位控制模块的第三输入端连接在一起作为双向冗余移位寄存器单元的第三输入端，所述十二个移位控制模块的第四输入端连接在一起作为双向冗余移位寄存器单元的第四输入端，所述第二移位控制模块至第十一移位控制模块的第五输入端、第六输入端、第七输入端分别输入各自的输出反馈信号、两个相邻移位控制模块的输出信号；所述第一移位控制模块的第五输入端、第六输入端、第七输入端分别输入其自身输出反馈信号、第二移位控制模块的输出信号和置位信号“1”；所述第十二移位控制模块的第五输入端、第六输入端、第七输入端分别输入其自身输出反馈信号、第十一移位控制模块的输出信号和置位信号“0”，所述十二个移位控制模块的十二个输出信号分别输入到所述与门和所述或门，所述与门的输出端和所述或门的输出端作为所述双向冗余移位寄存器单元的两个输出端。

进一步的，所述启动电路包括：六个异或门和八个选择器，其中，

第一异或门的第一输入端与第一选择器的第一输入端相连作为所述启动电路的第一输入端，第一选择器的第二输入端输入置位信号“1”，第一选择器的输出端作为所述启动电路的第一输出端；

第一异或门的第二输入端与第二选择器的第一输入端相连作为所述启动电路的第二输入端，第二选择器的第二输入端输入置位信号“0”，第二选择器的输出端作为所述启动电路的第二输出端；

第二异或门的第一输入端与第三选择器的第一输入端相连作为所述启动电路的第三输入端，第三选择器的第二输入端输入置位信号“0”，第三选择器的输出端作为所述启动电路的第三输出端；

第二异或门的第二输入端与第四选择器的第一输入端相连作为所述启动电路的第四输入端，第四选择器的第二输入端输入置位信号“0”，第四选择器的输出端作为所述启动电路的第四输出端；

第一异或门的输出端和第二异或门的输出端分别与第三异或门的两个输入端相连，第三异或门的输出端与第一选择器、第二选择器、第三选择器和第四选择器的控制端相连；

第四异或门的第一输入端与第五选择器的第一输入端相连作为所述启动电路的第五输入端，第五选择器的第二输入端输入置位信号“1”，第五选择器的输出端作为所述启动电路的第五输出端；

第四异或门的第二输入端与第六选择器的第一输入端相连作为所述启动电路的第六输入端，第六选择器的第二输入端输入置位信号“0”，第六选择器的输出端作为所述启动电路的第六输出端；

第五异或门的第一输入端与第七选择器的第一输入端相连作为所述启动电路的第七输入端，第七选择器的第二输入端输入置位信号“0”，第七选择器的输出端作为所述启动电路的第七输出端；

第五异或门的第二输入端与第八选择器的第一输入端相连作为所述启动电路的第八输入端，第八选择器的第二输入端输入置位信号“0”，第八选择器的输出端作为所述启动电路的第八输出端；

第四异或门的输出端和第五异或门的输出端分别与第六异或门的两个输入端相连，第六异或门的输出端与第五选择器、第六选择器、第七选择器和第八选择器的控制端相连。

本发明的有益效果：本发明提供的时钟恢复控制器完全由数字模块构成，特点如下：

能够大大降低鉴相亚稳态发生的概率；能够根据使用环境和环路相噪不同，灵活配置可配置滤波单元；改变了环路边界相位切换控制方式，避免了大的时钟抖动；运用多种手段提高系统的可靠性，具体为：采用了基于表决思想的投票表决单元，降低了鉴相器亚稳态发生概率；采用可配置滤波单元，适应环境性更好；采用了双向冗余移位控制的思想，解决了常规双向移位边界相位切换所带来的大的相位抖动；采用格雷码计数和译码技术提高相位选择的可靠性；增加了启动判定等手段，进一步保证了CDR环路的可靠性和有效性。

附图说明

图1为本发明的时钟恢复控制器结构示意图。

图2为采用本发明的时钟恢复控制器的时钟数据恢复电路的结构示意图。

图3为本发明实施例中的鉴相单元结构示意图。

图4为本发明实施例中的投票表决单元结构示意图。

图5为本发明实施例中的可配置滤波单元结构示意图。

图6为本发明实施例中的双向冗余移位寄存器单元结构示意图。

图7为本发明实施例中的格雷码计数与译码电路单元结构示意图。

图8为本发明实施例中的启动电路单元结构示意图。

具体实施方式

下面结合附图和具体实施方式做进一步的说明。

本发明的时钟恢复控制器200的结构如图1所示，具体包括：第一鉴相单元210、第二鉴相单元220、第三鉴相单元230、第一投票表决单元240、第二投票表决单元250、可配置滤波单元260、双向冗余移位寄存器单元270、格雷码计数与译码电路单元280和启动电路单元290，其中，

所述第一鉴相单元210的五个输入端分别用于输入超前一个相位的四个正交时钟和输入数据，两个输出端分别输出时钟第一滞后信号UP-和时钟第一超前信号DN-；

所述第二鉴相单元220的五个输入端分别用于输入四个正交时钟和输入数据，两个输出端分别输出时钟第二滞后信号UP和时钟第二超前信号DN；

所述第三鉴相单元230的五个输入端分别用于输入滞后一个相位的四个正交时钟和输入数据，两个输出端分别输出时钟第三滞后信号UP+和时钟第三超前信号DN+；

所述第一投票表决单元240的三个输入端分别与三个鉴相单元的一个输出端相连，用于输入三个时钟滞后指示信号UP-、UP和UP+信号，输出端输出时钟滞后指示信号VUP信号并耦接至可配置滤波单元的第一输入端；

所述第二投票表决单元250的三个输入端分别与三个鉴相单元的另一个输出端相连，用于输入三个时钟超前指示信号DN-、DN和DN+信号，输出端输出时钟超前指示信号VDN信号并耦接至可配置滤波单元的第二输入端；

所述可配置滤波单元260的另外三个输入端分别输入第一位寄存器输入控制信号b0、第二位寄存器输入控制信号b1和第三位寄存器输入控制信号b2，两个输出端分别输出时钟滞后滤波指示信号UP_IN、时钟超前滤波指示信号DN_IN信号并耦接至双向冗余移位寄存器单元270的两个输入端，双向冗余移位寄存器单元270的两个输出端与格雷码计数与译码电路单元280的两个输入端相连接，格雷码计数与译码电路单元280的八个输出端依次与启动电路单元290的八个输入端相连，启动电路单元290输出的八个相位选通信号，和双向冗余移位寄存器单元270输出的十二个控制信号作为所述时钟恢复控制器200的输出信号。这里八个相位选通信号藕接到PLL相位选择控制端110，十二个控制信号藕接到相位插值模块120。

图2给出了采用基于本发明时钟恢复控制器的时钟数据恢复（Clock Data Recovery，CDR）电路的结构示意图，虚线框部分即为本发明的时钟恢复控制器200。

下面结合各个子模块分别阐述本发明所述时钟恢复控制器的原理、工作过程及效果。本领域的技术人员应该意识到，以下各模块只是本发明给出的优选方案，基于本发明的原理，采用其它形式的结构也是能解决本发明所要解决的问题，达到本发明的目的的。

本发明所采用的鉴相器由三个半速率鉴相单元210、220和230构成，其中，所述四个PI插值正交时钟和输入数据与第一鉴相单元相连，所述四个PI插值正交时钟延迟一个单位和输入数据与第二鉴相单元相连，所述四个PI插值正交时钟延迟两个单位和输入数据与第三鉴相单元相连，所述的第一鉴相单元输出时钟第一滞后信号UP，第二鉴相单元输出时钟第二滞后信号UP，第三鉴相单元输出时钟第三滞后信号UP+，三个指示信号输入到第一投票表决单元，所述的第一鉴相单元输出时钟第一超前信号DN，第二鉴相单元输出时钟第二超前信号DN，第三鉴相单元输出时钟第三超前信号DN+，三个指示信号输入到第二投票表决单元。构成鉴相器的核心模块鉴相单元的结构如图3所示，包括四个D触发器、四个异或门、两个选择器，该部分电路可参考文献：A.Rezayee，K.Martin，“A9-16Gb/s Clockand Data Recovery Circuit with Three-state Phase Detector and Dual-path Loop Architecture”，European Solid-State Circuits Conference（ESSCIRC)，pp.684-685，2003，在所述的鉴相单元中，第一触发器输入串行数据和零相位时钟clk0，输出采样数据D0，第二触发器输入串行数据和90度相移时钟clk90，输出采样数据D90，第三触发器输入串行数据和180度相移时钟clk180，输出采样数据D180，第四触发器输入串行数据和270度相移时钟clk270，输出采样数据D270，所述的触发器输出信号D0与D90作为第一异或门的输入，输出时钟滞后Up1信号，所述的触发器输出信号D180与D270作为第三异或门的输入，输出时钟滞后Up2信号，所述的触发器输出信号D90与D180作为第二异或门的输入，输出时钟超前Dn1信号，所述的触发器输出信号D270与D0作为第四异或门的输入，输出时钟超前Dn2信号。所述的Up1和Up2经时钟clk0选择产生时钟滞后UP信号，所述的Dn1和Dn2经时钟clk90选择产生时钟超前DN信号，所述的基本信号UP和DN作为投票表决的输入信号输入到该模块中。

实际上D触发器、异或门、选择器都是非理想的，时钟和数据、经过每级电路，信号延迟都不同，因此这种结构是存在亚稳态状态的。图2中采用三个半速率鉴相器单元，输入时钟分别为超前和滞后一个

相位的四个正交时钟，分别与同一输入数据进行相位比较。鉴相单元分别用于完成四个正交相位时钟与输入数据超前或者滞后的比较。基本鉴相单元如图3所示，四组正交时钟，clk0，clk90，clk180，clk270送入到半速率鉴相单元中，对输入数据data进行采样、比较，分别输出时钟与数据超前/滞后的信号UP、DN信号。理论上，亚稳态是个概率问题，通过增加驱动，减少时钟、数据边沿歪斜，可以降低亚稳态的概率，但不能完全避免，同时这对设计者的要求非常高。本发明中采用TSPC结构的触发器构成整体电路，亚稳态区域大概30ps以上，而在本发明中单位PI单元延迟为12.5ps，因此半速率鉴相器限制了系统精度的提升。本发明采用三个鉴相单元来构成鉴相器，输出六个判断信号，可以大大降低亚稳态发生的概率，结合到投票表决单元，将作进一步阐述。

投票表决单元的结构示意图如图4所示，包括：三个输入端、三个与门、两个反相器、一个延迟子单元和一个选择器，其中，所述第一反相器的输入端作为所述投票表决单元的第一输入端，所述第二反相器的输入端作为所述投票表决单元的第三输入端，所述第二输入端、第三输入端和第一反相器的输出端分别与所述第一与门的三个输入端相连，所述第一输入端、第二输入端和第二反相器的输出端分别与所述第二与门的三个输入端相连，所述第一输入端、第二输入端和第三输入端分别与所述第三与门的三个输入端和延迟子单元的三个输入端相连，三个与门的输出端和延迟子单元的三个输出端分别与选择器的六个输入端相连，选择器的输出端即为所述投票表决单元的输出端。

在本发明中，采用了投票表决单元240，进一步降低亚稳态发生概率，具体的讲，根据半速率鉴相单元测试的亚稳态区域，复制两个半速率鉴相单元，其输入时钟分别为标准恢复时钟超前1个PI单元、滞后1个PI单元，这两个半速率鉴相单元分别与数据进行相位比较，产生时钟第一滞后信号UP-，时钟第三滞后信号UP+和时钟第一超前信号DN-，时钟第三超前信号DN+，进行以下几种情况的投票表决，有意的避开亚稳态区，控制相位选择信号，减少抖动产生，以时钟滞后信号UP为例：

第一种情况：三个半速率鉴相器输出均为“1”，则认为实际时钟滞后数据，选定UP输入滤波器中；

第二种情况：如果UP，UP-为“1”，而UP+为“0”，则认为半速率鉴相器处于亚稳态区，UP-强度要大些，输出UP-信号进入滤波器中；

第三种情况：如果UP，UP+为“1”，而UP-为“0”，则认为半速率鉴相器进入亚稳态区，UP+强度要大些，输出UP+信号进入滤波器中；

第四种情况：UP为“1”，而UP-、UP+为“0”，由于UP信号处于UP-和UP+之间，这种情况发生的概率极低，输出UP信号进入可配置滤波单元中。

DN、DN-、DN+信号处理方式与此类似，不再详细说明。

可配置滤波单元260的结构示意图如图5所示，包括：四个与门、八个移位控制模块，两个反相器，一个异或门，其中，所述的异或门输入信号VUP和VDN，输出信号V，所述第一二输入与门的输入端为信号VUP和V，所述的第二二输入与门的输入端为VDN和V信号，所述的第一、第二与门输出作为输入连接到八个移位控制模块，所述的八个移位控制模块分成两组，每组输出信号分别连接到四输入与门输入端，四输入与门输出端为UP_IN，DN_IN信号分别连接双向冗余移位控制器和作为反馈输入到八个移位控制模块中，所述的八个移位控制模块完成左移、右移、保持、置位等功能，为普通常用数字单元，这里不再赘述。

在一个串行通信系统中，系统处于稳定状态时，恢复时钟相位比较固定，用以指示相位移动方向的时钟滞后UP、时钟超前DN脉冲数目很少，如果系统PD亚稳态程度、应用环境噪声、信道衰减水平不同，就会加速相位的调整，相应的UP、DN脉冲数目就比较多，从而时钟相位调节也比较剧烈，系统的抖动就比较大。可配置滤波单元同样依据概率发生情况，降低系统时钟调节的频率。具体的讲，如果一个PD单元连续输出多个UP信号，则认为的确是时钟滞后数据，这时输出一个UP_IN信号控制进入双向冗余循环移位器中，控制PI相位的变化；如果只输出一个UP信号，则通过数字滤波器没有变化；如果UP和DN信号交替出现，这种情况一般是噪声引起的，不必要进行相位调节。这种认定是有道理的，因为如果时钟滞后数据的事实的真实存在，而未进行相位调节，则PD总会指示这种现象，相差必然进行累积，因此可以避免其它原因引起的局部相位误动情况，根据不同的应用环境，设计成计数脉冲可以控制，方便灵活使用。

双向冗余移位寄存器单元270的结构示意图如图6所示，包括：十二个移位控制模块，一个与门，一个或门，其中，所述的双向冗余移位寄存器输入为可配置滤波器的输出信号UP_IN、DN_IN、时钟信号、置位信号“0”、置位信号“1”，输出信号为左移满指示信号INCR和右移满指示信号DEC，所述的移位控制模块的输入为自身输出反馈信号、相邻移位控制模块的输出信号、时钟信号、左移满和右移满指示信号，以及可配置滤波器的输出信号，输出信号为PI单元选通控制信号，所述的移位控制模块本身为通用数字模块，完成左移、右移、保持、置位等功能，这里不再赘述，所述的与门输入为十二个移位控制模块输出，输出为信号INCR，所述的或门输入为十二个移位控制模块输出，输出为信号DEC。

输入信号来自可配置滤波单元260输出信号UP_IN、DN_IN，输出信号分别为C1、C2……C12、INCR、DEC，其中C1、C2……C12直接控制每个PI单元，当十二个PI单元控制信号全部为“1”时，输出脉冲INCR，反之全部为“0”时，输出脉冲DEC。在常规PI插值设计中，是将PLL或者DLL输出的相位时钟进行等分，如本发明中，PLL输出8相位时钟，每个相邻PLL相位时钟延迟100ps，将每个相位时钟再进行8等分，则每个单元PI延迟为12.5ps。常规设计中当8个PI单元全部打开或者关闭时，PLL进行一个相位的调节，但这样存在一个问题，当PI相位全部开闭和PLL相位控制转换时，存在很大相位抖动，达到100ps以上，恶化了系统指标。在本发明中，考虑到这种情况的存在，设计了一种双向冗余移位寄存器单元，即存在十二个控制单元用以控制十二个PI延迟模块，也就是按照前面所叙述，存在四个冗余PI单元。该部分工作过程叙述如下，初始启动时，四个PI控制单元打开，以UP_IN信号为例，但双向冗余移位寄存器全部置为“1”时，INCR产生一个脉冲“1”，通过后续电路选择一组PLL相位时钟，同时保持四个PI单元打开。因此将原来八个PI控制单元开闭和PLL相位变换的状态，“移到”十二个PI单元开闭中进行，也即是在相位锁定状态下，整个选择的时钟总是稳定在十二个相位选择单元中，因而不会存在前面所述的相位边沿的时钟跳动。

格雷码计数与译码电路单元280的结构示意图如图7所示，其中，所述的3bit格雷码计数，输入信号为冗余双向移位寄存器输出、时钟和复位信号，输出Q0、Q1、Q2连接到译码器的输入端上，所述译码器输出为八个译码信号连接到启动电路的输入端上。

选用格雷码主要原因格雷码属于可靠性编码，是一种错误率最小化的编码方式，因为，虽然自然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，例如从十进制的3转换为4时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而格雷码则没有这一缺点，它在相邻位间转换时，只有一位产生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。由于这种编码相邻的两个码组之间只有一位不同，这样与其它编码同时改变两位或多位的情况相比更为可靠，即可减少出错的可能性。译码电路，即产生所需要的相位选择信号。

启动电路单元290的结构示意图如图8所示，包括：六个异或门和八个选择器，其中，所述的第一异或门的输入为译码电路输出信号S1，S2，第二异或门的输入为译码电路输出信号S3，S4，第一和第二异或门输出信号作为第三异或门的输入信号，第三异或门的输出控制第一、二、三、四选择器的控制端，同样，所述第四异或门的输入为译码电路输出信号S5，S6，第五异或门的输入为S7，S8，第六异或门输入为第四、第五异或门，输出信号控制第五、六、七、八选择器的控制，所述的第一选择器输入端还有常数“1”和S1，输出S1’用以控制PLL相位选择，同样，所述的第二选择器输入端还有常数“0”和S2，输出S2’，第三选择器输入端为“0”和S3，输出为S3’，第四选择器输入为“0”和S4，输出S4’，第五选择器输入端为“1”和S5，输出为S5’，第六选择器输入为“0”和S6，输出S6’，第七选择器输入端为“0”和S7，输出为S7’，第八选择器输入为“0”和S8，输出为S8’。

由于前面格雷码计数器和译码电路单元280只使用了8种组合形式，而理论上8位译码存在256种形式。译码电路输出直接控制PLL相位选择，如果其中某条线上出现信号异动或者译码电路初始态时并未进入到控制循环中，则可能出现相位选择的不收敛，使整个时钟恢复锁定失败或者时间增加，因此启动电路单元290首先将相位选择强制在某一个状态下。

本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (5)

1.一种时钟恢复控制器，具体包括：第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元，其中，

所述第一鉴相单元的五个输入端分别用于输入超前一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第一滞后指示信号和时钟第一超前指示信号；

所述第二鉴相单元的五个输入端分别用于输入四个正交时钟和输入数据，两个输出端分别输出时钟第二滞后指示信号和时钟第二超前指示信号；

所述第三鉴相单元的五个输入端分别用于输入滞后一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第三滞后指示信号和时钟第三超前指示信号；

所述第一投票表决单元的三个输入端分别与三个鉴相单元的一个输出端相连，用于输入三个时钟滞后指示信号，输出端输出时钟滞后指示信号并耦接至可配置滤波单元的第一输入端；

所述第二投票表决单元的三个输入端分别与三个鉴相单元的另一个输出端相连，用于输入三个时钟超前指示信号，输出端输出时钟超前指示信号并耦接至可配置滤波单元的第二输入端；

所述可配置滤波单元的另外三个输入端分别输入第一位寄存器输入控制信号、第二位寄存器输入控制信号和第三位寄存器输入控制信号，两个输出端分别输出时钟滞后滤波指示信号、时钟超前滤波指示信号并耦接至双向冗余移位寄存器单元的两个输入端，双向冗余移位寄存器单元的两个输出端与格雷码计数与译码电路单元的两个输入端相连接，格雷码计数与译码电路单元的八个输出端依次与启动电路单元的八个输入端相连，启动电路单元输出的八个相位选通信号和双向冗余移位寄存器单元输出的十二个控制信号作为所述时钟恢复控制器的输出信号。

2.根据权利要求1所述的时钟恢复控制器，其特征在于，所述投票表决单元包括：三个输入端、三个与门、两个反相器、一个延迟子单元和一个选择器，其中，

所述第一反相器的输入端作为所述投票表决单元的第一输入端，所述第二反相器的输入端作为所述投票表决单元的第三输入端，所述第二输入端、第三输入端和第一反相器的输出端分别与所述第一与门的三个输入端相连，所述第一输入端、第二输入端和第二反相器的输出端分别与所述第二与门的三个输入端相连，所述第一输入端、第二输入端和第三输入端分别与所述第三与门的三个输入端和延迟子单元的三个输入端相连，三个与门的输出端和延迟子单元的三个输出端分别与选择器的六个输入端相连，选择器的输出端即为所述投票表决单元的输出端。 

3.根据权利要求1所述的时钟恢复控制器，其特征在于，所述可配置滤波单元包括：两个二输入与门、两个四输入与门、八个移位控制模块，两个反相器，一个异或门，其中，

所述的异或门的两个输入端分别与第一二输入与门的第一输入端和第二二输入与门的第一输入端相连并作为所述可配置滤波单元的第一输入端和第二输入端；所述的异或门的输出端连接至第一二输入与门的第二输入端和第二二输入与门的第二输入端；

所述第一至第四移位控制模块的输出端分别与第一四输入与门的四个输入端相连，所述第五至第八移位控制模块的输出端分别与第二四输入与门的四个输入端相连，第一四输入与门的输出端和第二四输入与门的输出端分别作为所述可配置滤波单元的第一输出端和第二输出端；

所述八个移位控制模块的第一输入端连接在一起并与第一二输入与门的输出端相连，所述八个移位控制模块的第二输入端连接在一起并与第二二输入与门的输出端相连，

所述可配置滤波单元的第一输出端与第一反相器的输入端相连；第一反相器的输出端与所述第一至第四移位控制模块的第三输入端相连；

所述可配置滤波单元的第二输出端与第二反相器的输入端相连；第二反相器的输出端与所述第五至第八移位控制模块的第三输入端相连；

第一移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第二移位控制模块的输出信号、置位信号“1”、第一位寄存器输入控制信号；

第二移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号；

第三移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号；

第四移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第三移位控制模块的输出信号、置位信号“0”；

第五移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第六移位控制模块的输出信号、置位信号“1”、第一位寄存器输入控制信号；

第六移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号；

第七移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号； 

第八移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第七移位控制模块的输出信号、置位信号“0”。

4.根据权利要求1所述的时钟恢复控制器，其特征在于，所述双向冗余移位寄存器单元包括：十二个移位控制模块，一个与门，一个或门，其中，

所述十二个移位控制模块的第一输入端连接在一起作为双向冗余移位寄存器单元的第一输入端，所述十二个移位控制模块的第二输入端连接在一起作为双向冗余移位寄存器单元的第二输入端，所述十二个移位控制模块的第三输入端连接在一起作为双向冗余移位寄存器单元的第三输入端，所述十二个移位控制模块的第四输入端连接在一起作为双向冗余移位寄存器单元的第四输入端，所述第二移位控制模块至第十一移位控制模块的第五输入端、第六输入端、第七输入端分别输入各自的输出反馈信号、两个相邻移位控制模块的输出信号；所述第一移位控制模块的第五输入端、第六输入端、第七输入端分别输入其自身输出反馈信号、第二移位控制模块的输出信号和置位信号“1”；所述第十二移位控制模块的第五输入端、第六输入端、第七输入端分别输入其自身输出反馈信号、第十一移位控制模块的输出信号和置位信号“0”，所述十二个移位控制模块的十二个输出信号分别输入到所述与门和所述或门，所述与门的输出端和所述或门的输出端作为所述双向冗余移位寄存器单元的两个输出端。

5.根据权利要求1所述的时钟恢复控制器，其特征在于，所述启动电路包括：六个异或门和八个选择器，其中，

第一异或门的第一输入端与第一选择器的第一输入端相连作为所述启动电路的第一输入端，第一选择器的第二输入端输入置位信号“1”，第一选择器的输出端作为所述启动电路的第一输出端；

第一异或门的第二输入端与第二选择器的第一输入端相连作为所述启动电路的第二输入端，第二选择器的第二输入端输入置位信号“0”，第二选择器的输出端作为所述启动电路的第二输出端；

第二异或门的第一输入端与第三选择器的第一输入端相连作为所述启动电路的第三输入端，第三选择器的第二输入端输入置位信号“0”，第三选择器的输出端作为所述启动电路的第三输出端；

第二异或门的第二输入端与第四选择器的第一输入端相连作为所述启动电路的第四输入端，第四选择器的第二输入端输入置位信号“0”，第四选择器的输出端作为所述启动电路的第四输出端； 

第一异或门的输出端和第二异或门的输出端分别与第三异或门的两个输入端相连，第三异或门的输出端与第一选择器、第二选择器、第三选择器和第四选择器的控制端相连；

第四异或门的第一输入端与第五选择器的第一输入端相连作为所述启动电路的第五输入端，第五选择器的第二输入端输入置位信号“1”，第五选择器的输出端作为所述启动电路的第五输出端；

第四异或门的第二输入端与第六选择器的第一输入端相连作为所述启动电路的第六输入端，第六选择器的第二输入端输入置位信号“0”，第六选择器的输出端作为所述启动电路的第六输出端；

第五异或门的第一输入端与第七选择器的第一输入端相连作为所述启动电路的第七输入端，第七选择器的第二输入端输入置位信号“0”，第七选择器的输出端作为所述启动电路的第七输出端；

第五异或门的第二输入端与第八选择器的第一输入端相连作为所述启动电路的第八输入端，第八选择器的第二输入端输入置位信号“0”，第八选择器的输出端作为所述启动电路的第八输出端；

第四异或门的输出端和第五异或门的输出端分别与第六异或门的两个输入端相连，第六异或门的输出端与第五选择器、第六选择器、第七选择器和第八选择器的控制端相连。 

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