CN101510823A - 用于半速率碰撞式时钟数据恢复电路的相位检测器 - Google Patents
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Abstract
一种用于半速率碰撞式时钟数据恢复电路的相位检测器。该相位检测器包括采样装置、比较装置、以及输出装置。采样装置分别根据多个时钟信号采样一数据信号，以提供对应的多个采样值。上述多个时钟信号具有相同的频率和不同的相位。比较装置耦接于采样装置，根据上述多个采样值其中的每一个采样值与其下一个采样值的比较结果，提供对应的多个比较值。输出装置耦接于比较装置，响应上述多个时钟信号的边沿触发而输出上述多个比较值其中之二，作为第一指示信号与第二指示信号。上述两个指示信号为控制上述多个时钟信号频率或相位的依据。
Description
技术领域
本发明涉及一种相位检测器(phase detector)，且特别涉及一种用于半速率(half-rate)碰撞式(bang bang)时钟数据恢复电路(clock data recovery circuit，简称CDR circuit)的相位检测器。
背景技术
由于通信技术的普及和进步，数据的传输比特率(bit rate)越来越高。在非常高速的应用下(例如5GHz)，要设计一个振荡器能适合其调整范围，并且在合理的抖动(jitter)条件下，是一件困难的挑战。因此产生了半速率时钟数据恢复技术，使电压控制振荡器(VCO：voltage control oscillator)仅需产生频率为数据传输比特率一半的时钟信号，即可追踪数据信号。
A.Rezayee和K.Martin在2003年欧洲固态电路研讨会(ESSCIRC 2003)发表的论文＂A 9-16 Gb/s Clock and Data Recovery Circuit with Three-statePhase Detector and Dual-path Loop Architecture＂提出一种半速率碰撞式时钟数据恢复电路其中的相位检测器，如图1所示。上述的相位检测器包括四个数据触发器(D flip-flip)101-104、四个异或门(XOR gate)111-114、以及两个多路复用器(multiplexer)MUX1和MUX2。电压控制振荡器(未绘示于图1)提供四个时钟信号CK0、CK90、CK180、以及CK270。其中CK0和CK90此两者为正交信号，CK180和CK270此两者亦为正交信号。CK180是反相的CK0，CK270是反相的CK90。数据触发器101-104分别以上述四个时钟信号采样数据信号DATA，以提供连续的采样值D0、D90、D180、以及D270。异或门111-114分别根据上述采样值当中的每一个采样值与其下一个采样值的比较结果提供比较值UP1、DN1、UP2、以及DN2。最后，多路复用器MUX1和MUX2分别根据时钟信号CK0和CK90的高低状态输出上述四个比较值的其中两个，做为指示信号UP和DN。
时钟信号CK0、CK90、以及反相的CK0、CK90这四个时钟信号的相位将每个周期的360度分成四等分，数据触发器101-104在每个时钟周期对数据信号DATA采样四次，然后异或门111-114比较上述的连续采样值，以比较结果判断时钟信号相对于数据信号DATA是落后或超前。比较值UP1和UP2轮流输出为指示信号UP，另两个比较值DN1和DN2轮流输出为指示信号DN。如果指示信号UP为逻辑高电位，会使电压控制振荡器提高时钟信号CK0和CK90的频率。如果指示信号DN为逻辑高电位，会使电压控制振荡器降低时钟信号CK0和CK90的频率。
因为利用多个不同相位的时钟信号对数据信号连续采样，所以图1的相位检测器能用半速率的时钟信号追踪全速率的数据信号。而如上所述的利用比较连续采样值来判断时钟信号为落后或超前，正是碰撞式时钟数据恢复电路的特征。图2为图1的相位检测器时钟落后时的时序参考范例。
图1的相位检测器采用完全对称设计，信号所驱动的负载是对称的，信号的传输路径也是对称的。然而在非常高速的应用下，如果数据触发器101-104的时钟至输出延迟时间(CK-Q delay)加上异或门111-114的延迟时间超过T/4时(T为时钟信号CK0和CK90的周期)，指示信号UP、DN将出现不可预期的突波(glitch)，如图3所示。图3的细线部份是无延迟的理想信号波形，而粗线部份是上述的数据触发器101-104和异或门111-114的延迟时间之和超过T/4时的信号波形。受到延迟的比较值UP1、DN1、UP2、以及DN2会造成指示信号DN的突波，如图3的301所示。这种不该出现的突波可能造成电压控制震荡器的控制电压产生纹波(ripple)，进而造成输出时钟的频率或相位的抖动.
发明内容
本发明提供一种相位检测器，可以有效消除突波的产生，进而防止产生抖动。
本发明亦提供另一种相位检测器，可以比前述的相位检测器更为精简的使用元件，进而达到节省面积，并且降低考虑对称性布局时的布线复杂度。
本发明提出一种相位检测器，包括采样装置、比较装置、以及输出装置。采样装置分别根据多个时钟信号采样一数据信号，以提供对应的多个采样值。上述多个时钟信号具有相同的频率和不同的相位。比较装置耦接于采样装置，根据上述多个采样值其中的每一个采样值与其下一个采样值的比较结果，提供对应的多个比较值。输出装置耦接于比较装置，响应上述多个时钟信号的边沿触发而输出上述多个比较值其中之二，做为第一指示信号与第二指示信号。上述两个指示信号为控制上述多个时钟信号的频率或相位的依据。
在本发明的一实施例中，上述的输出装置包括两个双边沿触发的触发器(DETFF：double-edge triggered flip-flop)。第一双边沿触发的触发器以其两输入端分别接收上述多个比较值其中的第一和第三比较值，以其两时钟端分别接收上述多个时钟信号其中的第一和第三时钟信号，并输出第一指示信号。第二双边沿触发的触发器以其两输入端分别接收上述多个比较值其中的第二和第四比较值，以其两时钟端分别接收上述多个时钟信号其中的第二和第四时钟信号，并输出第二指示信号。
在本发明的一实施例中，上述的第一双边沿触发的触发器在第一时钟信号的正沿输出第一比较值，在第三时钟信号的正沿输出第三比较值。第二双边沿触发的触发器在第二时钟信号的正沿输出第二比较值，在第四时钟信号的正沿输出第四比较值。
在本发明的另一实施例中，上述的输出装置包括六个多路复用器。第一多路复用器以其第一输入端接收上述多个比较值其中的第一比较值，以其第二输入端耦接其输出端，以其选择端接收上述多个时钟信号其中的第一时钟信号。第二多路复用器以其第一输入端接收上述多个比较值其中的第二比较值，以其第二输入端耦接其输出端，以其选择端接收上述多个时钟信号其中的第二时钟信号。第三多路复用器以其第一输入端耦接其输出端，以其第二输入端接收上述多个比较值其中的第三比较值，以其选择端接收第一时钟信号。第四多路复用器以其第一输入端耦接其输出端，以其第二输入端接收上述多个比较值其中的第四比较值，以其选择端接收第二时钟信号。第五多路复用器以其第一输入端耦接第三多路复用器的输出端，以其第二输入端耦接第一多路复用器的输出端，以其选择端接收第一时钟信号，并输出第一指示信号。第六多路复用器则以其第一输入端耦接第四多路复用器的输出端，以其第二输入端耦接第二多路复用器的输出端，以其选择端接收第二时钟信号，并输出第二指示信号。
本发明另提出一种相位检测器，包括采样装置、比较装置、延迟装置、以及输出装置。采样装置分别根据多个时钟信号采样一数据信号，以提供对应的多个采样值。上述多个时钟信号具有相同的频率和不同的相位。比较装置耦接于采样装置，根据上述多个采样值其中的每一个采样值与其下一个采样值的比较结果，提供对应的多个比较值。延迟装置将上述多个时钟信号延迟一预设时间，以提供对应的多个延迟时钟信号。输出装置耦接于比较装置与延迟装置，响应上述多个延迟时钟信号的边沿触发而输出上述多个比较值其中之二，做为第一指示信号与第二指示信号。上述两个指示信号为控制上述多个时钟信号频率或相位的依据。
在本发明的一实施例中，上述的采样装置包括多个双边沿触发的触发器。每一上述双边沿触发的触发器对应上述多个时钟信号其中之二，并且对应上述多个采样值其中之二。每一上述双边沿触发的触发器根据对应的上述两个时钟信号分别采样上述数据信号以提供对应的上述两个采样值。
在本发明的一实施例中，上述之预设时间必须符合下列公式：Tdelay.CK-Q+Tdelay，XOR<D<1/(2*fbit-rate)，否则将发生采样错误的情形。其中D为上述预设时间，Tdelay，CK-Q为采样装置的时钟至输出延迟时间，Tdelay，XOR为比较装置的延迟时间，fbit-rate为数据信号的传输比特率。
在本发明的一实施例中，上述的延迟装置包括多个延迟模块，每一上述延迟模块对应上述多个延迟时钟信号其中之一，每一上述延迟模块包括一采样器和一比较器。采样器根据上述多个时钟信号其中的两个时钟信号分别采样上述多个时钟信号其中的另外两个时钟信号。比较器以其第一输入端耦接采样器的输出端，以其第二输入端接收一逻辑高电位，并输出对应的延迟时钟信号。其中采样器的时钟至输出延迟时间和上述采样装置相同，而且比较器的延迟时间和上述比较装置相同。
上述的第一种相位检测器在输出比较值做为第一和第二指示信号之前增加了一道延迟，藉此解决传统相位检测器的突波问题，进而防止产生抖动。上述的第二种相位检测器以双边沿触发的触发器为主要元件，不但可防止突波，而且比第一种相位检测器更为精简的使用元件，因此可节省面积，并且降低考虑对称性布局时的布线复杂度。
为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
附图说明
图1是已知的一种相位检测器的示意图。
图2及图3是图1的相位检测器的信号时序范例。
图4是依照本发明一实施例的相位检测器的示意图。
图5是图4的输出装置的一种实现方式。
图6A及图6B是图5的相位检测器的信号时序范例。
图7是依照本发明另一实施例的相位检测器的示意图。
图8是图7的相位检测器的运作示意图。
图9A及图9B是图7的相位检测器的信号时序范例。
图10是图7的延迟装置的一种实现方式。
【主要元件符号说明】
101-104：数据触发器
111-114：异或门
MUX1、MUX2：多路复用器
410：采样装置
411-414：数据触发器
420：比较装置
421-424：比较器
430：输出装置
431-432：双边沿触发的触发器
530：输出装置
531-536：多路复用器
710：采样装置
711、712：双边沿触发的触发器
720：比较装置
730：延迟装置
740：输出装置
741、742：双边沿触发的触发器
1001：采样器
1002：比较器
1010：延迟模块
具体实施方式
图4为依照本发明一实施例的适用于半速率碰撞式时钟数据恢复电路的相位检测器的方块图。图4的相位检测器包括采样装置410、比较装置420、以及输出装置430，其中比较装置420耦接于采样装置410，输出装置430耦接于比较装置420。采样装置410分别根据四个时钟信号CK0、CK90、CK180、以及CK270采样数据信号DATA，以提供对应的四个采样值D0、D90、D180、以及D270。上述四个时钟信号具有相同的频率和不同的相位，四个时钟信号的相位各相差90度，正好将一个周期的360度分为四等份。比较装置420根据上述四个采样值D0、D90、D180、以及D270其中的每一个采样值与其下一个采样值的比较结果，提供对应的四个比较值UP1、DN1、UP2、以及DN2。输出装置430则响应上述四个时钟信号的边沿触发而输出上述四个比较值其中之二，分别做为指示信号UP和DN。指示信号UP和DN可通过电压控制振荡器(未绘示)改变时钟信号CK0、CK90、CK180、以及CK270的频率或相位。
本实施例的四个时钟信号、四个采样值、以及四个比较值之间各有互相对应的关系，例如第一个时钟信号CK0、第一个采样值D0、以及第一个比较值UP1为互相对应，第三个时钟信号CK180、第三个采样值D180、以及第三个比较值UP2也是互相对应。
采样装置410包括四个数据触发器411-414，其中每一个数据触发器对应上述四个时钟信号其中之一，并且对应上述四个采样值其中之一。每一个数据触发器411-414的作用相同，就是根据对应的时钟信号采样数据信号DATA以提供对应的采样值。例如数据触发器412根据对应的时钟信号CK90采样数据信号DATA而提供对应的采样值D90。
比较装置420包括四个比较器421-424，其中每一个比较器对应上述四个采样值其中之一，并且对应上述四个比较值其中之一。每一个比较器421-424的作用相同，就是接收对应的采样值与其下一个采样值，并输出对应的比较值。例如比较器423接收对应的采样值D180与其下一个采样值D270，并根据D180和D270的比较结果输出对应的比较值UP2。比较器424接收对应的采样值D270与其下一个采样值D0，并根据D270和D0的比较结果输出对应的比较值DN2。本实施例的比较器采用异或门予以实现。
输出装置430包括两个双边沿触发的触发器431和432。每个双边沿触发的触发器有上、下两个输入端和上、下两个时钟端。双边沿触发的触发器431以其两输入端分别接收上述四个比较值其中的UP1和UP2，以其两时钟端分别接收上述四个时钟信号其中的CK0和CK180，并输出指示信号UP。双边沿触发的触发器432则以其两输入端分别接收上述四个比较值其中的DN1和DN2，以其两时钟端分别接收上述四个时钟信号其中的CK90和CK270，并输出指示信号DN。双边沿触发的触发器会在上时钟端(CLK)受到正沿(positive edge)触发时输出上输入端(D)的输入信号，在下时钟端(CLKB)受到正沿触发时输出下输入端(DB)的输入信号。也就是说，双边沿触发的触发器431在时钟信号CK0的正沿输出比较值UP1，在时钟信号CK180的正沿输出比较值UP2。双边沿触发的触发器432在时钟信号CK90的正沿输出比较值DN1，在时钟信号CK270的正沿输出比较值DN2。
图4的双边沿触发的触发器431和432可用图5的输出装置530予以实现。图4的输出装置430包括两个双边沿触发的触发器，图5的输出装置530则包括六个多路复用器，输出装置430和530的作用相同。
输出装置530包括多路复用器531-536。多路复用器531以其第一输入端(D0)接收比较值UP1，以其第二输入端(D1)耦接其输出端，以其选择端(S)接收时钟信号CK0。多路复用器532以其第一输入端(D0)接收比较值DN1，以其第二输入端(D1)耦接其输出端，以其选择端(S)接收时钟信号CK90。多路复用器533以其第一输入端(D0)耦接其输出端，以其第二输入端(D1)接收比较值UP2，以其选择端(S)接收时钟信号CK0。多路复用器534以其第一输入端(D0)耦接其输出端，以其第二输入端(D1)接收比较值DN2，以其选择端(S)接收时钟信号CK90。多路复用器535以其第一输入端(D0)耦接多路复用器533的输出端，以其第二输入端(D1)耦接多路复用器531的输出端，以其选择端(S)接收时钟信号CK0，并输出指示信号UP。多路复用器536则以其第一输入端(D0)耦接多路复用器534的输出端，以其第二输入端(D1)耦接多路复用器532的输出端，以其选择端(S)接收时钟信号CK90，并输出指示信号DN。
输出装置530仅包含多路复用器，不含其他种类元件，多路复用器531-534在功能上等同于锁存器(latch)。因为使用同一种元件，可以设计成相同大小，在布局(layout)上可更有效利用芯片面积。
图5的相位检测器的运作类似于图1的传统相位检测器。数据触发器411-414在每个时钟周期对数据信号DATA采样四次，然后比较器421-424比较上述的连续采样值，以比较结果判断时钟信号相对于数据信号DATA是落后或超前。比较值UP1和UP2轮流输出为指示信号UP，另两个比较值DN1和DN2轮流输出为指示信号DN。图5和图1的两种相位检测器的主要差别是图5的相位检测器增加了多路复用器531-534，藉此增加T/4的延迟时间(T为时钟信号CK0、CK90、CK180、以及CK270的周期)，而且为了顺应多路复用器531-534多出的延迟时间将多路复用器535和536的输入信号对调。由于指示信号UP、DN会产生突波的宽度最多只有T/4的时间，本实施例在多路复用器535和536采样时多延迟了T/4的时间，可避免突波发生，如图6A和图6B所示。
图6A为图1的传统相位检测器的信号时序范例，其中细线为理想情况的信号波形，而粗线为数据触发器101-104的时钟至输出延迟时间加上异或门111-114的延迟时间超过T/4时，受到延迟的信号波形。图6A的指示信号DN有明显的突波产生。图6B为图5的相位检测器的信号时序范例，由于输出装置530的延迟补偿，即使采样装置410的时钟至输出延迟时间加上比较装置420的延迟时间超过T/4，图6B的指示信号DN仍然没有突波产生。
图4和图5的相位检测器，其中的每一元件以至于整个电路，都可以用互补金属氧化物半导体(CMOS)逻辑或电流模式逻辑(CML：current modelogic)的方式实现。
图5的相位检测器总共使用四个数据触发器、四个异或门、以及六个二对一多路复用器，在布局面积增加不少，在布线上要考虑对称也不容易。因此本发明提供另一种相位检测器，以双边沿触发的触发器为主要元件，同样具有避免突波产生的功能，而且可减少布局面积与布线困难度。
图7为根据本发明另一实施例的以双边沿触发的触发器为主要元件的相位检测器方块图。此相位检测器包括采样装置710、比较装置720、延迟装置730、以及输出装置740。比较装置720耦接于采样装置710。输出装置740耦接于比较装置720和延迟装置730。
采样装置710分别根据四个时钟信号CK0、CK90、CK180、以及CK270采样数据信号DATA，以提供对应的四个采样值。其中上述四个时钟信号具有相同的频率，其相位各相差90度，正好将一个周期的360度分为四等份。对应时钟信号CK0和CK180的两个采样值交替输出为信号D1，对应时钟信号CK90和CK270的两个采样值交替输出为信号D2。
比较装置720依次比较上述四个采样值其中的每一个采样值与其下一个采样值，根据其比较结果提供对应的四个比较值。这四个比较值交替输出为信号D3，后面有更详细的说明。本实施例的比较装置720使用异或门予以实现。
延迟装置730将上述四个时钟信号CK0、CK90、CK180、以及CK270各延迟一段预设时间，以提供对应的四个延迟时钟信号CK0_TD、CK90_TD、CK180_TD、以及CK270_TD。输出装置740响应上述四个延迟时钟信号的边沿触发而输出上述四个比较值其中之二，做为指示信号UP和DN。
采样装置710包括两个双边沿触发的触发器711与712，其中每一个双边沿触发的触发器对应上述四个时钟信号其中之二，并且对应上述四个采样值其中之二。双边沿触发的触发器711根据对应的时钟信号CK0与CK180分别采样数据信号DATA以提供做为信号D1输出的上述两个采样值。双边沿触发的触发器712则根据对应的时钟信号CK90与CK270分别采样数据信号DATA以提供做为信号D2输出的上述两个采样值。
输出装置740包括两个双边沿触发的触发器741与742。双边沿触发的触发器741以其两输入端分别接收对应时钟信号CK0和CK180的上述两个比较值，以其两时钟端分别接收延迟时钟信号CK90_TD和CK270_TD，并输出指示信号UP。双边沿触发的触发器742则以其两输入端分别接收对应时钟信号CK90和CK270的上述两个比较值，以其两时钟端分别接收延迟时钟信号CK180_TD和CK0_TD，并输出指示信号DN。
相较于图5的相位检测器采用并行式(parallel)设计，图7的相位检测器采用串行式(serial)设计。图7的信号D1相当于图5的采样值D0和D180，图7的信号D2相当于图5的采样值D90和D270，图7的信号D3相当于图5的比较值UP1、DN1、UP2、以及DN2。以下参照图8详细说明图7的相位检测器的运作。如图8所示，时钟信号CK0和CK180的用意是采样数据信号DATA的数值，而时钟信号CK90和CK270的用意是采样数据信号DATA的边沿。
首先，在时钟信号CK0(1)的正沿，双边沿触发的触发器711采样数据信号DATA，将对应的采样值D1-1输出为信号D1。然后在时钟信号CK90(1)的正沿，双边沿触发的触发器712采样数据信号DATA，将对应的采样值D2-1输出为信号D2。比较装置720将采样值D1-1和D2-1作异或运算，运算结果UP_1就是对应的比较值，UP_1输出为信号D3。如果UP_1为逻辑1，表示时钟信号落后数据信号DATA；如果UP_1为逻辑0，表示时钟信号超前数据信号DATA。信号D3同时提供至双边沿触发的触发器741和742的所有输入端。双边沿触发的触发器741在延迟时钟信号CK90_TD的正沿输出比较值UP_1做为指示信号UP。
接下来，在时钟信号CK180(1)的正沿，双边沿触发的触发器711采样数据信号DATA，将对应的采样值D1-2输出为信号D1。比较装置720将采样值D2-1和D1-2作异或运算，产生对应的比较值DN_1，将DN_1输出为信号D3。如果DN_1为逻辑1，则表示时钟信号超前数据信号DATA；如果DN_1为逻辑0，则表示时钟信号落后数据信号DATA。双边沿触发的触发器742在延迟时钟信号CK180_TD的正沿输出比较值DN_1做为指示信号DN。
接下来，在时钟信号CK270(1)的正沿，双边沿触发的触发器712采样数据信号DATA，将对应的采样值D2-2输出为信号D2。比较装置720将采样值D1-2和D2-2作异或运算，产生对应的比较值UP_2，将UP_2输出为信号D3。如果UP_2为逻辑1，则表示时钟信号落后数据信号DATA；如果UP_2为逻辑0，则表示时钟信号超前数据信号DATA。双边沿触发的触发器741在延迟时钟信号CK270_TD的正沿输出比较值UP_2做为指示信号UP。
接下来，在时钟信号CK0(2)的正沿，双边沿触发的触发器711采样数据信号DATA，将对应的采样值D1-3输出为信号D1。比较装置720将采样值D2-2和D1-3作异或运算，产生对应的比较值DN_2，将DN_2输出为信号D3。如果DN_2为逻辑1，则表示时钟信号超前数据信号DATA；如果DN_2为逻辑0，则表示时钟信号落后数据信号DATA。双边沿触发的触发器742在延迟时钟信号CK0_TD的正沿输出比较值DN_2做为指示信号DN。后面的运作依此类推。
为了补偿采样装置710和比较装置720所造成的延迟，本实施例增加了延迟装置730，用经过延迟的时钟信号CK0_TD、CK90_TD、CK180_TD、CK270_TD以确保双边沿触发的触发器741和742能及时锁存正确的信号。图9A和图9B为图7的相位检测器的信号时序范例，其中每个时钟信号的正沿和负沿都绘有两个垂直方向箭头，第一个箭头是原始时钟信号(CK0和CK90)的边沿位置，第二个箭头是延迟时钟信号(CK0_TD和CK90_TD)的边沿位置。图9A为时钟信号落后数据信号的时序范例，而图9B为时钟信号超前数据信号的时序范例。只要延迟装置730适当地延迟时钟信号CK0、CK90、CK180、以及CK270，双边沿触发的触发器740和741的延迟锁存就可以保证指示信号UP和DN不产生突波。为达到此目的，延迟装置730的预设延迟时间必须符合下列公式，否则将发生采样错误的情形。
Tdelay，CK-Q+Tdelay，XOR<D<1/(2*fbit-rate)
其中D为预设延迟时间，Tdelay，CK-Q为采样装置710的时钟至输出延迟时间，Tdelay，XOR为比较装置720的延迟时间，fbit-rate为数据信号DATA的传输比特率。
当数据信号DATA的传输比特率越来越高，预设延迟时间D的设计就越加困难。此时可以将延迟装置730的信号路径设计成和采样装置710到比较装置720这一段的信号路径完全相同，使延迟时钟信号CK0_TD、CK90_TD、CK180_TD、CK270_TD和信号D3的延迟能互相匹配，如图10所示。
延迟装置730可包括四个延迟模块，每一个延迟模块各对应上述四个延迟时钟信号其中之一，用以产生对应的延迟时钟信号。以延迟模块1010为例，延迟模块1010包括采样器1001以及比较器1002。采样器1001根据时钟信号CK90以及CK270分别采样时钟信号CK0以及CK180。比较器1002以其第一输入端(A)耦接采样器1001的输出端(Q)，以其第二输入端(B)接收逻辑高电位VDD(也就是逻辑1)，并输出对应的延迟时钟信号CK90_TD。比较器1002利用异或门予以实现。
延迟装置730的其余三个延迟模块可依据延迟模块1010而推断，在此不予赘述。由于使用相同元件，上述每一个延迟模块的采样器的时钟至输出延迟时间和采样装置710相同，而且比较器的延迟时间和比较装置720相同。如图10所示，信号D3和延迟时钟信号CK90_TD的路径完全相同，延迟完全匹配，这样就可以克服工艺与温度的变异所造成的影响，符合上述的公式要求。
图7的相位检测器的每一元件，以至于整个电路，都可以使用互补金属氧化物半导体逻辑或电流模式逻辑的方式实现。
综上所述，以上实施例提供两种相位检测器。第一种相位检测器如图4及图5所示，利用多路复用器531-534的延迟补偿以消除指示信号UP、DN的突波产生，进而防止产生抖动。第二种相位检测器如图7所示，以双边沿触发的触发器为主，同样能防止突波产生，而且元件更精简，可节省布局面积，并且降低考虑对称性布局时的布线复杂度。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (18)
1.一种相位检测器，包括：
一采样装置，分别根据多个时钟信号采样一数据信号，以提供对应的多个采样值，其中上述多个时钟信号具有相同的频率和不同的相位；
一比较装置，耦接于该采样装置，根据上述多个采样值其中的每一个采样值与其下一个采样值的比较结果，提供对应的多个比较值；以及
一输出装置，耦接于该比较装置，响应上述多个时钟信号的边沿触发而输出上述多个比较值其中之二，做为一第一指示信号与一第二指示信号。
2.如权利要求1所述的相位检测器，其中该采样装置包括：
多个数据触发器，每一上述数据触发器对应上述多个时钟信号其中之一并且对应上述多个采样值其中之一，每一上述数据触发器根据对应的该时钟信号采样该数据信号以提供对应的该采样值。
3.如权利要求1所述的相位检测器，其中该比较装置包括：
多个比较器，每一上述比较器对应上述多个采样值其中之一并且对应上述多个比较值其中之一，每一上述比较器接收对应的该采样值与其下一个采样值，并输出对应的该比较值。
4.如权利要求1所述的相位检测器，其中该输出装置包括：
一第一双边沿触发的触发器，以其两输入端分别接收上述多个比较值其中的第一和第三比较值，以其两时钟端分别接收上述多个时钟信号其中的第一和第三时钟信号，输出该第一指示信号；以及
一第二双边沿触发的触发器，以其两输入端分别接收上述多个比较值其中的第二和第四比较值，以其两时钟端分别接收上述多个时钟信号其中的第二和第四时钟信号，输出该第二指示信号。
5.如权利要求4所述的相位检测器，其中该第一双边沿触发的触发器在该第一时钟信号的正沿输出该第一比较值，在该第三时钟信号的正沿输出该第三比较值；该第二双边沿触发的触发器在该第二时钟信号的正沿输出该第二比较值，在该第四时钟信号的正沿输出该第四比较值。
6.如权利要求1所述的相位检测器，其中该输出装置包括：
一第一多路复用器，以其第一输入端接收上述多个比较值其中的第一比较值，以其第二输入端耦接其输出端，以其选择端接收上述多个时钟信号其中的第一时钟信号；
一第二多路复用器，以其第一输入端接收上述多个比较值其中的第二比较值，以其第二输入端耦接其输出端，以其选择端接收上述多个时钟信号其中的第二时钟信号；
一第三多路复用器，以其第一输入端耦接其输出端，以其第二输入端接收上述多个比较值其中的第三比较值，以其选择端接收该第一时钟信号；
一第四多路复用器，以其第一输入端耦接其输出端，以其第二输入端接收上述多个比较值其中的第四比较值，以其选择端接收该第二时钟信号；
一第五多路复用器，以其第一输入端耦接该第三多路复用器的输出端，以其第二输入端耦接该第一多路复用器的输出端，以其选择端接收该第一时钟信号，输出该第一指示信号；以及
一第六多路复用器，以其第一输入端耦接该第四多路复用器的输出端，以其第二输入端耦接该第二多路复用器的输出端，以其选择端接收该第二时钟信号，输出该第二指示信号。
7.如权利要求1所述的相位检测器，其中该相位检测器用于一半速率碰撞式时钟数据恢复电路。
8.如权利要求1所述的相位检测器，其中上述多个时钟信号的数量为四，而且相位各相差90度。
9.如权利要求1所述的相位检测器，其中该相位检测器使用互补金属氧化物半导体逻辑或电流模式逻辑的方式实现。
10.一种相位检测器，包括：
一采样装置，分别根据多个时钟信号采样一数据信号，以提供对应的多个采样值，其中上述多个时钟信号具有相同的频率和不同的相位；
一比较装置，耦接于该采样装置，根据上述多个采样值其中的每一个采样值与其下一个采样值的比较结果，提供对应的多个比较值；
一延迟装置，将上述多个时钟信号延迟一预设时间，以提供对应的多个延迟时钟信号；以及
一输出装置，耦接于该比较装置与该延迟装置，响应上述多个延迟时钟信号的边沿触发而输出上述多个比较值其中之二，做为一第一指示信号与一第二指示信号。
11.如权利要求10所述的相位检测器，其中该采样装置包括：
多个双边沿触发的触发器，每一上述双边沿触发的触发器对应上述多个时钟信号其中之二并且对应上述多个采样值其中之二，每一上述双边沿触发的触发器根据对应的上述两个时钟信号分别采样该数据信号以提供对应的上述两个采样值。
12.如权利要求10所述的相位检测器，其中该输出装置包括：
一第一双边沿触发的触发器，以其两输入端分别接收上述多个比较值其中的第一和第三比较值，以其两时钟端分别接收上述多个延迟时钟信号其中的第二和第四延迟时钟信号，输出该第一指示信号；以及
一第二双边沿触发的触发器，以其两输入端分别接收上述多个比较值其中的第二和第四比较值，以其两时钟端分别接收上述多个时钟信号其中的第一和第三延迟时钟信号，输出该第二指示信号。
13.如权利要求12所述的相位检测器，其中该第一双边沿触发的触发器在该第二延迟时钟信号的正沿输出该第一比较值，在该第四延迟时钟信号的正沿输出该第三比较值；该第二双边沿触发的触发器在该第三延迟时钟信号的正沿输出该第二比较值，在该第一延迟时钟信号的正沿输出该第四比较值。
14.如权利要求10所述的相位检测器，其中Tdelay，CK-Q+Tdelay，XOR<D<1/(2*fbit-rate)，D为该预设时间，Tdelay，CK-Q为该采样装置的时钟至输出延迟时间，Tdelay，XOR为该比较装置的延迟时间，fbit-rate为该数据信号的传输比特率。
15.如权利要求10所述的相位检测器，其中该延迟装置包括多个延迟模块，每一上述延迟模块对应上述多个延迟时钟信号其中之一，每一上述延迟模块包括：
一采样器，根据上述多个时钟信号其中的两个时钟信号分别采样上述多个时钟信号其中的另外两个时钟信号；以及
一比较器，以其第一输入端耦接该采样器的输出端，以其第二输入端接收一逻辑高电位，输出对应的该延迟时钟信号；
其中该采样器的时钟至输出延迟时间和该采样装置相同，而且该比较器的延迟时间和该比较装置相同。
16.如权利要求10所述的相位检测器，其中该相位检测器用于一半速率碰撞式时钟数据恢复电路。
17.如权利要求10所述的相位检测器，其中上述多个时钟信号的数量为四，而且相位各相差90度。
18.如权利要求10所述的相位检测器，其中该相位检测器使用互补金属氧化物半导体逻辑或电流模式逻辑的方式实现。
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- 2008-02-15 CN CNA2008100056938A patent/CN101510823A/zh active Pending
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