CN205490493U - 一种带有反馈并行数据接口的高速串行器 - Google Patents
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Abstract
一种带有反馈并行数据接口的高速串行器，本实用新型涉及信号转换领域，其旨在解决现有串行器存在采集时钟对原数据开窗区域选取不合理，相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在数据串行速度较缓慢，运行效率受限，时钟抖动和数据失真等技术问题。该结构主要包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器；第二多路复用电路；第二时钟发生器；时钟数据恢复电路。本实用新型用于信号的高速串行。
Description
技术领域
本发明涉及信号转换领域，具体涉及一种带有反馈并行数据接口的高速串行器。
背景技术
串行器接收并行数据并将它转换成串行比特流；输入信号一般是8位并行数据，通常在上串行输出链路传输时还会利用某种编码方案将8位数据转换成10位数据。解串器则是一个相反的过程。它接收串行数据，必要时进行解码，再转换为并行格式的数据。解串器还要恢复数据时钟，并把时钟和数据一起转发给后续的元件。SerDes中这2个互补的元件提供了一种将原始并行数据转换成串行数据从而进行高效传输的有效方式；在SerDes中还有一个锁相环(PLL)模块，它接收系统参考时钟，并将它倍频到相应的数据速率。独立的取样器模块将使用这个倍频过的时钟锁定输入的串行数据。
现有的串行器，特别是，集成电路中采用一些光耦器件，影响了运行速率，并且耗电量也会上升；并且光耦串行装置使用寿命不长，容易造成卡顿；存在时钟抖动和数据抖动；缺乏检测校验接口。
发明内容
针对上述现有技术，本发明目的在于提供一种带有反馈并行数据接口的高速串行器，其旨在解决现有串行器存在采集时钟对原数据开窗区域选取不合理，相同串行器中不同的时钟发生器采集时钟频率不匹配并导致输出数据误差较大，同时存在数据串行速度较缓慢，运行效率受限，时钟抖动和数据失真等技术问题。
为达到上述目的，本发明采用的技术方案如下：
一种带有反馈并行数据接口的高速串行器，包括并行源信号，还包括第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号。
上述方案中，第三多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收高低逻辑电平且输出端输出差分信号。反馈时钟信号生成过程中会存在较大的损耗，第三多路复用器对输入信号进行钳制和差分，使得反馈时钟信号对于下位电路有更高的识别度，增加器件响应速度。
上述方案中，所述的反馈时钟发生器，包括相位检测电路：接收并比较反向的第一时钟信号和差分信号，输出第一比较信号；升压-降压电路：接收第一比较信号，输出控制电压信号；复位电路：输出开关信号至升压-降压电路；分频电路：接收第一时钟信号，输出半频率的第一时钟信号；延时电路：接收控制电压信号以调整延时时间，并接收分频电路输出的时钟信号，输出反馈时钟信号。相位检测电路将一个相位内的反转的第一时钟信号比对第三多路复用电路输出端差分信号，具体地，将反转的第一时钟信号的上升沿与第三多路复用电路的差分信号的边沿。当相位检测电路输出的比较信号为逻辑高电平，即说明反转的第一时钟信号与第三多路复用电路的差分信号不匹配。延时电路的延时范围会对控制电压范围造成影响，具体地，降低延时电路的阶次，减少延时时间范围，能够降低电路复杂度和电量消耗，并且进一步降低噪声和抖动；抖动降低后，能够增加对多路复用电路施加的采集时间窗口，数据能够更多更快地通过转换器件。
上述方案中，优选地，所述的复位电路，包括第一比较器：输出第二比较信号；第二比较器：输出第三比较信号；第一或门：接收第一比较信号和第二比较信号；与第一或门依次串联的第一反相器，第二反相器和缓冲器；第二或门：其输入端连接有第一或门的输出端和第二反相器的输出端；第三反相器：其输入端连接第二或门的输出端；第一三极管：基极连接第三反相器的输出端，发射极连接电路高电端；第二三极管：基极连接第二或门的输出端，发射极连接电路低电端；第一节点为第一或门的输出端，连接至延时电路；第二节点为缓冲器的输出端，连接至升压-降压电路的输出端；第三节点为第一三极管的集电极电位端，连接至第三多路复用电路；第四节点为参考电压电位点。复位电路输出的开关信号基于升压-降压电路输出的控制电压水平。升压-降压电路具有高阈值电压和低阈值电压，当控制电压水平低于低阈值电压且高于高阈值电压，复位电路关闭升压-降压电路，并将控制电压水平重置为介于低阈值电压和高阈值电压之间，具体地，重置为电源电压的50%。高阈值电压范围和低阈值电压范围分别为电源电压0至30%和85%至100%。复位电路对延时电路的控制，能够进一步控制对第一多路复用电路的采样开窗时间，提升了系统对数据波形的识别和判决速度。
上述方案中，优选地，第二时钟信号速率为第一时钟信号的二分之一。提供时钟数据恢复电路的系统时钟。
上述方案中，优选地，所述的时钟数据恢复电路，包括内环路：其中包括锁相环，锁相环输出多相时钟信号；与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入。串行信号经过半速率的时钟采样后转换成两个的并行数据，然后经鉴相器比较产生相位判决信息。相位判决信息同时送给数字滤波器的比例和积分环节，最后产生相位控制信息送给相位内插器。半频率的并行信号是串行信号的表征，实现了输出信号的反馈与检测。
与现有技术相比，本发明的有益效果为：通过数据信号自反馈对采集时钟进行调制以控制采集窗口宽度，获得更加合理的并行信号转串行信号自反馈调制电路结构；数据波形上升沿时间和下降沿时间显著降低；提升并行数据转换串行数据的运行速度，降低系统损耗与波形抖动；提供表征输出串行信号的并行信号的检测和反馈。
附图说明
图1为本发明模块连接关系示意图；
图2为本发明复位电路的实施例；
图3为本发明延时电路的实施例。
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征，步骤以外，均可以以任何方式组合。
下面结合附图对本发明做进一步说明：
图1为本发明模块连接关系示意图，一种带有反馈并行数据接口的高速串行器，第一时钟发生器和第二时钟发生器，考虑具体实施环境，可使用电子系统中处理器的标准脉冲输出端进行代替。在信号转换运行过程中，第一时钟信号和串行信号在反馈时钟发生器的等效延时锁相环中被锁定，串行信号时钟速率为第一时钟信号时钟速率或反转的第一时钟信号时钟速率的一半。
实施例1
图2为本发明复位电路的实施例，本实施例中反相器U4和反相器U5为最简延时器件，可选用所述的延时电路替换反相器U4和反相器U5以获得更好的初始化功能。替换后，第四节点为参考电压输入节点，其大小取决于选用的比较器和比较器所需要设定的阈值电压，或门U3基于比较器U1和比较器U2输出的第二比较信号、第三比较信号，生成第一控制信号，或门U3输出的第一控制信号发送至第一节点。延时电路将第一控制信号延时，延时区间取决于第四节点输入的参考电压，具体地，延时时间取决于第四节点输入的参考电压差的大小和参考电压差加载到第一控制信号上所用的时间。
实施例2
图3为本发明延时电路的实施例，串联的缓冲器U9-U12，分级次被接入可调电容C1-C3；第五节点和第七节点为输入节点，第六节点为输出节点；第七节点接入升压-降压电路，升压-降压电路控制可调电容的容值，缓冲器U9-U12产生相位延迟。
实施例3
所述的升压-降压电路，即BOOST电路，可根据实际使用电路所占空间体积情况进行缩小替换；如，当需要更小的电路空间体积时，可以换选为电荷泵。电荷泵，其储能器件可以是电容，输出端为多个串联且关于输出端对称的沟道互补式三极管的集电极和发射极，输入端为多个三极管的基极，根据需要实现的逻辑在基极加入一定的逻辑门，实现电荷泵；相对于BOOST电路，电荷泵布板体积相对小，电路结构不需要电感，响应速度极快。
实施例4
所述的内环路是一个模拟的PLL，其参考时钟来自第二时钟发生器。内环路的带宽可以设计的很宽，用来有效的抑制内部VCO噪声，内环路输出一组多相时钟。外环路是一个数字环路，由Bang-Bang鉴相器、数字滤波器和相位内插器组成。鉴相器检测输入数据跳变沿和采样时钟之间的相位差。数字滤波器对鉴相器的输出结果进行滤波。内环路输出的多相时钟作为相位内插器的时钟来源，数字滤波器的输出控制相位内插器产生采样钟。外环路的带宽可以设计的很窄，从而有效滤除外部的输入噪声。这就通过双环路解决了单环路的带宽折衷问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何属于本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
Claims (5)
1.一种带有反馈并行数据接口的高速串行器，包括并行源信号，其特征在于，还包括
第一时钟发生器：输出第一时钟信号，用于构建信号采集时间窗口；
第一多路复用电路：其采样时钟端口接收第一时钟发生器输出的第一时钟信号，输入端接收并行源信号且输出端输出混合信号；
反馈时钟发生器：接收第一时钟发生器输出的第一时钟信号以获得基准时钟，输出反馈时钟信号，用于构建延时信号采集时间窗口；
第二多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收第一多路复用电路输出的混合信号且输出端输出串行信号；
第二时钟发生器：输出第二时钟信号，用于构建恢复信号采集时间窗口；
时钟数据恢复电路：具有半数字内外环结构，其内环路接收第二时钟发生器输出的第二时钟信号接收串行信号，输出相对于串行信号半频率的并行信号。
2.根据权利要求1所述的一种带有反馈并行数据接口的高速串行器，其特征在于，还包括
第三多路复用电路：其采样时钟端口接收反馈时钟发生器输出的反馈时钟信号，输入端接收高低逻辑电平且输出端输出差分信号。
3.根据权利要求1所述的一种带有反馈并行数据接口的高速串行器，其特征在于，所述的反馈时钟发生器，包括
相位检测电路：接收并比较反向的第一时钟信号和差分信号，输出第一比较信号；
升压-降压电路：接收第一比较信号，输出控制电压信号；
复位电路：输出开关信号至升压-降压电路；
分频电路：接收第一时钟信号，输出半频率的第一时钟信号；
延时电路：接收控制电压信号以调整延时时间，并接收分频电路输出的时钟信号，输出反馈时钟信号。
4.根据权利要求3所述的一种带有反馈并行数据接口的高速串行器，其特征在于，所述的复位电路，包括
第一比较器：输出第二比较信号；
第二比较器：输出第三比较信号；
第一或门：接收第一比较信号和第二比较信号；
与第一或门依次串联的第一反相器，第二反相器和缓冲器；
第二或门：其输入端连接有第一或门的输出端和第二反相器的输出端；
第三反相器：其输入端连接第二或门的输出端；
第一三极管：基极连接第三反相器的输出端，发射极连接电路高电端；
第二三极管：基极连接第二或门的输出端，发射极连接电路低电端。
5.根据权利要求1所述的一种带有反馈并行数据接口的高速串行器，其特征在于，所述的时钟数据恢复电路，其
内环路：其中包括锁相环，锁相环输出多相时钟信号；
与锁相环连接的外环路：其中包括构成时钟恢复环路的鉴相器，数字滤波器和相位内插器，串行信号由鉴相器输入端输入且多相时钟信号由相位内插器输入。
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| CN105743514A (zh) * | 2016-01-29 | 2016-07-06 | 成都科创谷科技有限公司 | 一种带有反馈并行数据接口的高速串行器 |
| WO2021056965A1 (zh) * | 2019-09-27 | 2021-04-01 | 安凯(广州)微电子技术有限公司 | 一种高速spi主模式控制器 |
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