CN101277178A - 数据与时脉回复电路与栅式数字控制振荡器 - Google Patents

数据与时脉回复电路与栅式数字控制振荡器 Download PDF

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Abstract

本发明提供一种数据与时脉回复电路与栅式数字控制振荡器，所述数据与时脉回复电路包括一第一数据与时脉回复电路以及一第二数据与时脉回复电路。所述第一数据与时脉回复电路，接收一数据信号与一参考信号，并对所述数据信号解多工以产生一第一信号与一第二信号，其中所述数据信号具有一第一数据传输速率2X bps，所述第一信号与所述第二信号具有一第二数据传输速率X bps。所述第二数据与时脉回复电路，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号，其中所述第一数据与时脉回复电路的频宽大于所述第二数据与时脉回复电路的频宽。

Description

数据与时脉回复电路与栅式数字控制振荡器
技术领域
本发明是关于一种数据与时脉回复电路，特别是一种使用以栅式数字控制振荡器为基础的相位检测器，且具有高抖动容许度的数据与时脉回复电路。
背景技术
抖动容许度(jitter tolerance)是与正弦抖动(sinusoidal jitter)的最大振幅有关，正弦抖动可视为一种频率函数。已知的相位追踪(phase-tracking)式数据与时脉回复电路(clock an data recovery circuit，CDR)具有的抖动容许度与抖动频率(jitter frequency)成反比，因此要增加CDR的频宽必需要改变回路参数(loop parameters)来适应更多的高频抖动。然而这可能会增加抖动转移，而且可能在某些应用上不适用，如数据中继器(data repeater)。在抖动转移与抖动容许度之间的取舍(trade-off)限制了设计余裕(design margin)与一切非理想性，如非线性与取样偏移(sampling offset)，会造成整体的效能更差。在传统没有抖动容许度增强的光学接收器中，高频时的抖动容许度很难超过0.5UIpp(单位区间，峰值对峰值之间，为理论值的50％)。其中一个解决的方式是采用类比相位偏移器(analog phase shifter)，如DLL(延迟锁相回路，delay locked loop)，至数据与时脉回复电路中。具有大频宽的延迟锁相回路可以吸收掉输入信号上的抖动，且可以使主要的数据与时脉回复电路正确的回复数据。这样的方式虽然有效，但是功率消耗与晶片布局面积也会增加。
发明内容
本发明的一实施例提供一种数据与时脉回复电路，包括一第一数据与时脉回复电路以及一第二数据与时脉回复电路。所述第一数据与时脉回复电路，接收一数据信号与一参考信号，并对所述数据信号解多工以产生一第一信号与一第二信号，其中所述数据信号具有一第一数据传输速率2X bps，所述第一信号与所述第二信号具有一第二数据传输速率X bps。所述第二数据与时脉回复电路，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号，其中所述第一数据与时脉回复电路的频宽大于所述第二数据与时脉回复电路的频宽。
本发明的另一实施例提供一种栅式数字控制振荡器，包括一起振单元、一第一多工器、一第二多工器以及一第三多工器。所述起振单元，接收一初始码，用以输出一时脉信号。所述第一多工器，接收所述初始码，包括一第一输入端、一第二输入端以及一输出端，耦接所述起振单元，其中所述第一多工器的输出端根据所述数据信号，输出来自所述第一输入端或所述第二输入端的信号。所述第二多工器，包括一第三输入端，接收一反相时脉信号、一第四输入端，接收所述时脉信号，以及一输出端，耦接所述第一多工器的第一输入端，其中所述第二多工器的所述输出端根据所述数据信号，输出来自所述第三输入端或所述第四输入端的信号。所述第三多工器，包括一第五输入端，接收所述时脉信号、一第六输入端，接收所述反相时脉信号，以及一输出端耦接所述第一多工器的第二输入端，其中所述第三多工器的所述输出端根据所述数据信号，输出来自所述第五输入端或所述第六输入端的信号。
本发明的另一实施例提供一种数据与时脉回复电路，接收具有一第一数据传输速率2X bps的一数据信号，所述电路包括一第一数据与时脉回复电路以及一第二数据与时脉回复电路。所述第一数据与时脉回复电路，接收所述数据信号与一初始码，用以将所述数据信号分成一第一信号与一第二信号，所述电路包括一栅式数字控制振荡器以及一数据产生单元(data separatingunit)。所述栅式数字控制振荡器，接收所述初始码以产生一时脉信号。所述数据产生单元，根据所述时脉信号，用以所述数据信号分成所述第一信号与所述第二信号，其中所述第一信号与所述第二信号的一第二数据传输速率为所述数据信号的第一数据传输速率的一半。所述第二数据与时脉回复电路，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号。
附图说明
图1为根据本发明的一数据与时脉回复电路的一实施例的方块示意图。
图2为图1中的数据与时脉回复电路的输出信号的示意图。
图3为根据本发明的可增强抖动容许度的数据与时脉回复电路的一实施例的方块示意图。
图4为根据本发明的校正电路的一实施例的电路图。
图5为数据与时脉回复电路的模拟示意图。
图6为栅式数字控制振荡器的各阶段信号示意图。
图7为图1中的第一数据与时脉回复电路的一实施例的方块示意图。
图8为根据本发明的一栅式数字控制振荡器的一实施例的方块示意图。
图9为根据本发明的栅式数字控制振荡器在时脉信号领先、落后以及锁定数据信号时调整相位的示意图。
图10为根据本发明的栅式数字控制振荡器的建构方块(building block)示意图。
图11为根据本发明的一4位元数字控制负载的一实施例的电路示意图。
图12为采用没有尾端电流源的一补偿拓扑(complementary topology)的压控振荡器的示意图。
图13与图14为根据本发明的相频检测器与充电泵电路的一实施例的示意图。
附图标号：
11～第一数据与时脉回复电路
12～第二数据与时脉回复电路
13～多工器
31～相位检测器
32～校正电路
33～半速栅式数字控制振荡器
34～第一除频器
35～D型闩锁器
36～相频检测器与充电泵电路
37～第二除频器
38～D型闩锁器
39～压控振荡器
41～半速栅式数字控制振荡器
42～控制器
43～第二除法器
44～频率检测器
45～第一除法器
71～半速栅式数字控制振荡器
72～校正电路
73～D型闩锁器
74～D型闩锁器
101～第一建构方块
102～第二建构方块
103～数字控制电路
具体实施方式
虽然对于预测在bang-bang数据与时脉回复电路的抖动转移(jittertransfer)与抖动容许度的理论非常的多，但是非线性(non-linearity)以及输入依赖(input-dependant)的抖动转移使得设计更为困难，特别是在一些回路特征必须要定义非常好的应用上。为了通过抖动转移与抖动容许度的规范，线性的数据与时脉回复电路架构最常被使用。假设输入数据的相位与一已知的数据与时脉回复电路的输出的相位分别是φD(s)与φOUT(s)。因此在抖动转移H(s)，以及抖动容许度JTOL(s)可以以S域的表示表示如下：
Figure A20081008583700131
其中在式(5.1b)中的UIpp表示波峰与波峰(peak-to-peak)的抖动振幅被标准化在一个单位区间内。然而，在式(5.1b)中的抖动容许度是非常乐观的，这是假设数据与时脉回复系统在理想状况下。实际上，已知的数据与时脉回复电路会遭遇到非线性的问题且数据与时脉回复电路的回路增益也会降低。举例来说，因为D型闩锁器的变化稳定度(meta-stability)，相位检测器在相位误差(phase error)过大时，会遭遇到增益失真(gain distortion)的问题。在已知的设计中，线性半速率的相位检测器的模拟的转移曲线具有有限的线性范围，一般皆小于0.8UIpp。一旦在这个线性范围之下，相位检测器的增益会快速降低。此外，回复的时脉信号的其他的非线性特性，如静态取样偏移(static sampling offset)与责任周期失真(duty-cycle distortion，)同样也会降低整体的抖动容许度。因此本发明提出一种在输入数据信号与被回复的时脉信号之间，可降低线性范围与可容忍的相位错误的数据与时脉回复电路。本发明的基本概念就是串联两个具有不同频宽的非全速的数据与时脉回复电路，且其中的一个实施请参考图1。
图1为根据本发明的一数据与时脉回复电路的一实施例的方块示意图。第一数据与时脉回复电路11具有非常高的频宽，也就是说在数据信号上的抖动大部分都可以转移到第二数据与时脉回复电路12。第一数据与时脉回复电路11接收数据信号并对所述数据信号解多工(de-multiplexes)，并根据一参考信号产生一第一信号与一第二信号，其中所述数据信号具有一第一数据传输速率2X bps，所述第一信号与所述第二信号具有一第二数据传输速率Xbps。换句话说，第一数据与时脉回复电路11可以视为是一个理想的多工器，且对于输入信号的抖动几乎是没有任何的干扰。第二数据与时脉回复电路12，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号。在本实施例中，第一数据与时脉回复电路11的频宽大于所述第二数据与时脉回复电路12的频宽。多工器13接收所述第一回复信号与所述第二回复信号，并输出一回复信号。
根据图1的架构，在输入信号与被回复的时脉信号之间，数据与时脉回复电路的线性范围与可容忍的相位误差便可以加倍。假设第一数据与时脉回复电路11(CDR_HBW)的抖动转移函数为HHBW(s)，第二数据与时脉回复电路12(CDR_LBW)的抖动转移函数为HLBW(s)，系统的抖动转移函数便可表示如下：
  HSYS(s)＝HHBW(s)·HLBW(s)≈HLBW(s)   (5.2)
在式(5.2)中最后一个近似项是基于第一数据与时脉回复电路11的频率响应非常宽且平坦的假设前题之下。为了推导系统的抖动容许度JTOL_SYS(s)，第二数据与时脉回复电路12(CDR_LBW)的抖动容许度JTOL_LBW(s)必需要优先考虑。第二数据与时脉回复电路12(CDR_LBW)的抖动容许度JTOL_LBW(s)可以由式(5.1b)推导得知。而最后系统的抖动容许度JTOL_SYS(s)便如下所示：
Figure A20081008583700141
从式(5.3)来看，可以发现到第一数据与时脉回复电路11(CDR_HBW)的频宽要尽可能的小，如此一来系统的抖动容许度便可增加。但是这与先前的假设，第一数据与时脉回复电路11(CDR_HBW)的频宽要尽可能的大，相抵触。在本实施例中，第一数据与时脉回复电路11应该要产生没有错误且速率减半的数据给第二数据与时脉回复电路12。因此，式(5.3)要成立只有满足以下条件：
  JTOL_HBW(s)≥JTOL_SYS(s)   (5.4)
其中JTOL_HBW(s)表示第一数据与时脉回复电路11的抖动容许度。为了满足式(5.4)，因此第一数据与时脉回复电路11的频宽要越大越好。在这个假设前提之下，第一数据与时脉回复电路11可以视为是一个理想的多工器，对于输入信号的抖动几乎是没有任何的干扰。
接下来，第二数据与时脉回复电路12的抖动容许度JTOL_LBW(s)可以由式(5.1b)推导得知。在第二数据与时脉回复电路12的输入端，输入数据会被解多工成两路数据，且解多工后的数据的数据传输速率为输入数据的数据传输速率的一半。为了避免混淆，JTOL_LBW(s)表示数据传输速率为5G bps的解多工后的数据(输入数据的数据传输速率为10G bps)的抖动容许度。
Figure A20081008583700151
将式(5.5)代入式(5.3)，便可得到系统的抖动容许度如下：
由式(5.6)可看出来，系统的抖动容许度增加了两倍，而抖动转移几乎没有改变。因此可以得知，系统的抖动容许度可以通过不同的解多工速率改变。举例来说，如果是一个四分之一速率(quarater-rate)的架构的数据与时脉回复电路被采用，系统的抖动容许度会增加四倍。
图2为图1中的数据与时脉回复电路的输出信号的示意图。信号S1表示全速率的输入数据。信号S2表示被第一数据与时脉回复电路11分开的信号。要注意的是第一数据与时脉回复电路11具有很大的频宽，因此第一信号与第二信号的抖动仍然存在。信号S3表示经过第二数据与时脉回复电路12的第一信号与第二信号，且由图上可以知道，第一信号与第二信号的抖动已经被大幅降低。
图3为根据本发明的可增强抖动容许度的数据与时脉回复电路的一实施例的方块示意图。第一数据与时脉回复电路11包括一具有栅式数字控制振荡器(gated digital controlled oscillator，GDCO)的相位检测器31、一压控振荡器39、一RC电路以及一D型闩锁器38。相位检测器31包括一半速栅式数字控制振荡器33、一D型闩锁器35、一第一除频器34、一相频检测器与充电泵电路(phase frequency detector and charging pump circuit，PFD/CP)36以及一第二除频器37。半速栅式数字控制振荡器33接收所述参考信号与所述数据信号用以产生一第一时脉信号(GDCO CLK)。压控振荡器39接收一控制电压，用以产生一第二时脉信号(Recovered CLK)。相频检测器与充电泵电路36接收所述第一时脉信号与所述第二时脉信号，用以产生所述控制电压。D型闩锁器35包括一第一时脉输入端、一第一数据输入端以及一第一输出端，其中所述第一时脉输入端接收所述第一时脉信号，所述第一数据输入端接收所述数据信号，所述第一输出端输出一第一输出信号与一第二输出信号。D型闩锁器38，包括一第二时脉输入端、一第二数据输入端以及一第二输出端，其中所述第二时脉输入端接收所述第二时脉信号，所述第二数据输入端耦接所述第一数据输出端，所述第二输出端输出所述第一信号与所述第二信号(Recovered Data)。第一除频器34与第二除频器37，分别对所述第一时脉信号与所述第二时脉信号除以N，其中所述第一除频器34耦接在所述半速栅式数字控制振荡器39与所述相频检测器与充电泵电路36之间，所述第二除频器37耦接在所述压控振荡器39与所述相频检测器与充电泵电路36之间。在本实施例中，是以栅式数字控制振荡器为例且所述参考信号为一N位元码。在另一实施例中，第一数据与时脉回复电路11可以采用栅式电压控制振荡器(gated voltage controlled oscillator，GVCO)。与传统的相位检测器不同在于本发明的以栅式数字控制振荡器为基础的相位检测器31可以提供比已知的低频宽的数据与时脉回复电路更精确的时脉信号。
在本实施例中，参考信号由一校正电路32产生。详细电路图请参考图4。图4为根据本发明的校正电路的一实施例的电路图。半速栅式数字控制振荡器41接收一直流参考电压VREF，用以做为一环振荡器(ring oscillator)。半速栅式数字控制振荡器41的输出信号通过第一除法器45被除频为一较低频率，且所述第一除法器45的输出信号与在频率检测器44内的一参考频率比较。在一实施例中，半速栅式数字控制振荡器41会复制所述第一时脉信号。接着频率检测器44输出比较结果至控制器42，且控制器42根据比较结果更新参考信号。所述控制器可能为一计数器或一二进位搜寻单元。在本实施例中，控制器先输出一初始控制码至图3中的半速栅式数字控制振荡器33与图4中的半速栅式数字控制振荡器41，接着再根据比较结果更新所述控制码。在本实施例中，控制器42周期性的更新所述控制码。
第一数据与时脉回复电路11被设定为具有一全通转移函数(all-passtransfer function)，详细的说明会在图示与下文中说明。第二数据与时脉回复电路12锁定住半速栅式数字控制振荡器33的输入时脉信号，因此抖动转移可以通过回路参数(loop parameters)所决定。在本实施例中，第二数据与时脉回复电路12与已知的数据与时脉回复电路相近。在式(5.2)中，第一数据与时脉回复电路11的抖动转移函数HHBW(s)为1，第二数据与时脉回复电路12的抖动转移函数HLBW(s)由除数(dividing ratio)N、回路滤波器5中元件值，如电阻R的电阻值与电容C的电容值，压控振荡器的增益KVCO，以及充电泵中的电流值ICP。根据本发明提出的数据与时脉回复电路的系统的抖动转移函数HSYS(s)可表示如下：
Figure A20081008583700171
在本说明书中，如图1所示的数据与时脉回复电路包括第一数据与时脉回复电路11与第二数据与时脉回复电路12。将回路参数(R＝820ohm，C＝10nF，N＝4，ICP＝400μA and KVCO＝260MHz/volt)代入式(5.7)中，模拟的抖动转移函数如图5所示。抖动转移的角频率(corner frequency)约为4MHz，且抖动峰值(jitter peaking)为0.05dB，符合SONET OC-192的规格。
根据本发明的精神所提出的数据与时脉回复电路，已知的数据与时脉回复电路中关于抖动容许度的限制都可以得到解决或减轻。如图6所示，因为栅式数字控制振荡器将输入的数据流解多工成两路平行且无误的5Gb/s的数据，因此主要的数据与时脉回复电路的追踪范围(tracking range)增加为+/-1UI。更进一步，相频检测器与充电泵电路与两个除以4的除频器将栅式数字控制振荡器的线性范围延伸为+/-8UI，这也保证了本案所提出的数据与时脉回复电路的线性运作。考虑到栅式数字控制振荡器的全通特性以及将式(5.6)与式(5.7)合并，本案所提出的数据与时脉回复电路的抖动容许度JTOL_SYS(s)可表示如下：
Figure A20081008583700181
本案所提出的数据与时脉回复电路可提供2UIpp的高频抖动容许度，是已知的数据与时脉回复电路所能提供的抖动容许度的两倍。
图7为图1中的第一数据与时脉回复电路的一实施例的方块示意图。半速栅式控制振荡器71，接收来自校正电路72的一参考信号，作为一环振荡器用以提供时脉信号给第一D型闩锁器73与第二D型闩锁器74。在一实施例中，半速栅式数字控制振荡器71会复制由图3的半速栅式数字控制振荡器33产生的所述第一时脉信号。第一D型闩锁器73接收所述数据信号，并根据来自半速栅式控制振荡器71的时脉信号输出第一信号。第二D型闩锁器74接收所述数据信号，并根据反相的时脉信号输出第二信号。校正电路72的说明可以参考图4说明，在此为说明书简洁而不赘述。
图8为根据本发明的一栅式数字控制振荡器的一实施例的方块示意图。在本实施例中，栅式数字控制振荡器由5个多工器，M1-M5，以及一缓冲器M6所构成。第四多工器M4与第五多工器M5形成一起振单元(en-oscillatingunit)，接收参考信号并输出一第一时脉信号。第一多工器M1，接收所述参考信号，包括一第一输入端、一第二输入端以及一输出端，耦接所述起振单元，其中所述第一多工器的所述输出端根据所述数据信号，输出来自所述第一输入端或所述第二输入端的信号。第二多工器M2，包括一第三输入端，接收一反相第一时脉信号、一第四输入端，接收所述第一时脉信号，以及一输出端，耦接所述第一多工器的第一输入端，其中所述第二多工器的所述输出端根据所述数据信号，输出来自所述第三输入端或所述第四输入端的信号。第三多工器M3，包括一第五输入端，接收所述第一时脉信号、一第六输入端，接收所述反相第一时脉信号，以及一输出端耦接所述第一多工器的第二输入端，其中所述第三多工器的所述输出端根据所述数据信号，输出来自所述第五输入端或所述第六输入端的信号。
起振单元包括第四多工器M4与第五多工器M5。第四多工器M4，包括一第七输入端、一第八输入端以及一输出端，其中所述第八输入端耦接所述第一多工器的输出端。第五多工器M5，接收所述参考信号，包括一第九输入端、一第十输入端以及一输出端，其中所述第九输入端耦接所述第四多工器的输出端，所述第十输入端接地且所述第五多工器的输出端输出所述第一时脉信号。第六多工器M6，包括一第十一输入端，一第十二输入端，耦接所述第一多工器的输出端，以及一输出端，输出所述第一时脉信号GDCO CLK。当输入的数据信号为high时，多工器M1、M2、M4与M5形成一振荡器，多工器M3输出时脉信号B。当输入的数据信号为low时，多工器M1、M3、M4与M5形成另一振荡器，多工器M2输出时脉信号A。一旦输入的数据信号改变，时脉信号A或B会追踪数据信号。
图9为根据本发明的栅式数字控制振荡器在时脉信号领先、落后以及锁定数据信号时调整相位的示意图。在S1中，栅式数字控制振荡器输出的时脉信号(图上标示GDCO CLK)落后数据信号(Data)，时脉信号A与B会在接近临限电压(threshold voltage)前改变极性。这也可以说是栅式数字控制振荡器输出的时脉信号被加速，以补偿落后的相位。同理，在S2中，当栅式数字控制振荡器输出的时脉信号领先数据信号，时脉信号A与B会在临限电压后改变极性以补偿领先的相位。在S3中，则是显示栅式数字控制振荡器输出的时脉信号锁定数据信号的时序图。栅式数字控制振荡器输出的时脉信号的取样时间是通过数据边缘与栅式数字控制振荡器输出的时脉信号之间的时间延迟(time delay)TD，且可以近似于下列表示式：
Figure A20081008583700201
其中N是表示当栅式数字控制振荡器连接到一直流参考电压时有效的级数(stage)。举例来说，如果把图8中的数据线号连接到逻辑1，多工器M1、M2、M4与M5形成一4级振荡器，因此N就为4。由此可知，栅式数字控制振荡器输出的时脉信号相位延迟了90度，而且在数据信号的信号区间的中间点取样。
在已知的栅式数字控制振荡器运作中，当输入信号为high的时候开始振荡，且当输入信号为low的时候停止振荡。如果输出信号被闩锁(latch)到VDD或GND，则会产生严重的振幅变化，且会降低振荡器的速度。而在本案提出的栅式数字控制振荡器中，如图8所示，振荡出来的波形不会被闩锁住。因此振幅变化的情形可以改善，且对栅式多工器的频宽需求也可以减轻。
图10为根据本发明的栅式数字控制振荡器的建构方块(building block)示意图。多工器M2、M3、M4与M6形成第一建构方块101，且多工器M1与M5形成第二建构方块102。多工器M1至M6使用模式逻辑(current modelogic，CML)。额外的晶体管交连耦合对(cross-coupled pair)被加到多工器M2、M3、M4与M6，以确保差动输出。在多工器M1到M3内的输入信号Data+/-分别被用来选择两个差动信号输入in1+/-与in2+/-中的一个。尾端电流源(tail current source)也同样被用来加强电源斥拒比(Power Supply RejectionRatio)。为了避免工艺的变化，4位元的数字控制电路被使用在多工器M1与M5。根据本发明的一4位元数字控制电路的一实施例的电路如图11所示。在本发明的实施例中，在栅式数字控制振荡器提供正交匹配(quadraturematching)，用以减轻端点A与B的负担，端点A与B需要很大的频宽以达成栅式功能(gating function)。根据模拟的结果，4位元数字控制缓冲器可以确保在频率5G Hz，具有不超过50M Hz的一单调频率(monotonic frequency)时，具有600M Hz的调整范围。
栅式数字控制振荡器的频率的独立抖动转移也被模拟。在模拟中，一数据传输速率10Gbps，27-1PRBS(伪随机二进位序列)，具有一调变过的抖动的信号被输入到栅式数字控制振荡器。抖动振幅被设为0.2UIpp(20ps pk-pk)，且抖动频率由1MHz到100MHz。模拟的结果如表1所示。模拟的结果已经如表1所示，且并没有发现到明显的频率制约(frequency dependency)。注意的是，在这模拟中，栅式数字控制振荡器本身产生一些高频的符间干扰抖动(inter symbol interference jitter，ISI jitter)，因此抖动转移增益会变的比较高。不过这些高频的抖动可以在下一级具有较低频宽的数据与时脉回复电路中被过滤掉，因此整体的抖动峰值不会被影响到。
Figure A20081008583700211
图12为采用没有尾端电流源的一补偿拓扑(complementary topology)的压控振荡器的示意图。为了得到足够宽的频率调整范围且克服工艺的变化，具有粗调节与细调节的压控振荡器是较被青睐的。在本实施例中，使用一可切换式电容(switched-capacitor)与一组累积模式的变容二极管(accumulation-mode varactor)来提供频率调整。所述压控振荡器的频率范围为4.62到5.14GHz，且压控振荡器的增益为260MHz/v。本实施例还使用一对称电感来加强相位杂讯抑制的效能。电感的电感值为2.4nH，且在频率5GHz时的品质因子(quality factor)为13。在本压控振荡器的电流消耗是小于2mA。
栅式数字控制振荡器与压控振荡器的输出时脉信号都被除以4而成为1.25GHz(如图上标示GDCO CLK/4)，且在相频检测器的输入端被校正。相频检测器与充电泵电路的示意图请参考图13与图14。为了克服速度的限制，一动态逻辑形式(dynamic logic style)的相频检测器是较佳的。在图13中，相频检测器的回授时间(feedback time)TPFD可避免可能的死区(dead zone)，且可以降低抖动。充电泵电路也可利用差动切换电路来完成，如此便可高速运作。要注意的是因为缺少高增益的相位检测器，抖动容许度是较线性数据与时脉回复电路中的充电泵电流匹配更容易受到影响。假设充电流电流为I，电流不匹配为ΔI。10Gbps输入信号的位元周期为T10Gb。因此系统的抖动容许度如下所示：
Figure A20081008583700221
根据式(5.10)，TPFD与ΔI都必需尽可能的越小越好。此外在考虑相频检测器的回授时间，回授的NOR栅的大小被需要让回授时间TPFD够大以避免死区的问题。在本实施例中，回授时间TPFD约为200ps。此外，更可将其他关于充电泵校正的技术应用在本实施例中。
虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利利要求书的界定为准。

Claims (26)

1.一种数据与时脉回复电路，其特征在于，所述数据与时脉回复电路包括：
一第一数据与时脉回复电路，接收一数据信号与一参考信号，并对所述数据信号解多工以产生一第一信号与一第二信号，其中所述数据信号具有一第一数据传输速率2X bps，所述第一信号与所述第二信号具有一第二数据传输速率X bps；以及
一第二数据与时脉回复电路，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号，其中所述第一数据与时脉回复电路的频宽大于所述第二数据与时脉回复电路的频宽。
2.如权利要求1所述的数据与时脉回复电路，其其特征在于，所述数据与时脉回复电路还包括一多工器，接收所述第一回复信号与所述第二回复信号，用以输出一回复数据信号。
3.如权利要求1所述的数据与时脉回复电路，其特征在于，所述第一数据与时脉回复电路接收所述参考信号以产生频率约为XHz的一时脉信号，且所述第一数据与时脉回复电路根据所述数据信号来校正所述时脉信号，并将所述时脉信号的频率锁定在XHz。
4.如权利要求1所述的数据与时脉回复电路，其特征在于，所述第一数据与时脉回复电路还包括：
一半速栅式控制振荡器，接收所述参考信号与所述数据信号以产生一第一时脉信号；
一压控振荡器，接收一控制电压以产生一第二时脉信号；
一相频检测器与充电泵电路，接收所述第一时脉信号与所述第二时脉信号，用以在一锁相回路滤波器上产生所述控制电压；
一第一D型闩锁器，包括一第一时脉输入端、一第一数据输入端以及一第一输出端，其中所述第一时脉输入端接收所述第一时脉信号，所述第一数据输入端接收所述数据信号，所述第一输出端输出一第一输出信号与一第二输出信号；以及
一第二D型闩锁器，包括一第二时脉输入端、一第二数据输入端以及一第二输出端，其中所述第二时脉输入端接收所述第二时脉信号，所述第二数据输入端耦接所述第一数据输出端，所述第二输出端输出所述第一信号与所述第二信号。
5.如权利要求4所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一第一除频器与一第二除频器，分别对所述第一时脉信号与所述第二时脉信号除以N，其中所述第一除频器耦接在所述半速栅式控制振荡器与所述相频检测器与充电泵电路之间，所述第二除频器耦接在所述压控振荡器与所述相频检测器与充电泵电路之间。
6.如权利要求4所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括：
一电阻，具有一第一端与一第二端，其中所述第一端耦接在所述压控振荡器与所述相频检测器与充电泵电路之间；以及
一电容，具有一第三端与一第四端，其中所述第三端耦接所述电阻的所述第二端，所述电容的所述第四端接地。
7.如权利要求4所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一校正电路，用以产生所述参考信号，所述校正电路包括：
一振荡器，用以复制并输出由所述半速栅式控制振荡器产生的所述第一时脉信号；
一频率检测器接收所述第一时脉信号与一参考频率，用以输出一比较结果；以及
一控制器，接收所述比较结果用以产生所述参考信号。
8.如权利要求7所述的数据与时脉回复电路，其特征在于，当所述半速栅式控制振荡器为一半速栅式数字控制振荡器，所述参考信号为一N位元码，且当所述半速栅式控制振荡器为一半速栅式压控振荡器，所述参考信号为一参考电压。
9.如权利要求4所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一校正电路，用以产生所述参考信号，所述校正电路包括：
一振荡器，用以输出一时脉信号；
一频率检测器接收所述时脉信号与一参考时脉信号，用以输出一比较结果；以及
一控制器，接收所述比较结果用以产生所述参考信号。
10.如权利要求4所述的数据与时脉回复电路，其特征在于，所述半速栅式控制振荡器包括：
一起振单元，接收所述参考信号，用以输出所述第一时脉信号；
一第一多工器，接收所述参考信号，包括一第一输入端、一第二输入端以及一输出端，耦接所述起振单元，其中所述第一多工器的所述输出端根据所述数据信号，输出来自所述第一输入端或所述第二输入端的信号；
一第二多工器，包括一第三输入端，接收一反相第一时脉信号、一第四输入端，接收所述第一时脉信号，以及一输出端，耦接所述第一多工器的第一输入端，其中所述第二多工器的所述输出端根据所述数据信号，输出来自所述第三输入端或所述第四输入端的信号；以及
一第三多工器，包括一第五输入端，接收所述第一时脉信号、一第六输入端，接收所述反相第一时脉信号，以及一输出端耦接所述第一多工器的第二输入端，其中所述第三多工器的所述输出端根据所述数据信号，输出来自所述第五输入端或所述第六输入端的信号。
11.如权利要求10所述的数据与时脉回复电路，其特征在于，所述起振单元包括：
一第四多工器，包括一第七输入端、一第八输入端以及一输出端，其中所述第八输入端耦接所述第一多工器的输出端；以及
一第五多工器，接收所述参考信号，包括一第九输入端、一第十输入端以及一输出端，其中所述第九输入端耦接所述第四多工器的输出端，所述第十输入端接地且所述第五多工器的输出端输出所述第一时脉信号。
12.如权利要求10所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一缓冲器，包括一第六多工器，包括一第十一输入端，一第十二输入端，耦接所述第一多工器的输出端，以及一输出端，输出所述第一时脉信号。
13.如权利要求1所述的数据与时脉回复电路，其特征在于，当所述半速栅式控制振荡器为一半速栅式数字控制振荡器，所述参考信号为一N位元码，且当所述半速栅式控制振荡器为一半速栅式压控振荡器，所述参考信号为一参考电压。
14.如权利要求1项所述的数据与时脉回复电路，其特征在于，所述第一数据与时脉回复电路还包括：
一半速栅式控制振荡器，接收所述参考信号与所述数据信号以产生一第一时脉信号，所述数据信号具有第一数据传输速率2X bps，所述第一时脉信号频率约为XHz；
一第一D型闩锁器，包括一第一时脉输入端、一第一数据输入端以及一第一输出端，其中所述第一时脉输入端接收所述第一时脉信号，所述第一数据输入端接收所述数据信号，所述第一输出端输出所述第一信号；以及
一第二D型闩锁器，包括一第二时脉输入端、一第二数据输入端以及一第二输出端，其中所述第二时脉输入端接收所述反相第一时脉信号，所述第二数据输入端接收所述数据信号，所述第二输出端输出所述第二信号。
15.如权利要求14项所述的数据与时脉回复电路，其特征在于，所述半速栅式控制振荡器接收所述参考信号以产生频率约为XHz的一时脉信号，且根据所述数据信号来校正所述时脉信号，并将所述时脉信号的频率锁定在XHz。
16.一种栅式数字控制振荡器，其特征在于，所述栅式数字控制振荡器包括：
一起振单元，接收一初始码，用以输出一时脉信号；
一第一多工器，接收所述初始码，包括一第一输入端、一第二输入端以及一输出端，耦接所述起振单元，其中所述第一多工器的输出端根据所述数据信号，输出来自所述第一输入端或所述第二输入端的信号；
一第二多工器，包括一第三输入端，接收一反相时脉信号、一第四输入端，接收所述时脉信号，以及一输出端，耦接所述第一多工器的第一输入端，其中所述第二多工器的所述输出端根据所述数据信号，输出来自所述第三输入端或所述第四输入端的信号；以及
一第三多工器，包括一第五输入端，接收所述时脉信号、一第六输入端，接收所述反相时脉信号，以及一输出端耦接所述第一多工器的第二输入端，其中所述第三多工器的所述输出端根据所述数据信号，输出来自所述第五输入端或所述第六输入端的信号。
17.如权利要求16所述的栅式数字控制振荡器，其特征在于，所述起振单元包括：
一第四多工器，包括一第七输入端、一第八输入端以及一输出端，其中所述第八输入端耦接所述第一多工器的输出端；以及
一第五多工器，接收所述初始码，包括一第九输入端、一第十输入端以及一输出端，其中所述第九输入端耦接所述第四多工器的输出端，所述第十输入端接地且所述第五多工器的输出端输出所述时脉信号。
18.如权利要求16所述的栅式数字控制振荡器，其特征在于，所述的栅式数字控制振荡器还包括一缓冲器，包括一第六多工器，包括一第十一输入端，一第十二输入端，耦接所述第一多工器的输出端，以及一输出端，输出所述时脉信号。
19.如权利要求16所述的栅式数字控制振荡器，其特征在于，所述数据信号具有一数据传输速率2X bps，且所述时脉信号的频率约为XHz。
20.一种数据与时脉回复电路，接收具有一第一数据传输速率2X bps的一数据信号，其特征在于，所述数据与时脉回复电路包括：
一第一数据与时脉回复电路，接收所述数据信号与一初始码，用以将所述数据信号分成一第一信号与一第二信号，所述电路包括：
一栅式数字控制振荡器，接收所述初始码以产生一时脉信号；以及
一数据产生单元，根据所述时脉信号，用以所述数据信号分成所述第一信号与所述第二信号，其中所述第一信号与所述第二信号的一第二数据传输速率为所述数据信号的第一数据传输速率的一半；以及
一第二数据与时脉回复电路，接收并减少所述第一信号与所述第二信号中的抖动，用以输出一第一回复信号与一第二回复信号。
21.如权利要求20所述的数据与时脉回复电路，其特征在于，所述栅式数字控制振荡器接收所述初始码，用以产生频率约为XHz的所述时脉信号，且根据所述数据信号来校正所述时脉信号，并将所述时脉信号的频率锁定在XHz。
22.如权利要求20所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一校正电路，根据所述时脉信号与一参考时脉信号产生一控制码。
23.如权利要求20所述的数据与时脉回复电路，其特征在于，所述校正电路包括：
一振荡器，用以输出所述时脉信号；
一频率检测器接收所述时脉信号与一参考时脉信号，用以输出一比较结果；以及
一控制器，接收所述比较结果用以产生所述控制码，且所述初始码被所述控制码更新。
24.如权利要求20所述的数据与时脉回复电路，其特征在于，所述栅式数字控制振荡器包括：
一起振单元，接收一初始码，用以输出所述时脉信号；
一第一多工器，接收所述初始码，包括一第一输入端、一第二输入端以及一输出端，耦接所述起振单元，其中所述第一多工器的输出端根据所述数据信号，输出来自所述第一输入端或所述第二输入端的信号；
一第二多工器，包括一第三输入端，接收一反相时脉信号、一第四输入端，接收所述时脉信号，以及一输出端，耦接所述第一多工器的第一输入端，其中所述第二多工器的所述输出端根据所述数据信号，输出来自所述第三输入端或所述第四输入端的信号；以及
一第三多工器，包括一第五输入端，接收所述时脉信号、一第六输入端，接收所述反相时脉信号，以及一输出端耦接所述第一多工器的第二输入端，其中所述第三多工器的所述输出端根据所述数据信号，输出来自所述第五输入端或所述第六输入端的信号。
25.如权利要求24所述的数据与时脉回复电路，其特征在于，所述起振单元包括：
一第四多工器，包括一第七输入端、一第八输入端以及一输出端，其中所述第八输入端耦接所述第一多工器的输出端；以及
一第五多工器，接收所述初始码，包括一第九输入端、一第十输入端以及一输出端，其中所述第九输入端耦接所述第四多工器的输出端，所述第十输入端接地且所述第五多工器的输出端输出所述时脉信号。
26.如权利要求24所述的数据与时脉回复电路，其特征在于，所述的数据与时脉回复电路还包括一缓冲器，包括一第六多工器，包括一第十一输入端，一第十二输入端，耦接所述第一多工器的输出端，以及一输出端，输出所述时脉信号。
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