JP2947937B2 - クロック信号の形成方法および形成回路 - Google Patents
クロック信号の形成方法および形成回路Info
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- 238000000034 method Methods 0.000 title claims abstract description 13
- 230000000295 complement effect Effects 0.000 claims abstract description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 10
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 6
- 238000011084 recovery Methods 0.000 abstract description 2
- 230000005669 field effect Effects 0.000 description 14
- 230000005540 biological transmission Effects 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 101000868045 Homo sapiens Uncharacterized protein C1orf87 Proteins 0.000 description 4
- 102100032994 Uncharacterized protein C1orf87 Human genes 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 3
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 2
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 241000819999 Nymphes Species 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005577 local transmission Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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Description
【発明の詳細な説明】 本発明は、クロック信号の形成方法および形成回路に
関する。
関する。
デジタルデータ伝送装置では、ビットクロックを受信
側でクロック形成回路によって受信デジタルデータ信号
から形成する。デジタルデータ流からクロック形成する
ための位相ループ制御回路（PLL）では、純粋な位相比
較器（位相を検知する位相検知器）だけが問題である。
なぜなら、各ビットクロックによって位相補正エッジが
使用されるのではなく、所期の符号化に依存して、平均
で３つごとにビットクロックが使用されるだけだからで
ある。この純粋な位相比較器は公知のように次の欠点を
有する。すなわち、形成された回路が高調波周波数にも
ロックしたり、他の周波数にもロックしようとしたり
（できないが）するのである。この欠点を回避するため
に、これまで電圧制御発振器が使用されており、この発
振器はそれぞれ正確に定義された中心周波数と非常に小
さな周波数偏移を有する。ここでこの中心周波数はビッ
トクロックの公称値に相当する。このような電圧制御発
振器を実現するためには周波数検出素子が必要である
（Deutschen Bundespost,34/1981、Nr.2、81ページ参
照）。
側でクロック形成回路によって受信デジタルデータ信号
から形成する。デジタルデータ流からクロック形成する
ための位相ループ制御回路（PLL）では、純粋な位相比
較器（位相を検知する位相検知器）だけが問題である。
なぜなら、各ビットクロックによって位相補正エッジが
使用されるのではなく、所期の符号化に依存して、平均
で３つごとにビットクロックが使用されるだけだからで
ある。この純粋な位相比較器は公知のように次の欠点を
有する。すなわち、形成された回路が高調波周波数にも
ロックしたり、他の周波数にもロックしようとしたり
（できないが）するのである。この欠点を回避するため
に、これまで電圧制御発振器が使用されており、この発
振器はそれぞれ正確に定義された中心周波数と非常に小
さな周波数偏移を有する。ここでこの中心周波数はビッ
トクロックの公称値に相当する。このような電圧制御発
振器を実現するためには周波数検出素子が必要である
（Deutschen Bundespost,34/1981、Nr.2、81ページ参
照）。
例えばSDH（Synchron Digital Hierarchy）伝送シス
テムのようなデジタルデータ伝送網では、送信クロック
形成のためにPLL（Phase Locked Loop）回路が使用され
る。位相制御回路はバッファメモリのスタッフィング状
態を目標値と比較し、送信周波数を相応に補正する。公
称送信周波数は、位相制御回路の中心周波数によって定
められている。実際の送信周波数は、位相制御回路の引
き込みによって位相制御回路の制御電圧を介し、到来す
るデータ量に基づいて定められる。バッファメモリのス
タッフィング状態が目標値から異なることを表す信号
は、送信周波数と比較して低いレートの状態変化による
離散的信号によって表される。それ自体公知の集積電圧
制御発振器VCO（Voltage Controlled Oscillator）は、
補正が面倒なことからここでは使用することができな
い。というのは、電圧制御発振器の短時間安定性が同期
データ網に対する精度要求の観点からは甚だ不十分だか
らである。
テムのようなデジタルデータ伝送網では、送信クロック
形成のためにPLL（Phase Locked Loop）回路が使用され
る。位相制御回路はバッファメモリのスタッフィング状
態を目標値と比較し、送信周波数を相応に補正する。公
称送信周波数は、位相制御回路の中心周波数によって定
められている。実際の送信周波数は、位相制御回路の引
き込みによって位相制御回路の制御電圧を介し、到来す
るデータ量に基づいて定められる。バッファメモリのス
タッフィング状態が目標値から異なることを表す信号
は、送信周波数と比較して低いレートの状態変化による
離散的信号によって表される。それ自体公知の集積電圧
制御発振器VCO（Voltage Controlled Oscillator）は、
補正が面倒なことからここでは使用することができな
い。というのは、電圧制御発振器の短時間安定性が同期
データ網に対する精度要求の観点からは甚だ不十分だか
らである。
このような適用の場合でも通常は、電圧制御−水晶安
定発振器VCXO（Voltage Controlled Xral（crystal）Os
cillator）を制御する位相制御回路が使用される。この
電圧制御−水晶安定発振器は安定化のために正確な周波
数検出素子を必要とする。
定発振器VCXO（Voltage Controlled Xral（crystal）Os
cillator）を制御する位相制御回路が使用される。この
電圧制御−水晶安定発振器は安定化のために正確な周波
数検出素子を必要とする。
前記の周波数検出素子は狭帯域フィルタまたは発振回
路とすることができ、例えば表面波フィルタ、水晶フィ
ルタまたはセラミックフィルタにより実現することがで
きる。この周波数検出素子は他の回路と共に構成素子に
簡単に集積化することはできない。そのため周波数検出
素子を構成素子の外側に配置しなけれなならず、そのた
めには付加的な端子を構成素子に設けなければならず、
付加的なスペースが構成素子に必要であり、また構成群
を実装するためのコストが高くなる。
路とすることができ、例えば表面波フィルタ、水晶フィ
ルタまたはセラミックフィルタにより実現することがで
きる。この周波数検出素子は他の回路と共に構成素子に
簡単に集積化することはできない。そのため周波数検出
素子を構成素子の外側に配置しなけれなならず、そのた
めには付加的な端子を構成素子に設けなければならず、
付加的なスペースが構成素子に必要であり、また構成群
を実装するためのコストが高くなる。
相互に位相ロックされていない多数のデータ信号を同
時に受信または送信するデジタル伝送装置では、各デー
タ信号に対してそれぞれ正確な周波数検出素子を有する
別個の位相制御回路を設けなけれならないことがコスト
的にとくに問題である。
時に受信または送信するデジタル伝送装置では、各デー
タ信号に対してそれぞれ正確な周波数検出素子を有する
別個の位相制御回路を設けなけれならないことがコスト
的にとくに問題である。
本発明の課題は、正確な外部または調整すべき周波数
検出素子を回避して、クロック信号の形成方法および形
成装置を提供することである。
検出素子を回避して、クロック信号の形成方法および形
成装置を提供することである。
この課題は本発明により、それぞれ１つの遅延線路
（VCD0,VCD1）と、１つの位相比較器（PV0,PV1）と、１
つのループフィルタ（LF0,LF1）とを備えた複数の位相
制御器（PR0,PR1）を有する回路装置にて、クロック信
号（CLKOUT）を形成する方法であって、 前記遅延線路（VCD0,VCD1）の出力側は位相比較器（P
V0,PV1）の入力側と接続されており、 前記位相比較器の出力側はループフィルタ（LF0,LF
1）の入力側と接続されており、 前記ループフィルタの出力側は遅延線路の制御入力側
と接続されており、 制御電圧（VC0,VC1）は、ループフィルタの出力側
で、上側限界（UH）と下側限界（UL）との間の制御領域
内で制御可能である方法において、 位相制御器の遅延線路の入力側に基準クロック信号
（CREF_H,CREF_L）を供給し、 位相制御器を選択し、当該位相制御器の遅延線路から
出力される信号をクロック信号として出力し、 選択された位相制御器の遅延線路を制御信号の大きさ
に応じて制御し、 選択された位相制御器の制御領域が上側限界または下
側限界に制御される場合には、制御電圧が前記限界には
制御されないそれぞれ他方の位相制御器を選択するよう
に構成して解決される。
（VCD0,VCD1）と、１つの位相比較器（PV0,PV1）と、１
つのループフィルタ（LF0,LF1）とを備えた複数の位相
制御器（PR0,PR1）を有する回路装置にて、クロック信
号（CLKOUT）を形成する方法であって、 前記遅延線路（VCD0,VCD1）の出力側は位相比較器（P
V0,PV1）の入力側と接続されており、 前記位相比較器の出力側はループフィルタ（LF0,LF
1）の入力側と接続されており、 前記ループフィルタの出力側は遅延線路の制御入力側
と接続されており、 制御電圧（VC0,VC1）は、ループフィルタの出力側
で、上側限界（UH）と下側限界（UL）との間の制御領域
内で制御可能である方法において、 位相制御器の遅延線路の入力側に基準クロック信号
（CREF_H,CREF_L）を供給し、 位相制御器を選択し、当該位相制御器の遅延線路から
出力される信号をクロック信号として出力し、 選択された位相制御器の遅延線路を制御信号の大きさ
に応じて制御し、 選択された位相制御器の制御領域が上側限界または下
側限界に制御される場合には、制御電圧が前記限界には
制御されないそれぞれ他方の位相制御器を選択するよう
に構成して解決される。
本願の対象は、集積された構成素子での完全な移植性
である。本願は、集積化が困難な精密周波数検出素子を
回避する。これにより、周波数検出素子自体に対するコ
スト、その他の付加的に設けるべき集積構成素子の端子
に対するコスト、構成群での周波数検出素子の組み込み
スペースに対するコスト、周波数検出素子を有する構成
群の実装に必要なコストが節約される。本願は従来のク
ロック形成装置より基本的に優れている。本願の回路は
いずれにしろローカルに存在する送信クロック信号を基
準クロック信号として使用する。なぜなら送信クロック
は通常、周波数の維持の点で電圧制御発振器（VCO）に
より出力されるクロック信号よりも格段に安定している
からである。したがって本発明のクロック形成装置から
出力されるクロック信号CLKOUTは全体として比較的に周
波数が安定している。
である。本願は、集積化が困難な精密周波数検出素子を
回避する。これにより、周波数検出素子自体に対するコ
スト、その他の付加的に設けるべき集積構成素子の端子
に対するコスト、構成群での周波数検出素子の組み込み
スペースに対するコスト、周波数検出素子を有する構成
群の実装に必要なコストが節約される。本願は従来のク
ロック形成装置より基本的に優れている。本願の回路は
いずれにしろローカルに存在する送信クロック信号を基
準クロック信号として使用する。なぜなら送信クロック
は通常、周波数の維持の点で電圧制御発振器（VCO）に
より出力されるクロック信号よりも格段に安定している
からである。したがって本発明のクロック形成装置から
出力されるクロック信号CLKOUTは全体として比較的に周
波数が安定している。
同じビット符号を有し、長いシーケンスのデータ流か
ら従来のクロック形成装置によりクロック形成を行う適
用例では、電圧制御発振器の周波数偏差が任意の位相差
に積分される。この場合、ループフィルタとして構成さ
れたコンデンサの漏れ電流に起因する制御電圧の変化
が、基準信号を基準にして最大で180゜の位相差に制限
される。
ら従来のクロック形成装置によりクロック形成を行う適
用例では、電圧制御発振器の周波数偏差が任意の位相差
に積分される。この場合、ループフィルタとして構成さ
れたコンデンサの漏れ電流に起因する制御電圧の変化
が、基準信号を基準にして最大で180゜の位相差に制限
される。
本発明を以下、図面に基づいて実施例として説明す
る。
る。
図１は、データ信号からクロック形成するための、本
発明のクロック形成回路のブロック回路図、 図2a,2bは、図１のクロック形成回路の詳細図、 図３と図４は、基準信号と、データ流に含まれるクロ
ック信号との比が１より大きいか、または小さい場合に
対するクロック形成回路での典型的な信号経過を示す線
図、 図５は、データ信号の送信のためのクロック形成に対
する、本発明の回路装置のブロック回路図、 図６は、図５のブロック回路図の基本回路図、 図7a,bは、図６の回路の詳細図である。
発明のクロック形成回路のブロック回路図、 図2a,2bは、図１のクロック形成回路の詳細図、 図３と図４は、基準信号と、データ流に含まれるクロ
ック信号との比が１より大きいか、または小さい場合に
対するクロック形成回路での典型的な信号経過を示す線
図、 図５は、データ信号の送信のためのクロック形成に対
する、本発明の回路装置のブロック回路図、 図６は、図５のブロック回路図の基本回路図、 図7a,bは、図６の回路の詳細図である。
図１のブロック回路は、２つの位相制御器PR0,PR1
と、コントロールユニットCL（制御ロジック）を有す
る。位相制御器とコントロールユニットには接続端子DA
TAINを介してシリアルデータ流が入力信号として供給さ
れる。データ流は所定の公称シーケンスレートを有する
２進符号とすることができる。別の入力信号として位相
制御器には基準クロック信号CREFが供給される。この基
準クロック信号は近似的に、データ流に所属するクロッ
ク周波数を有する。基準クロック信号はローカルにいず
れにしろ備わっているクロック信号とすることができ
る。このクロック信号はデータ流を送信するために必要
である。有利な実施例では、位相制御器にそれぞれ相互
し相補的な基準クロック信号CREF_H、CREF_Lが供給され
る。位相制御器では当該の基準クロック信号が電圧制御
遅延線路CVC0,VCD1に供給される。遅延線路では基準ク
ロック信号が制御電圧VC0,VC1の大きさに応じて遅延さ
れる。遅延線路から送出された基準クロック信号とデー
タ流は位相比較器PV0,PV1に入力信号として供給され
る。位相比較器は供給された入力信号の一致程度に応じ
て出力信号を送出する。この出力信号はループフィルタ
LF0,LF1に供給される。ループフィルタでこの出力信号
は、それ自体位相制御回路（PLL）で公知の積分処理が
行われる。ループフィルタから出力された出力信号は一
方では遅延線路に制御電圧として、他方でコントロール
ユニットの端子VC0,VC1に供給される。端子VC0,VC1への
出力信号の他に、コントロールユニットの各位相制御器
には、端子CLK0,CLK1に所属の遅延線路によって遅延さ
れた基準信号が、並びに端子LI0,LI1に位相比較器から
送出された情報信号が供給される。この情報信号は、位
相比較器に供給される信号間の位相偏差の程度に応じて
形成される。コントロールユニットは入力側に供給され
た信号を評価して、端子DATAOUTにデータ流を、端子CLK
OUTにこのデータ流に相関するクロック信号を出力す
る。端子CLKOUTに出力されたクロック信号はまた基準ク
ロック信号に対して持続的にやや高い、またはやや低い
周波数を有する。基準クロック信号とクロック信号CLKO
UTとの間の周波数差を補償するために、基準クロック信
号は遅延線路で増大的に位相シフトされる。
と、コントロールユニットCL（制御ロジック）を有す
る。位相制御器とコントロールユニットには接続端子DA
TAINを介してシリアルデータ流が入力信号として供給さ
れる。データ流は所定の公称シーケンスレートを有する
２進符号とすることができる。別の入力信号として位相
制御器には基準クロック信号CREFが供給される。この基
準クロック信号は近似的に、データ流に所属するクロッ
ク周波数を有する。基準クロック信号はローカルにいず
れにしろ備わっているクロック信号とすることができ
る。このクロック信号はデータ流を送信するために必要
である。有利な実施例では、位相制御器にそれぞれ相互
し相補的な基準クロック信号CREF_H、CREF_Lが供給され
る。位相制御器では当該の基準クロック信号が電圧制御
遅延線路CVC0,VCD1に供給される。遅延線路では基準ク
ロック信号が制御電圧VC0,VC1の大きさに応じて遅延さ
れる。遅延線路から送出された基準クロック信号とデー
タ流は位相比較器PV0,PV1に入力信号として供給され
る。位相比較器は供給された入力信号の一致程度に応じ
て出力信号を送出する。この出力信号はループフィルタ
LF0,LF1に供給される。ループフィルタでこの出力信号
は、それ自体位相制御回路（PLL）で公知の積分処理が
行われる。ループフィルタから出力された出力信号は一
方では遅延線路に制御電圧として、他方でコントロール
ユニットの端子VC0,VC1に供給される。端子VC0,VC1への
出力信号の他に、コントロールユニットの各位相制御器
には、端子CLK0,CLK1に所属の遅延線路によって遅延さ
れた基準信号が、並びに端子LI0,LI1に位相比較器から
送出された情報信号が供給される。この情報信号は、位
相比較器に供給される信号間の位相偏差の程度に応じて
形成される。コントロールユニットは入力側に供給され
た信号を評価して、端子DATAOUTにデータ流を、端子CLK
OUTにこのデータ流に相関するクロック信号を出力す
る。端子CLKOUTに出力されたクロック信号はまた基準ク
ロック信号に対して持続的にやや高い、またはやや低い
周波数を有する。基準クロック信号とクロック信号CLKO
UTとの間の周波数差を補償するために、基準クロック信
号は遅延線路で増大的に位相シフトされる。
各位相制御器は、端子DATAINに供給されるデータ流に
ロックし、基準クロック信号とデータ流との間の位相差
を遅延線路の遅延時間の適切な追従制御によって、遅延
線路がその制御領域の限界に達するまで補償することが
できる。コントロールユニットは、制御領域内で動作す
る位相制御器を常に選択する役目を有する。さらに同時
に、選択されなかった位相制御器の制御領域を次のよう
に調整する役目も有する。すなわちこの位相制御器に、
前記選択された位相制御器がその制御限界に達したとき
に移行することができるよう調整するのである。位相制
御器を選択するためと、選択されなかった位相制御器の
制御領域を適切な状態に調整するために、コントロール
ユニットは遅延線路に対する制御電圧VC0,VC1を評価
し、そのために場合によっては補充的に位相比較器から
出力された情報信号を評価する。コントロールユニット
はクロックマルチプレクサを有する。このクロックマル
チプレクサは、コントロールユニットから端子CLK0,CLK
1に供給されたクロック信号を端子CLKOUTに導通する。
使用される位相比較器の形式に応じてコントロールユニ
ットは、形成されたクロック信号によるデータ信号の走
査のために走査フリップフロップを有する。刊行物T.H.
LEE,J.F.Bulzacchelli,“A 155−MHz Clock Recovery D
elay−and Phase−Locked Loop",IEEE J.of Solid−Sta
te−Circuits,Vol 27,No.12,Dec 1922,pp.1736−1745か
ら公知のHoggeによる位相比較器を使用する場合には、
コントロールユニットはデータマルチプレクサを有す
る。
ロックし、基準クロック信号とデータ流との間の位相差
を遅延線路の遅延時間の適切な追従制御によって、遅延
線路がその制御領域の限界に達するまで補償することが
できる。コントロールユニットは、制御領域内で動作す
る位相制御器を常に選択する役目を有する。さらに同時
に、選択されなかった位相制御器の制御領域を次のよう
に調整する役目も有する。すなわちこの位相制御器に、
前記選択された位相制御器がその制御限界に達したとき
に移行することができるよう調整するのである。位相制
御器を選択するためと、選択されなかった位相制御器の
制御領域を適切な状態に調整するために、コントロール
ユニットは遅延線路に対する制御電圧VC0,VC1を評価
し、そのために場合によっては補充的に位相比較器から
出力された情報信号を評価する。コントロールユニット
はクロックマルチプレクサを有する。このクロックマル
チプレクサは、コントロールユニットから端子CLK0,CLK
1に供給されたクロック信号を端子CLKOUTに導通する。
使用される位相比較器の形式に応じてコントロールユニ
ットは、形成されたクロック信号によるデータ信号の走
査のために走査フリップフロップを有する。刊行物T.H.
LEE,J.F.Bulzacchelli,“A 155−MHz Clock Recovery D
elay−and Phase−Locked Loop",IEEE J.of Solid−Sta
te−Circuits,Vol 27,No.12,Dec 1922,pp.1736−1745か
ら公知のHoggeによる位相比較器を使用する場合には、
コントロールユニットはデータマルチプレクサを有す
る。
図２は、CMOS技術で構成部材面に実現された回路構成
の簡単の実施例を示す。遅延線路はそれぞれ16の遅延素
子DE001...DE016、ないしDE101...DE116（Delay Elemen
t）により形成されている。各遅延素子はインバータに
より形成されており、このインバータは出力側で可変抵
抗を介して負荷キャパシタンスにより負荷されている。
可変抵抗の負荷区間の両端子は第１のＮチャネル電界効
果トランジスタの２つの主電極によって定められてお
り、電解効果トランジスタの制御電極には制御電圧が印
加される。負荷キャパシタンスは第２のＮチャネル電界
効果トランジスタの制御電極と負荷区間との間にあるキ
ャパシタンスによって形成される。ここで第２の電界効
果トランジスタの制御電極は第１の電界効果トランジス
タのソース電極と接続されており、また第２の電界効果
トランジスタの２つの主電極は詳細に図示しない駆動電
圧源VDD−DGの低電位に導かされる端子DGと接続されて
いる。遅延素子の出力は、制御される負荷キャパシタン
スにより負荷されたインバータの出力によって定められ
る。遅延素子の出力側はそれぞれ次の遅延素子の入力側
と接続されている。遅延線路の最後の遅延素子の出力側
はインバータINVR0,INVR1と接続されており、このイン
バータはパルス形状を形成するためのものである。この
インバータINVR0,INVR1の出力側はＤフリップフロップD
FF0,DFF1のＤ入力側と接続されている。このＤフリップ
フロップは位相比較器PV0,PV1を形成する。Ｄフリップ
フロップの入力側CLKにはデータ流が供給される。デー
タ流の各上昇エッジによって遅延された基準クロック信
号の瞬時状態がＤフリップフロップの出力側に転送され
る。この実施例では、ループフィルタがコンデンサC0,C
1によって形成されており、このコンデンサは一方では
位相比較器の出力側と、他方では駆動電圧源VDD−DGの
低電位に導かれた端子DGと接続されている。コンデンサ
C0,C1は、所属の位相比較器から送出された出力電流を
積分する。コンデンサC0,C1を介する電圧は、所属の遅
延線路の遅延素子全体に供給される。データ流の状態変
化が観察時間を基準にして少数であるような適用例で
は、コンデンサC0,C1の代わりに他の例えばR.Best“The
orie und Anwendung des Phase−locked Loops",AT Ver
lag aarau−Stuttgart ISBN 3−85502−123−６から公
知のループフィルタを使用することができる。遅延線
路、位相比較器およびループフィルタは制御回路を形成
する。ここで位相比較器は、データ流の上昇エッジが遅
延された基準クロック信号の上昇エッジと一致するよう
に制御する。
の簡単の実施例を示す。遅延線路はそれぞれ16の遅延素
子DE001...DE016、ないしDE101...DE116（Delay Elemen
t）により形成されている。各遅延素子はインバータに
より形成されており、このインバータは出力側で可変抵
抗を介して負荷キャパシタンスにより負荷されている。
可変抵抗の負荷区間の両端子は第１のＮチャネル電界効
果トランジスタの２つの主電極によって定められてお
り、電解効果トランジスタの制御電極には制御電圧が印
加される。負荷キャパシタンスは第２のＮチャネル電界
効果トランジスタの制御電極と負荷区間との間にあるキ
ャパシタンスによって形成される。ここで第２の電界効
果トランジスタの制御電極は第１の電界効果トランジス
タのソース電極と接続されており、また第２の電界効果
トランジスタの２つの主電極は詳細に図示しない駆動電
圧源VDD−DGの低電位に導かされる端子DGと接続されて
いる。遅延素子の出力は、制御される負荷キャパシタン
スにより負荷されたインバータの出力によって定められ
る。遅延素子の出力側はそれぞれ次の遅延素子の入力側
と接続されている。遅延線路の最後の遅延素子の出力側
はインバータINVR0,INVR1と接続されており、このイン
バータはパルス形状を形成するためのものである。この
インバータINVR0,INVR1の出力側はＤフリップフロップD
FF0,DFF1のＤ入力側と接続されている。このＤフリップ
フロップは位相比較器PV0,PV1を形成する。Ｄフリップ
フロップの入力側CLKにはデータ流が供給される。デー
タ流の各上昇エッジによって遅延された基準クロック信
号の瞬時状態がＤフリップフロップの出力側に転送され
る。この実施例では、ループフィルタがコンデンサC0,C
1によって形成されており、このコンデンサは一方では
位相比較器の出力側と、他方では駆動電圧源VDD−DGの
低電位に導かれた端子DGと接続されている。コンデンサ
C0,C1は、所属の位相比較器から送出された出力電流を
積分する。コンデンサC0,C1を介する電圧は、所属の遅
延線路の遅延素子全体に供給される。データ流の状態変
化が観察時間を基準にして少数であるような適用例で
は、コンデンサC0,C1の代わりに他の例えばR.Best“The
orie und Anwendung des Phase−locked Loops",AT Ver
lag aarau−Stuttgart ISBN 3−85502−123−６から公
知のループフィルタを使用することができる。遅延線
路、位相比較器およびループフィルタは制御回路を形成
する。ここで位相比較器は、データ流の上昇エッジが遅
延された基準クロック信号の上昇エッジと一致するよう
に制御する。
各位相制御毎に制御電圧は、これが高電圧UH、中電圧
UMおよび低電圧ULより上の値または下の値を有するか否
かについて監視される。４つの抵抗R1,R2,R3およびR4に
より形成される分圧器が駆動電圧源VDD−DGの両端子に
接続されている。分圧器は高電圧UH、中電圧UMおよび低
電圧ULを準備する。各位相制御器には３つの差動増幅器
OP01,OP02,OP03ないしOP11,OP12,OP13が配属されてい
る。差動増幅器OP01とOP11の非反転入力側（＋）には高
電圧UHが、その反転入力側（−）には所属の制御電圧VC
0,VC1が印加される。差動増幅器OP02とOP12の反転入力
側（−）には中電圧UMが、その非反転入力側（＋）には
所属の制御電圧VC0,VC1が印加される。差動増幅器OP03
とOP13の反転入力側（−）には低電圧ULが、その非反転
入力側（−）には所属の制御電圧VC0,VC1が印加され
る。差動増幅器OP01とOP03、ないしOP11とOP13から出力
される出力信号H0,L0ないしH1,L1は論理NAND機能を実現
するNANDゲートNAND0なんしNAND1に供給される。差動増
幅器OP01とOP03、ないしOP11とOP13は、NANDゲートNAND
0ないしNAND1と共にウィンドコンパレータを形成する。
ここでNANDゲートNAND0ないしNAND1は、制御電圧が高電
圧よりも低く、低電圧ULよりも高いときに出力側に低レ
ベル（LOW）信号IN0,IN1を出力する。したがって低レベ
ル（LOW）の信号IN0,IN1は、所属の位相制御器が制御領
域内の状態を有していることを意味し、これに対して高
レベル（HIGH）の信号IN0,IN1は所属の位相制御器が制
御領域外の状態であることを意味する。したがって電圧
UHと電圧ULは所定の制御領域の限界を形成する。
UMおよび低電圧ULより上の値または下の値を有するか否
かについて監視される。４つの抵抗R1,R2,R3およびR4に
より形成される分圧器が駆動電圧源VDD−DGの両端子に
接続されている。分圧器は高電圧UH、中電圧UMおよび低
電圧ULを準備する。各位相制御器には３つの差動増幅器
OP01,OP02,OP03ないしOP11,OP12,OP13が配属されてい
る。差動増幅器OP01とOP11の非反転入力側（＋）には高
電圧UHが、その反転入力側（−）には所属の制御電圧VC
0,VC1が印加される。差動増幅器OP02とOP12の反転入力
側（−）には中電圧UMが、その非反転入力側（＋）には
所属の制御電圧VC0,VC1が印加される。差動増幅器OP03
とOP13の反転入力側（−）には低電圧ULが、その非反転
入力側（−）には所属の制御電圧VC0,VC1が印加され
る。差動増幅器OP01とOP03、ないしOP11とOP13から出力
される出力信号H0,L0ないしH1,L1は論理NAND機能を実現
するNANDゲートNAND0なんしNAND1に供給される。差動増
幅器OP01とOP03、ないしOP11とOP13は、NANDゲートNAND
0ないしNAND1と共にウィンドコンパレータを形成する。
ここでNANDゲートNAND0ないしNAND1は、制御電圧が高電
圧よりも低く、低電圧ULよりも高いときに出力側に低レ
ベル（LOW）信号IN0,IN1を出力する。したがって低レベ
ル（LOW）の信号IN0,IN1は、所属の位相制御器が制御領
域内の状態を有していることを意味し、これに対して高
レベル（HIGH）の信号IN0,IN1は所属の位相制御器が制
御領域外の状態であることを意味する。したがって電圧
UHと電圧ULは所定の制御領域の限界を形成する。
ウィンドコンパレータから出力された信号IN0とIN1は
選択装置AUSに供給される。選択装置は、ちょうど選択
した位相制御器が制御領域から外れたことを所属の高レ
ベル（HIGH）信号IN0,IN1によって指示された場合に、
制御領域内の状態を有する別の位相制御器を選択する。
実施例の選択装置は、論理NOR機能を実現する２つのNOR
ゲートによって形成されている。このNORゲートは公知
のようにRSフリップフロップとして接続されている。し
たがって選択装置はその出力側SEL0,SEL1（SELECT）にR
Sフリップフロップの状態を取ることができる。
選択装置AUSに供給される。選択装置は、ちょうど選択
した位相制御器が制御領域から外れたことを所属の高レ
ベル（HIGH）信号IN0,IN1によって指示された場合に、
制御領域内の状態を有する別の位相制御器を選択する。
実施例の選択装置は、論理NOR機能を実現する２つのNOR
ゲートによって形成されている。このNORゲートは公知
のようにRSフリップフロップとして接続されている。し
たがって選択装置はその出力側SEL0,SEL1（SELECT）にR
Sフリップフロップの状態を取ることができる。
クロックマルチプレクサTMUXは選択装置の出力側SEL0
の信号状態に応じて制御される。クロックマルチプレク
サは論理AND機能を実現する２つのANDゲートによって形
成されている。これらANDゲートの出力側は論理NOR機能
を実現するNORゲートを介して結合されている。ANDゲー
トにはそれぞれ、遅延線路により遅延された基準クロッ
ク信号CLK0,CLK1と、選択装置の出力側SEL0の信号状態
およびインバータUNVTMを介して反転されたこの信号の
状態が供給される。したがってクロックマルチプレクサ
は、選択装置の出力側SEL0の信号状態がHIGHのときに、
遅延線路VCD0によって遅延された基準クロック信号CLK0
を反転形でコントロールユニット端子CLKOUTに導通す
る。これに対し、選択装置の出力側SEL0の信号状態がLO
Wのときには遅延線路VCD1により遅延された基準クロッ
ク信号CLK1が反転形で端子CLKOUTに導通される。クロッ
クマルチプレクサの反転によって、端子CLKOUTにはちょ
うど選択された位相比較器の入力側のクロック信号に対
して半クロック周期だけシフトされたクロック信号が発
生する。データマルチプレクサDMUXはＤフリップフロッ
プによって形成されている。ここでＤ入力側にはデータ
流DATAINが、CLK入力側には端子CLKOUTのクロック信号
が供給される。端子CLKOUTにおけるクロック信号の各上
昇エッジによって、データ流は次に続くビット伝送時間
の中央でクロック制御される。
の信号状態に応じて制御される。クロックマルチプレク
サは論理AND機能を実現する２つのANDゲートによって形
成されている。これらANDゲートの出力側は論理NOR機能
を実現するNORゲートを介して結合されている。ANDゲー
トにはそれぞれ、遅延線路により遅延された基準クロッ
ク信号CLK0,CLK1と、選択装置の出力側SEL0の信号状態
およびインバータUNVTMを介して反転されたこの信号の
状態が供給される。したがってクロックマルチプレクサ
は、選択装置の出力側SEL0の信号状態がHIGHのときに、
遅延線路VCD0によって遅延された基準クロック信号CLK0
を反転形でコントロールユニット端子CLKOUTに導通す
る。これに対し、選択装置の出力側SEL0の信号状態がLO
Wのときには遅延線路VCD1により遅延された基準クロッ
ク信号CLK1が反転形で端子CLKOUTに導通される。クロッ
クマルチプレクサの反転によって、端子CLKOUTにはちょ
うど選択された位相比較器の入力側のクロック信号に対
して半クロック周期だけシフトされたクロック信号が発
生する。データマルチプレクサDMUXはＤフリップフロッ
プによって形成されている。ここでＤ入力側にはデータ
流DATAINが、CLK入力側には端子CLKOUTのクロック信号
が供給される。端子CLKOUTにおけるクロック信号の各上
昇エッジによって、データ流は次に続くビット伝送時間
の中央でクロック制御される。
各位相制御器毎に、３つの順次直列に接続されたＰチ
ャネル電界効果トランジスタTP01,TP01,TP03ないしTP1
1,TP12,TP13と、３つの順次直接に接続されたＮチャネ
ル電界効果トランジスタTN01,TN02,TN03ないしTN11,TN1
2,TN13による直列回路が形成されている。外側にあるＰ
チャネル電界効果トランジスタTP01ないしTP11のソース
電極は高電位に導かれた端子VDDと接続されており、外
側にあるＮチャネル電界効果トランジスタTN03ないしTN
13のソース電極は低電位に導かれた駆動電圧源の端子DG
と接続されている。直列回路の中間タップは所属の制御
電圧と接続されている。
ャネル電界効果トランジスタTP01,TP01,TP03ないしTP1
1,TP12,TP13と、３つの順次直接に接続されたＮチャネ
ル電界効果トランジスタTN01,TN02,TN03ないしTN11,TN1
2,TN13による直列回路が形成されている。外側にあるＰ
チャネル電界効果トランジスタTP01ないしTP11のソース
電極は高電位に導かれた端子VDDと接続されており、外
側にあるＮチャネル電界効果トランジスタTN03ないしTN
13のソース電極は低電位に導かれた駆動電圧源の端子DG
と接続されている。直列回路の中間タップは所属の制御
電圧と接続されている。
差動増幅器OP02ないしOP12は、所属の子絵魚電圧が中
電圧UMより高いときに出力側に高レベル（HIGH）の信号
を出力する。差動増幅器OP02ないしOP12の出力側は、そ
れぞれ他方の位相制御器に所属する直列回路の電界効果
トランジスタTP11とTN13、ないしTP01とTN03の制御入力
側に接続されている。選択装置の出力側SEL0は電界効果
トランジスタTP02とTN12の制御電極と接続されている。
位相制御器PR0が、選択装置出力側SEL0の高レベル信号
によってちょうど選択されたとすると、電界効果トラン
ジスタTP02とTN02は阻止され、電界効果トランジスタTP
12とTN12が導通に切り換えられる。したがって選択され
た位相制御器の直列回路は阻止される。これによりこの
直列回路は所属の制御電圧に何の影響も及ぼさない。選
択されなかった位相制御器の直列回路は次のように導通
切り換えされる。すなわち、この位相制御器の制御電圧
のレベルが、中電圧UMを基準にしてそれぞれ制御領域の
他方の側の方向へ制御されるように導通切り換えされ
る。この制御領域の側とは、選択された位相制御器の制
御電圧の瞬時のレベルがある方の制御領域の側である。
この制御は、制御電圧が中電圧を上回り、選択されなか
った位相制御器の差動増幅器OP02ないしOP12の出力側に
おける状態変化によって、所属の直列回路が制御電圧の
更なる制御に対して阻止されるまで行われる。ちょうど
選択されなかった位相制御器の制御電圧が次のようなレ
ベルにあれば、ちょうど選択されたなかった位相制御器
は阻止され、これにより所属の制御電圧は影響を受けな
い。前記レベルとは、中電圧UMを基準にしてそれぞれ制
御領域の他方の側にすでに入るレベルであり、この側と
はちょうど選択された位相制御器の制御電圧の瞬時レベ
ルがある制御領域の側である。
電圧UMより高いときに出力側に高レベル（HIGH）の信号
を出力する。差動増幅器OP02ないしOP12の出力側は、そ
れぞれ他方の位相制御器に所属する直列回路の電界効果
トランジスタTP11とTN13、ないしTP01とTN03の制御入力
側に接続されている。選択装置の出力側SEL0は電界効果
トランジスタTP02とTN12の制御電極と接続されている。
位相制御器PR0が、選択装置出力側SEL0の高レベル信号
によってちょうど選択されたとすると、電界効果トラン
ジスタTP02とTN02は阻止され、電界効果トランジスタTP
12とTN12が導通に切り換えられる。したがって選択され
た位相制御器の直列回路は阻止される。これによりこの
直列回路は所属の制御電圧に何の影響も及ぼさない。選
択されなかった位相制御器の直列回路は次のように導通
切り換えされる。すなわち、この位相制御器の制御電圧
のレベルが、中電圧UMを基準にしてそれぞれ制御領域の
他方の側の方向へ制御されるように導通切り換えされ
る。この制御領域の側とは、選択された位相制御器の制
御電圧の瞬時のレベルがある方の制御領域の側である。
この制御は、制御電圧が中電圧を上回り、選択されなか
った位相制御器の差動増幅器OP02ないしOP12の出力側に
おける状態変化によって、所属の直列回路が制御電圧の
更なる制御に対して阻止されるまで行われる。ちょうど
選択されなかった位相制御器の制御電圧が次のようなレ
ベルにあれば、ちょうど選択されたなかった位相制御器
は阻止され、これにより所属の制御電圧は影響を受けな
い。前記レベルとは、中電圧UMを基準にしてそれぞれ制
御領域の他方の側にすでに入るレベルであり、この側と
はちょうど選択された位相制御器の制御電圧の瞬時レベ
ルがある制御領域の側である。
すべての位相制御器の制御電圧が制御領域外の状態を
取る場合に対しては、選択装置に供給される信号IN0,IN
1全部が高レベル（HIGH）を有する。これによって、選
択装置はその出力側SEL0,SEL1で低レベル（LOW）とな
る。このことは、論理NOR機能を実現するNORゲートによ
って評価され、端子ALARMに高レベル（HIGH）の信号に
よって指示される。
取る場合に対しては、選択装置に供給される信号IN0,IN
1全部が高レベル（HIGH）を有する。これによって、選
択装置はその出力側SEL0,SEL1で低レベル（LOW）とな
る。このことは、論理NOR機能を実現するNORゲートによ
って評価され、端子ALARMに高レベル（HIGH）の信号に
よって指示される。
図３と図４には、一連の回路シミュレーションで得ら
れた制御電圧VC0,VC1と、選択装置の出力側に印加され
る信号SEL0,SEL1の経過が示されている。データ流のビ
ットシーケンスレートと基準クロック信号のクロックレ
ートとの偏差は両方の場合とも１パーミルである。
れた制御電圧VC0,VC1と、選択装置の出力側に印加され
る信号SEL0,SEL1の経過が示されている。データ流のビ
ットシーケンスレートと基準クロック信号のクロックレ
ートとの偏差は両方の場合とも１パーミルである。
図３では、データ流のビットシーケンスレートが基準
クロック信号のクロックレートよりも高い。このためち
ょうど選択された位相制御器は基準クロック信号の遅延
を連続的に減少し、選択されなかった位相制御器は比較
的に長い遅延を伴う瞬時の状態に維持される。
クロック信号のクロックレートよりも高い。このためち
ょうど選択された位相制御器は基準クロック信号の遅延
を連続的に減少し、選択されなかった位相制御器は比較
的に長い遅延を伴う瞬時の状態に維持される。
図４では、データ流のビットシーケンスレートが基準
クロック信号のクロックレートよりも低い。このためち
ょうど選択された異相制御器は基準クロック信号の遅延
を連続的に増大し、選択されなかった位相制御器は比較
的に短い遅延を伴う瞬時の状態に維持される。
クロック信号のクロックレートよりも低い。このためち
ょうど選択された異相制御器は基準クロック信号の遅延
を連続的に増大し、選択されなかった位相制御器は比較
的に短い遅延を伴う瞬時の状態に維持される。
図３と図４では、2MHzの変調周波数の位相変調データ
流が基礎とされている。位相変調は、制御電圧の経過に
ノイズを引き起こし、このノイズは制御電圧の波状の経
過として示されている。
流が基礎とされている。位相変調は、制御電圧の経過に
ノイズを引き起こし、このノイズは制御電圧の波状の経
過として示されている。
図５は、データ信号をデジタル伝送装置へ送信するた
めの回路装置を示す。データ信号はバッファメモリPSの
入力側DINに供給される。２つの位相制御器PR0,PR1の入
力側にはそれぞれ相互に相補的な基準クロック信号CREF
_H,CREF_Lが供給される。コントロールユニットCLは次
のような位相制御器を選択する。すなわち、その出力側
に出力されるクロック信号CLK0,CLK1がバッファメモリ
の出力側DOUTでデータ信号を線路に出力するためのクロ
ック信号CLKOUTとして用いられる位相制御器を選択す
る。選択された位相制御器から出力されるクロック信号
の周波数は、バッファメモリから出力されるスタッフィ
ング状態信号VFCONTの大きさに応じて制御される。
めの回路装置を示す。データ信号はバッファメモリPSの
入力側DINに供給される。２つの位相制御器PR0,PR1の入
力側にはそれぞれ相互に相補的な基準クロック信号CREF
_H,CREF_Lが供給される。コントロールユニットCLは次
のような位相制御器を選択する。すなわち、その出力側
に出力されるクロック信号CLK0,CLK1がバッファメモリ
の出力側DOUTでデータ信号を線路に出力するためのクロ
ック信号CLKOUTとして用いられる位相制御器を選択す
る。選択された位相制御器から出力されるクロック信号
の周波数は、バッファメモリから出力されるスタッフィ
ング状態信号VFCONTの大きさに応じて制御される。
図６のブロック回路図は、２つの位相制御器PR0,PR1
と１つのコントロールユニットCL（Control−Logic）を
有する。位相制御器には入力信号として、所定のかなり
安定した周波数の基準クロック信号CREFが供給される。
基準クロック信号はローカルにいずれにしろ備わってい
るクロック信号とすることができる。位相制御器にはそ
れぞれ相互に相補的な基準クロック信号CREF_H,CREFL_L
が供給される。位相制御器では、該当する基準クロック
信号が電圧制御遅延線路VCD0,VCD1に供給される。遅延
線路では、基準クロック信号が供給されて制御電圧VC0,
VC1に大きさに応じて遅延される。遅延線路から出力さ
れるクロック信号と、他方の位相制御器の遅延線路から
出力されるクロック信号とは位相比較器PV0,PV1に入力
信号として供給される。位相比較器は、供給される入力
信号の一致程度に応じて電流を出力信号として送出す
る。位相比較器から送出される電流は制御スイッチSW0,
SW1の第１の入力側に供給される。制御スイッチ全部の
第２の入力側には、電圧／電流変換器OTA（Oprational
Transconductance Amplifier）から送出される電流IFCO
NTが供給される。電圧／電流変換器の非反転入力側は詳
細に図示しない駆動電圧源の中央電位UDD/2に接続され
ている。変換器はその両端子で電位UDDとDGを使用する
ことができる。電圧／電流変換器の反転入力側には電圧
信号VFCONTが供給される。電圧／電流変換器は電圧信号
VFCONTを相応のレベルの正または負電流に変換する。電
圧信号VFCONTは、目標値からのバッファメモリのスタッ
フィング状態偏差を表す離散的信号とすることができ
る。電圧信号VFCONTの状態変化レートは基準クロック信
号の周波数と比較して低くすることができる。制御スイ
ッチの出力側に送出される信号はループフィルタLF0,LF
1に供給される。ループフィルタでは供給される信号
に、位相制御回路（PLL）に対してそれ自体公知の積分
処理が行われる。この実施例ではループフィルタで、位
相比較器または電圧／電流変換器から送出される一定レ
ベルの電流が線形に上昇する電圧信号に変換される。ル
ープフィルタから出力される電圧信号は一方では遅延線
路に制御電圧VC0,VC1として、他方ではコントロールユ
ニットに同じ符号で示された端子を介して供給される。
コントロールユニットは、入力側に供給された信号を評
価して端子CLKOUTにクロック信号を出力する。このクロ
ック信号は基準クロック信号CREFより高くても、低くて
も、または同じ周波数でもよい。端子CLKOUTに出力され
るクロック信号はまた、基準クロック信号に対して持続
的にやや高い、またはやや低い周波数を有することもで
きる。基準クロック信号とクロック信号CLKOUTとの間の
周波数差を補償するために、基準クロック信号は遅延線
路で増大的に移相される。端子CLKOUTに出力されるクロ
ック信号はバッファメモリに供給され、このバッファメ
モリの内容はクロック信号の周波数により読み出され
る。
と１つのコントロールユニットCL（Control−Logic）を
有する。位相制御器には入力信号として、所定のかなり
安定した周波数の基準クロック信号CREFが供給される。
基準クロック信号はローカルにいずれにしろ備わってい
るクロック信号とすることができる。位相制御器にはそ
れぞれ相互に相補的な基準クロック信号CREF_H,CREFL_L
が供給される。位相制御器では、該当する基準クロック
信号が電圧制御遅延線路VCD0,VCD1に供給される。遅延
線路では、基準クロック信号が供給されて制御電圧VC0,
VC1に大きさに応じて遅延される。遅延線路から出力さ
れるクロック信号と、他方の位相制御器の遅延線路から
出力されるクロック信号とは位相比較器PV0,PV1に入力
信号として供給される。位相比較器は、供給される入力
信号の一致程度に応じて電流を出力信号として送出す
る。位相比較器から送出される電流は制御スイッチSW0,
SW1の第１の入力側に供給される。制御スイッチ全部の
第２の入力側には、電圧／電流変換器OTA（Oprational
Transconductance Amplifier）から送出される電流IFCO
NTが供給される。電圧／電流変換器の非反転入力側は詳
細に図示しない駆動電圧源の中央電位UDD/2に接続され
ている。変換器はその両端子で電位UDDとDGを使用する
ことができる。電圧／電流変換器の反転入力側には電圧
信号VFCONTが供給される。電圧／電流変換器は電圧信号
VFCONTを相応のレベルの正または負電流に変換する。電
圧信号VFCONTは、目標値からのバッファメモリのスタッ
フィング状態偏差を表す離散的信号とすることができ
る。電圧信号VFCONTの状態変化レートは基準クロック信
号の周波数と比較して低くすることができる。制御スイ
ッチの出力側に送出される信号はループフィルタLF0,LF
1に供給される。ループフィルタでは供給される信号
に、位相制御回路（PLL）に対してそれ自体公知の積分
処理が行われる。この実施例ではループフィルタで、位
相比較器または電圧／電流変換器から送出される一定レ
ベルの電流が線形に上昇する電圧信号に変換される。ル
ープフィルタから出力される電圧信号は一方では遅延線
路に制御電圧VC0,VC1として、他方ではコントロールユ
ニットに同じ符号で示された端子を介して供給される。
コントロールユニットは、入力側に供給された信号を評
価して端子CLKOUTにクロック信号を出力する。このクロ
ック信号は基準クロック信号CREFより高くても、低くて
も、または同じ周波数でもよい。端子CLKOUTに出力され
るクロック信号はまた、基準クロック信号に対して持続
的にやや高い、またはやや低い周波数を有することもで
きる。基準クロック信号とクロック信号CLKOUTとの間の
周波数差を補償するために、基準クロック信号は遅延線
路で増大的に移相される。端子CLKOUTに出力されるクロ
ック信号はバッファメモリに供給され、このバッファメ
モリの内容はクロック信号の周波数により読み出され
る。
コントロールユニットによって常時、位相制御器が選
択され、そのクロック信号は端子CLKOUTに導通される。
図６と図７では、位相制御器PR1が選択された位相制御
器として示されている。選択された位相制御器では電圧
／電流変換器の出力信号が制御スイッチSWを介して所属
のループフィルタに供給される。したがって選択された
位相制御器から出力されるクロック信号の周波数は、電
圧／電流変換器に供給される電圧信号VFCONTの大きさに
応じて制御される。図６と図７では、位相制御器R2が瞬
時に選択されなかった位相制御器として図示されてい
る。選択されなかった位相制御器では、位相制御回路が
制御スイッチを介して閉じられる。この場合、位相制御
回路は瞬時に選択された位相制御器の周波数にロックさ
れる。選択されなかった位相制御器が選択された位相制
御器の周波数にロックすることによって、位相跳躍なし
での切り換えが可能になる。両方の位相制御器は入力側
に相互に相補的な基準クロック信号が供給されるから、
選択された位相制御器と選択されなかった位相制御器と
は一般的に相互に異なる制御電圧VC0,VC1を有する。
択され、そのクロック信号は端子CLKOUTに導通される。
図６と図７では、位相制御器PR1が選択された位相制御
器として示されている。選択された位相制御器では電圧
／電流変換器の出力信号が制御スイッチSWを介して所属
のループフィルタに供給される。したがって選択された
位相制御器から出力されるクロック信号の周波数は、電
圧／電流変換器に供給される電圧信号VFCONTの大きさに
応じて制御される。図６と図７では、位相制御器R2が瞬
時に選択されなかった位相制御器として図示されてい
る。選択されなかった位相制御器では、位相制御回路が
制御スイッチを介して閉じられる。この場合、位相制御
回路は瞬時に選択された位相制御器の周波数にロックさ
れる。選択されなかった位相制御器が選択された位相制
御器の周波数にロックすることによって、位相跳躍なし
での切り換えが可能になる。両方の位相制御器は入力側
に相互に相補的な基準クロック信号が供給されるから、
選択された位相制御器と選択されなかった位相制御器と
は一般的に相互に異なる制御電圧VC0,VC1を有する。
その他、図６のコントロールユニットに対しては、図
１のコントロールユニットに対する説明が相応に当ては
まるが以下の点を補充する。コントロールユニットは信
号SELOUTを出力する。この信号はコントロールユニット
の選択状態によってその状態を変化し、制御スイッチの
切り換えを行う。
１のコントロールユニットに対する説明が相応に当ては
まるが以下の点を補充する。コントロールユニットは信
号SELOUTを出力する。この信号はコントロールユニット
の選択状態によってその状態を変化し、制御スイッチの
切り換えを行う。
図7a,bに対しては図2a,bに対する説明が当てはまるが
次の点で相違する。Ｄフリップフロップ（DFF0,DFF1）
の入力側CLKには、それぞれ他方の位相制御器の遅延線
路から出力されたクロック信号が供給される。それぞれ
他方の位相制御器から出力されたクロック信号の各上昇
エッジによって、所属のクロック信号の瞬時状態がＤフ
リップフロップの出力側に引き渡される。位相比較器の
出力は制御スイッチの一方の入力側に供給される。この
制御スイッチはそれ自体公知のようにトランジスタスイ
ッチとして実現することができる。瞬時に選択された位
相制御器の位相比較器の出力側の信号は使用されない。
瞬時に選択されなかった位相制御器の位相比較器の出力
電流が所属の制御スイッチを介して、コンデンサC0,C1
により形成されたループフィルタに供給され、そこで積
分される。コンデンサC0,C1を介する電圧は所属の遅延
線路の遅延素子全体に供給される。瞬時に選択されなか
った位相制御器では、遅延線路、位相比較器およびルー
プフィルタが制御スイッチを介して閉じた制御回路を形
成する。ここで位相比較器はその入力側において、クロ
ック信号CLK0の上昇エッジとクロック信号CLK1の上昇エ
ッジとが同時になるように制御する。
次の点で相違する。Ｄフリップフロップ（DFF0,DFF1）
の入力側CLKには、それぞれ他方の位相制御器の遅延線
路から出力されたクロック信号が供給される。それぞれ
他方の位相制御器から出力されたクロック信号の各上昇
エッジによって、所属のクロック信号の瞬時状態がＤフ
リップフロップの出力側に引き渡される。位相比較器の
出力は制御スイッチの一方の入力側に供給される。この
制御スイッチはそれ自体公知のようにトランジスタスイ
ッチとして実現することができる。瞬時に選択された位
相制御器の位相比較器の出力側の信号は使用されない。
瞬時に選択されなかった位相制御器の位相比較器の出力
電流が所属の制御スイッチを介して、コンデンサC0,C1
により形成されたループフィルタに供給され、そこで積
分される。コンデンサC0,C1を介する電圧は所属の遅延
線路の遅延素子全体に供給される。瞬時に選択されなか
った位相制御器では、遅延線路、位相比較器およびルー
プフィルタが制御スイッチを介して閉じた制御回路を形
成する。ここで位相比較器はその入力側において、クロ
ック信号CLK0の上昇エッジとクロック信号CLK1の上昇エ
ッジとが同時になるように制御する。
選択装置の出力側SEL0に出力される信号は切換信号SE
LOUTとして制御スイッチSW0,SW1に供給される。
LOUTとして制御スイッチSW0,SW1に供給される。
コントロールユニットは、瞬時に選択されなかった位
相制御器の制御電圧が中央電圧を基準にして、ちょうど
選択された位相制御器の動作領域とは正反対の動作領域
内に準備保持されるようにする。これによって瞬時に選
択されなかった位相制御器はこの状態にのみロックする
ようになる。
相制御器の制御電圧が中央電圧を基準にして、ちょうど
選択された位相制御器の動作領域とは正反対の動作領域
内に準備保持されるようにする。これによって瞬時に選
択されなかった位相制御器はこの状態にのみロックする
ようになる。
駆動電圧源の端子におけるノイズの影響は、遅延線路
での遅延時間が短ければ短いほど小さい。有利な実施例
では、位相制御器は２つの群に分けられる。これらの群
にはそれぞれ相互に相補的な基準クロック信号が供給さ
れる。この手段は、駆動電圧源の端子におけるノイズに
よって引き起こされる障害の影響を減少するほかに、比
較的短い、従って低コストの遅延線路の使用を可能にす
る。この場合、遅延線路はクロック信号の半周期だけを
補償できればよい。
での遅延時間が短ければ短いほど小さい。有利な実施例
では、位相制御器は２つの群に分けられる。これらの群
にはそれぞれ相互に相補的な基準クロック信号が供給さ
れる。この手段は、駆動電圧源の端子におけるノイズに
よって引き起こされる障害の影響を減少するほかに、比
較的短い、従って低コストの遅延線路の使用を可能にす
る。この場合、遅延線路はクロック信号の半周期だけを
補償できればよい。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/033 H03L 7/081
Claims (11)
- 【請求項１】それぞれ１つの遅延線路（VCD0,VCD1）
と、１つの位相比較器（PV0,PV1）と、１つのループフ
ィルタ（LF0,LF1）とを備えた複数の位相制御器（PR0,P
R1）を有する回路装置にて、クロック信号（CLKOUT）を
形成する方法であって、 前記遅延線路（VCD0,VCD1）の出力側は位相比較器（PV
0,PV1）の入力側と接続されており、 前記位相比較器の出力側はループフィルタ（LF0,LF1）
の入力側と接続されており、 前記ループフィルタの出力側は遅延線路の制御入力側と
接続されており、 制御電圧（VC0,VC1）は、ループフィルタの出力側で、
上側限界（UH）と下側限界（UL）との間の制御領域内で
制御可能である方法において、 位相制御器と遅延線路の入力側に基準クロック信号（CR
EF_H,COEF_L）を供給し、 位相制御器を選択し、当該位相制御器の遅延線路から出
力される信号をクロック信号として出力し、 選択された位相制御器の遅延時間を制御信号の大きさに
応じて制御し、 選択された位相制御器の制御領域が上側限界または下側
限界に制御される場合には、制御電圧が前記限界には制
御されないそれぞれ他方の位相制御器を選択する、こと
を特徴とするクロック信号形成方法。 - 【請求項２】データ信号（DATAIN）を制御信号として、
選択された位相制御器の位相比較器の他方の入力側に供
給し、 該位相制御器の遅延線路の出力側から出力された信号が
データ信号に所属するクロック信号を形成する、請求項
１記載の方法。 - 【請求項３】位相制御器の位相比較器の他方の入力側
に、それぞれ他方の位相制御器の遅延線路の出力側に出
力された信号を供給し、 バッファメモリのスタッフィング状態信号（VFCONT/IFC
ONT）を、選択された位相制御器のループフィルタに制
御信号として供給し、 選択された位相制御器の遅延線路の出力側から出力され
た信号を、バッファメモリを読み出すためのクロック信
号として使用する、請求項１記載の方法。 - 【請求項４】ちょうど選択されなかった位相制御器を実
質的に、ちょうど選択されている位相制御器がロックさ
れているように、それぞれ他方の限界に準備保持する、
請求項１から３までのいずれか１項記載の方法。 - 【請求項５】位相制御器を２つの群に分け、当該群には
相互に相補的な基準クロック信号（CREF_H,CREF_L）の
一方を供給する、請求項１から４までのいずれか１項記
載の方法。 - 【請求項６】それぞれ１つの制御される遅延線路（VCD
0,VCD1）と、１つの位相比較器（PV0,PV1）と、１つの
ループフィルタ（LF0,LF1）とを備えた複数の位相制御
器（PR0,PR1）が設けられており、 前記遅延線路（VCD0,VCD1）の出力側は位相比較器（PV
0,PV1）の入力側と接続されており、 前記位相比較器の出力側はループフィルタ（LF0,LF1）
の入力側と接続されており、 前記ループフィルタの出力側は遅延線路の制御入力側と
接続されており、 制御電圧（VC0,VC1）は、ループフィルタの出力側で、
上側限界（UH）と下側限界（UL）との間の制御領域内で
制御可能であり、 位相制御器の遅延線路の入力側に基準クロック信号（CR
EF_H,CREF_L）が供給され、 位相制御器が選択され、当該位相制御器の遅延線路から
送出される信号（CLK0,CLK1）がクロック信号として出
力され、 選択された位相制御器の遅延時間が制御信号の大きさに
応じて制御され、 ちょうど選択された位相制御器の制御領域が上側限界ま
たは下側限界に制御される場合には、制御電圧が前記限
界には制御されないそれぞれ他方の位相制御器が選択さ
れる、ことを特徴とするクロック信号（CLKOUT）の形成
用回路装置。 - 【請求項７】データ信号（DATAIN）が制御信号として、
選択された位相制御器の位相比較器の他方の入力側に供
給され、 該位相制御器の遅延線路の出力側に出力された信号がデ
ータ信号に所属するクロック信号を形成する、請求項６
記載の回路装置。 - 【請求項８】位相制御器の位相比較器の他方の入力側
に、それぞれ他方の位相制御器の遅延線路の出力側に出
力された信号が供給され、 選択された位相制御器のループフィルタの入力側に、バ
ッファメモリのスタッフィング状態信号（VFCONT/IFCON
T）が制御信号として供給され、 当該位相制御器の遅延線路の出力側に出力される信号が
バッファメモリを読み出すためのクロック信号を形成す
る、請求項６記載の回路装置。 - 【請求項９】ちょうど選択されなかった位相制御器を、
制御領域の中央を基準にしてそれぞれ他方の側での制御
ロック状態に、ちょうど選択された位相制御器のように
準備保持する、請求項６から８までのいずれか１項記載
の回路装置。 - 【請求項１０】位相制御器が２つの群に分けられてお
り、 位相制御器の各群の遅延線路には、相互に相補的な基準
クロック信号（CREF_H,CREF_L）の一方が供給される、
請求項６から９までのいずれか１項記載の回路装置。 - 【請求項１１】回路装置にはローカルに存在するデータ
流を読み出すためのクロック信号が基準クロック信号と
して供給される、請求項６から９までのいずれか１項記
載の回路装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4427972A DE4427972C1 (de) | 1994-08-08 | 1994-08-08 | Integrierbare Taktrückgewinnungsschaltung |
| DE4427972.8 | 1994-08-08 | ||
| PCT/DE1995/001038 WO1996005672A1 (de) | 1994-08-08 | 1995-08-08 | Integrierbare taktgewinnungsschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09508775A JPH09508775A (ja) | 1997-09-02 |
| JP2947937B2 true JP2947937B2 (ja) | 1999-09-13 |
Family
ID=6525145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8506921A Expired - Fee Related JP2947937B2 (ja) | 1994-08-08 | 1995-08-08 | クロック信号の形成方法および形成回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5889423A (ja) |
| EP (1) | EP0775400B1 (ja) |
| JP (1) | JP2947937B2 (ja) |
| KR (1) | KR960006982A (ja) |
| AT (1) | ATE191109T1 (ja) |
| CA (1) | CA2196998C (ja) |
| DE (3) | DE4427972C1 (ja) |
| RU (1) | RU2127955C1 (ja) |
| WO (1) | WO1996005672A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3130538B2 (ja) | 1996-06-10 | 2001-01-31 | 株式会社 分子バイオホトニクス研究所 | 高感度蛍光アッセイ |
| EP0829964B1 (en) * | 1996-09-13 | 2005-04-27 | NEC Electronics Corporation | Multiplex synchronous delay circuit |
| DE69737748T2 (de) * | 1997-05-16 | 2008-01-31 | Fujitsu Ltd., Kawasaki | Laufzeitunterschiedverringerungsschaltung |
| DE19742170C2 (de) * | 1997-09-24 | 2000-05-11 | Siemens Ag | Verfahren zur Erzeugung des Arbeitstaktes in einem Modul eines Datenübertragungssystems, und entsprechend ausgestattetes Datenübertragungssystem |
| US6522188B1 (en) * | 1998-04-10 | 2003-02-18 | Top Layer Networks, Inc. | High-speed data bus for network switching |
| KR100468717B1 (ko) * | 2001-10-23 | 2005-01-29 | 삼성전자주식회사 | 신호적분을 이용하는 데이터 리시버 및 데이터 수신 방법 |
| KR20020008092A (ko) * | 2001-11-06 | 2002-01-29 | 김홍열 | 내열 페트병의 제조방법 및 그 방법으로 제조되는 예비성형물과 내열 페트병 |
| US6759881B2 (en) * | 2002-03-22 | 2004-07-06 | Rambus Inc. | System with phase jumping locked loop circuit |
| US6952123B2 (en) * | 2002-03-22 | 2005-10-04 | Rambus Inc. | System with dual rail regulated locked loop |
| US6922091B2 (en) * | 2002-09-03 | 2005-07-26 | Rambus Inc. | Locked loop circuit with clock hold function |
| US7135903B2 (en) * | 2002-09-03 | 2006-11-14 | Rambus Inc. | Phase jumping locked loop circuit |
| US6911853B2 (en) * | 2002-03-22 | 2005-06-28 | Rambus Inc. | Locked loop with dual rail regulation |
| WO2007023620A1 (ja) * | 2005-08-25 | 2007-03-01 | Matsushita Electric Industrial Co., Ltd. | データ受信装置及びデータ送受信システム |
| JP4754578B2 (ja) * | 2005-11-22 | 2011-08-24 | パナソニック株式会社 | 位相比較器及び位相調整回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5954344A (ja) * | 1982-09-22 | 1984-03-29 | Fuji Electric Co Ltd | タイミング再生装置 |
| JPH021620A (ja) * | 1987-11-30 | 1990-01-05 | Toshiba Corp | 電圧制御発振回路 |
| AU604997B2 (en) * | 1988-02-26 | 1991-01-03 | Alcatel Australia Limited | A digital phase locked loop |
| JP2629028B2 (ja) * | 1988-08-10 | 1997-07-09 | 株式会社日立製作所 | クロック信号供給方法および装置 |
| DE59008700D1 (de) * | 1989-09-19 | 1995-04-20 | Siemens Ag | Synchronisiereinrichtung für ein Digitalsignal. |
| ATE123363T1 (de) * | 1990-06-08 | 1995-06-15 | Siemens Ag | Verfahren und schaltungsanordnung für einen phasenkomparator. |
| SE501190C2 (sv) * | 1993-04-28 | 1994-12-05 | Ellemtel Utvecklings Ab | Digitalt styrd kristalloscillator |
-
1994
- 1994-08-08 DE DE4427972A patent/DE4427972C1/de not_active Expired - Fee Related
-
1995
- 1995-08-07 KR KR1019950024281A patent/KR960006982A/ko not_active Application Discontinuation
- 1995-08-08 WO PCT/DE1995/001038 patent/WO1996005672A1/de active IP Right Grant
- 1995-08-08 AT AT95927644T patent/ATE191109T1/de not_active IP Right Cessation
- 1995-08-08 RU RU97103987A patent/RU2127955C1/ru active
- 1995-08-08 US US08/776,695 patent/US5889423A/en not_active Expired - Lifetime
- 1995-08-08 JP JP8506921A patent/JP2947937B2/ja not_active Expired - Fee Related
- 1995-08-08 CA CA002196998A patent/CA2196998C/en not_active Expired - Fee Related
- 1995-08-08 EP EP95927644A patent/EP0775400B1/de not_active Expired - Lifetime
- 1995-08-08 DE DE59508071T patent/DE59508071D1/de not_active Expired - Fee Related
- 1995-08-08 DE DE19529179A patent/DE19529179C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19529179A1 (de) | 1997-02-13 |
| EP0775400B1 (de) | 2000-03-22 |
| DE4427972C1 (de) | 1995-07-27 |
| US5889423A (en) | 1999-03-30 |
| KR960006982A (ko) | 1996-03-22 |
| CA2196998C (en) | 2004-01-20 |
| CA2196998A1 (en) | 1996-02-22 |
| RU2127955C1 (ru) | 1999-03-20 |
| WO1996005672A1 (de) | 1996-02-22 |
| JPH09508775A (ja) | 1997-09-02 |
| DE19529179C2 (de) | 1999-07-22 |
| EP0775400A1 (de) | 1997-05-28 |
| ATE191109T1 (de) | 2000-04-15 |
| DE59508071D1 (de) | 2000-04-27 |
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