KR100302893B1 - 인터리브 위상 검출기를 이용한 1000ｍｂ 위상 피커 클럭 복구구조 - Google Patents

Abstract

근거리 통신망(LAN)의 노드에 의해 제공되는 입력 데이터 스트림으로부터 클럭과 직렬 데이터를 복구하는 클럭 복구 구조에 관한 것으로, 위상 보간기에 의해 부가된 위상 피커 구조가 클럭 복구 구조의 일부로 사용되어 위상 분해능을 개선한다. 본 발명에서는 인터리브 위상 검출기를 사용하여 1000mb(1.25Ghz 내장 클럭) 직렬 입력 데이터 스트림으로부터 125mhz 클럭과 10비트 rxd 벡터를 복구한다. 본 발명의 구조는 CRM에 대한 다수의 클럭 위상을 제공하는 저 주파수 CGM을 이용하여, (내장 클럭이 협대역 CRM으로 충분하다는 전제하에) 모든 고 주파수 데이터 스트림으로부터 클럭과 데이터를 복구할 수 있다.

Description

인터리브 위상 검출기를 이용한 1000ＭＢ 위상 피커 클럭 복구 구조 {1000 MB PHASE PICKER CLOCK RECOVERY ARCHITECTURE USING INTERLEAVED PHASE DETECTORS}

본 발명은 근거리 통신망(LAN)에 관한 것으로, 특히, 1000mb 데이터 스트림으로부터 데이터를 복구하는 인터리브 위상 검출기에 기초한 클럭 복구 구조에 관한 것이다. 위상 피커형 클럭 복구 모듈을 위상 보간기에 결합하여 사용하면 전력소모와 영역을 줄일 수 있으며 단일 다이(die) 상에 다중 클럭 복구 채널을 통합할 수 있다.

근거리 통신망은 클럭 복구 구조를 이용하여 네트워크상에서 스테이션간에 전송된 데이터로부터 클럭 신호를 추출한다. 복구된 클럭 신호는 입력되는 데이터에 실행되는 데이터 샘플링 및 디코딩 등의 작동들을 적절히 동기화한다.

근거리 통신망에 대한 데이터 속도가 증가하면, 입력 데이터 스트림으로부터 클럭과 데이터를 복구하는 클럭 복구 모듈(CRM)의 전력소모와 영역도 증가한다. 예를 들면, .35um, 3V 프로세스에서, 현재 가용 10BT CRM은 150sq mils의 영역과 6mW의 전력을 요구한다. 현재 가용 100BX CRM은 약 1.5K sq mils의 영역과 50mW의 전력을 요구한다. 이러한 요구사항에 비추어 볼 때, 1000BX CRM은 상기와 같은 프로세tm를 실행하기가 매우 어려울 것이다.

현재의 1000BX CRM은 비싸고 전력이 많이 소모되는 (현재 가용 1000BX CRM에 대해 일반적으로 1W) BiCMOS 프로세스에 근거를 두고 있다. 전력 소모가 많으면 단일 다이상에 다중 클럭 복구 채널들을 통합하는 것이 매우 어려워지며, 클럭 복구 채널을 ASIC(application specific integrated circuit)과 통합하는 것은 별 이점이 없다. 이것은 다수의 CRM을 단일 다이상에 통합함으로써 기가비트 리피터, 버퍼된 디스트리뷰터, 스위치 등을 완전히 통합할 수 있으므로 매우 중요한 제약사항이 된다.

이러한 문제점은 인터리브 위상 검출기를 이용한 클럭 복구 모듈을 사용함으로써 제기되었다. 예를 들면, 1000mb 데이터(1.25mhz 내장 클럭)를 복구하기 위해, 250mhz에서 작동하는 15 위상 전압 제어 발진기(VCO)를 사용할 수 있다. 3개의 연속적인 VCO 위상들은, 모든 비트들을 위상에 비교하는 방법으로 데이터의 매 5번째비트에 비교된다.(즉, 위상 1-3은 제 1 비트에, 위상 4-6은 제 2 비트에, 위상 13-15는 제 5 비트에, 위상 1-3은 제 6 비트에 비교된다.) 5개의 위상 검출기를 사용하며, 위상 검출기 당 입력 위상은 3개이다. 위상 1-3은 데이터 비트를 샘플링하며, 위상 정보와 복구된 데이터가 추출된다. 종래의 방법에서는 각 위상 검출기에 전하 펌프를 사용하여 단일 필터의 제어 전압을 변경할 5개의 충전/방전 전류를 생성하였다. 그런 다음, 필터 전압은 VCO 주파수를 조정하였으며, 15 VCO 위상들을 입력 데이터 스트림 전이를 가진 위상으로 생성하였다. 데이터 정렬 회로는 서로 위상이 정렬된 5개의 복구된 데이터 스트림을 생성하며, VCO 위상들 중 하나는 복구된 클럭으로 사용된다. 이렇게 하여, 250mhz RXC를 가진 복구 데이터의 5비트 규모 벡터가 제공된다.

상기한 내용에는 인터리브 위상 검출기 CRM이 Ymhz VOC 클럭의 3*N 위상을 이용하여 데이터 스트림으로부터 Xmhz 클럭을 복구하는 (여기에서 X/Y = N이다) 특정한 경우가 설명되어 있다. 종래의 한 가지 방법('A 622Mb CMOS Clock Recovery PLL with Time-Interleaved Phase Detector Array', ISSCC96 Session 12/Serial Data Communications)에서 5V, .8um 프로세스를 이용한 200mW의 전력 소모와 1100 sq mils의 영역의 경우가 보고된 바 있다. 또 다른 종래의 방법('A .8um CMOS 2.5Gb/s Oversampled Receiver for Serial Links', ISSCC96/SESSION12)에서는 1W의 전력 소모와 14K sq mils의 영역의 경우가 보고되었다.

위상 피커 클럭 복구 구조는 복구된 클럭 신호의 위상 분해능을 증가시키기 위해 사용되었다. 위상 피커 구조는 위상 검출기에 의해 검출된 필터링된 위상 에러에 대응하여, 복구된 클럭의 위상을 조정한다. 위상 검출기는 복구된 클럭 신호의 위상을 입력 데이터와 비교한다. 복구된 클럭 신호의 위상은 클럭 생성 모듈에 의해 제공된 N개의 가용 위상들의 상이한 위상을 선택함으로써 조정된다. N:1 위상 멀티플렉서를 사용하여 위상 선택을 실행한다. 주어진 순서의 위상 피커 클럭 복구 루프는 그 순서 + 1의 VCO에 기초한 클럭 복구 루프와 본질적으로 동일한 응답을 가진다.

위상 피커형 루프는 다음과 같은 이점을 가진다. PVT와는 독립적인 루프 파라미터를 가지며, CRM은 완전 디지털이며, 단일 CGM을 다수의 CRM이 공유할 수 있다.

1000mb/sec 데이터 속도에서 작동가능한 단일 클럭 복구 채널을 이용하여 전송된 데이터 스트림으로부터 클럭 신호를 복구하여 근거리 통신망의 두 스테이션 또는 노드간 전송된 데이터로부터 클럭 신호를 추출하며, 현재 사용가능한 구조에서 요구되는 표면 영역과 전력 소모를 감소시킬 수 있는 장치가 바람직하다.

본 발명의 목적은 근거리 통신망의 노드에 의해 제공된 입력 데이터 스트림으로부터 클럭과 직렬 데이터를 복구하는 클럭 복구 구조를 제공하는 데 있다. 위상 보간기에 의해 부가된 위상 피커 구조는 위상 분해능을 향상시키는 클럭 복구 구조의 일부로 사용된다. 본 발명은 인터리브 위상 검출기를 이용하여 1000mb (1.25Ghz 내장 클럭) 직렬 입력 데이터 스트림으로부터 125mhz 클럭과 10비트 rxd 벡터를 복구한다. 본 발명의 범위는 본 응용에 제한되지 않으며, (내장된 클럭이협대역 CRM으로 충분하다는 전제하에) 모든 고 주파수 데이터 스트림으로부터, CRM에 대한 다수의 클럭 위상들을 제공하는 저 주파수 CGM을 이용하여, 클럭과 데이터를 복구하는데 사용될 수 있다.

본 발명의 목적과 이점들은 본 발명의 원리가 적용된 실시예를 보여주는 아래의 상세한 설명과 첨부된 도면들로부터 보다 명확해 질 것이다.

제 1도는 본 발명에 따른 1000mb 클럭 복구 모듈을 도시한 블럭도.

제 2도는 제 1도의 클럭 복구 모듈에 적용 가능한 위상 검출기 디자인을 도시한 블럭도.

제 3도는 본 발명에 따른 인터리브 위상 검출기 작동을 나타낸 신호 파형도.

제 4도는 디지털 필터의 아날로그 등가를 도시한 블럭도.

제 5도는 종래의 인터리브 위상 검출기의 작동을 도시한 신호 파형도.

본 발명에 따른 클럭 생성 모듈/클럭 복구 모듈(CGM/CRM) 구조는 근거리 통신망의 1000mb 물리층에 대한 표면 영역과 전력 소모를 줄이는 방법에 대한 요구에 의해 유도되었다. 이 방법은 다수의 CRM을 단일 다이에 통합하고, 기가비트 리피터, 버퍼된 디스트리뷰터, 스위치 등을 완전 통합한다.

제 1도는 본 발명에 따른 1000mb 클럭 복구 모듈을 도시한다. 지연 라인(6)은 지연-로크된 루프(DLL) 논리(12)와 디지털->아날로그 변환기(DAC)(13)에 의해 제어되며, 지연 라인(6)의 일단에서 다른 일단까지 총 4ns의 지연이 생성된다. 위상 보간기(3)는 지연 라인(6)에 입력을 제공한다. 제 1도에 도시된 실시예에서, 지연 라인(6)은 10개의 비-반전 정밀 지연 요소들을 포함한다. 지연 라인(6)의 출력은 위상 검출기(7-11)의 입력으로 제공되며, 각 위상 검출기(PD)는 지연 라인(6)으로부터 출력된 3개의 위상을 사용한다. 이제부터, 지연 라인(6)의 출력 위상은 dl_phi[10:1]이라고 한다. 위상 검출기 PD1은 dl_phi[3:1]을 이용하며, dl_phi[2]는 클럭 신호로, dl_phi[1]는 1 위상 선행 클럭으로, dl_phi[3]는 1 위상 지연 클럭으로 사용된다. 위상 검출기 PD2는 dl_phi[5:3]을 이용하며, dl_phi[4]는 클럭신호로, dl_phi[3]는 1 위상 선행 클럭으로, dl_phi[5]는 1 위상 지연 클럭으로 사용된다. 기타 선행, 중앙, 지연 클럭 신호들은 상기의 패턴에 따라 할당된다.

위상 검출기 PD1-PD5 각각은 입력 데이터 스트림 RX-P로부터 위상 에러 정보를 추출하며 리드 및 래그 출력을 제공한다. 또한, 데이터는 복구되며, 출력 RXD를 제공한다. 지연된 클럭 위상은 버퍼되며, 출력 RXC를 제공한다.

제 2도는 제 1도의 각 위상 검출기의 블럭도이다. 제 2도에 도시한 바와 같이, RX-P(입력 데이터 스트림)는 3개의 특별 플립플롭(22-24)에 대한 D입력이다. 이 플립플롭들은 <50ps의 대칭적 설정/홀드 윈도우를 가지며, D 및 CLK 입력들에 대해 동일한 입력 용량을 가진다. 버퍼(31, 32)는 신속한 상승/하강 시간을 위해 사용되며, 상승/하강 시간은 CLK 입력과 동일하다. 플립플롭(30)은 더미 플롭인데, 이는 선행 및 지연 위상들은 공유되어 두 개의 로드들을 검색하는 반면 PD로의 중앙 클럭 입력으로 사용된 지연 라인 위상들은 하나의 로드만을 검색하기 때문에 사용된다.

CLK 입력이 리드 데이터(RX_P) 입력 전이인 경우, XOR 게이트(25)의 출력은 하이이다. CLK 입력이 래그 데이터(RX_P) 입력 전이인 경우, XOR 게이트(26)의 출력은 하이이다. 이러한 XOR 게이트들의 출력은 CLK+1의 상승 에지에서 샘플링된다. 이렇게 하면, 공동 RXC를 이용하여 위상 에러가 샘플링될 때 양호한 설정과 홀드가 제공될 수 있다. PD의 CLK이 지터된 데이터 입력 전이 수단에 로크될 때, CLK+1은 복구 데이터의 최적 샘플링 위치이다.

제 1도에서, 위상 검출기(7-11)의 RXD 출력들은 데이터 정렬기(14)에서PD5(11)의 RXC 출력을 이용하여 샘플링된다. 이렇게 하면, PD5(11)의 RXC 출력인 RXC250m에 동기된 데이터 벡터 RXD[4:0]가 제공된다. RXC250m은 2-제산기(16)에서 RXC125m로 분할되어, 5비트-10비트 변환기(15)에서 최종 출력 데이터 벡터 RXD[9:0]를 제공하기 위해 사용된다. RXC125m는 클럭 복구 채널의 RXC 출력이다.

각 PD(리드 1-5, 래그 1-5)의 위상 에러 신호들은 위상 샘플러 및 다수결 보터 블럭(17)으로 입력된다. RXC250m의 각 상승 에지에서, 위상 에러 신호들이 샘플링된다. 위상 에러들 대부분이 리드인 경우, 리드 신호가 생성되며, 위상 에러들 대부분이 래그인 경우, 래그 신호가 생성된다. 래그의 결과를 가지는 각 샘플링 주기는 RXC250m에 동기된 펌프업 펄스를 생성하며, 리드의 결과를 가지는 샘플링 주기는 RXC250m에 동기된 펌프다운 펄스를 생성한다. 출력 펌프업/펌프다운 스트림은 N개의 펄스 중 하나만을 통과시키는 펄스 스트림 밀도 감쇄기(18)로 입력된다. 여기에서, N은 원하는 비례 감쇄량이다. 출력 펌프업/펌프다운 스트림 또한 펄스 밀도를 적분기(21)에 감쇄시키는 펄스 스트림 밀도 감쇄기(19)에 입력된다. 적분기(21)는 위상 에러의 과거 이력에 비례하는 펄스 밀도를 가지는 펄스 밀도 변조 펄스 스트림 출력을 제공한다. 적분기(21)의 작동은 아래에서 상세히 설명된다.

적분기(21)와 감쇄기(18)로부터의 펄스 스트림 출력은 펄스 스트림 결합기(20)에서 결합되며, 여기에서 펄스 스트림 출력은 위상 보간기(3)와 위상 mux(1)의 출력 위상을 40ps 단위로 선행 및 지연시킨다. 보간기(3)의 작동은 아래에서 상세히 설명된다.

상기한 바와 같이 RX_P 전이와 각 PD으로의 CLK 입력간의 위상 에러를 0으로하는 비례 적분 제어를 설명하였으며, 이로써 피드백 루프에 대한 설명은 완료되었다. 이렇게 하면, RXD를 복구하기 위한 RX_P의 최적 샘플링을 할 수 있다. 디지털 루프 필터는 제 4도의 아날로그 필터와 동일한 형태의 제어를 제공한다. 상기에서 단일 종료 CMOS 레벨 위상 mux, 보간기, 지연 라인, PD등을 사용하여 설명하였으나, 이는 다르게 구현될 수도 있다.

적분기(21)에 대한 설명

적분기(21)는 방향 플롭이 설정되면 펌프업을 증가시키고 펌프다운을 감소시키는 업/다운 카운터이다. 방향 플롭이 설정되지 않으면, 펌프업을 감소시키고 펌프다운을 증가시킨다. 펌프업 및 펌프다운 펄스 밀도가 위상 에러에 비례하므로, 카운트 값은 위상 에러의 지난 이력에 비례한다. 카운터가 0 이상이고 방향 플롭이 설정된 경우, 모든 N RXC에 펌프업이 생성되며, 여기에서 N은 카운트에 역비례한다. 카운터가 0 이상이고 방향 플롭이 0인 경우, 모든 N RXC에 펌프다운이 생성되며, 여기에서 N은 카운트에 역비례한다.

입력 데이터 스트림에서 확장된 일련의 0 또는 1의 경우에 가능한 경우로서, 비례 카운터에서 펌프업 및 펌프다운이 출력되지 않는 경우, 업/다운 카운터(21)로부터의 펌프업/다운 신호들은 송신 스테이션과 수신 스테이션간의 ppm 델타를 보상한다. 방향 플롭은 펌프업이 발생하고 카운트가 0인 경우 설정되며, 펌프다운이 발생하고 카운트가 0인 경우 재설정된다. 적분기의 깊이(업다운 및 RX 카운터에서의 비트수)에 의해 적분 제어의 한계와 세분성이 결정된다. 적분 제어의 최소량은 업다운 카운터가 0이고, 적분기(21)로부터 펌프업 또는 펌프다운 출력 펄스가 매 N클럭에 대해 생성되는 경우이며, 여기에서 N = 2^M이다(M은 적분기 깊이).

적분기 깊이는 또한 로크 시간에 영향을 끼치며, 적분기 깊이가 깊을수록 로크 시간이 길다. 실제 로크 시간은 적분기 깊이와 비례 제어의 감쇄 모두에 연관되어 있다. 이러한 디지털 필터 구조는 제 4도의 최적 아날로그 루프 필터와 피드백 루프에서 동일한 제어를 실현한다. 또한, DSP 방법보다 전력과 영역면에서 보다 효율적이다.

위상 멀티플렉서 및 보간기

펄스 결합기(20)로부터의 펌프업 및 펌프다운 펄스 스트림은 아래에 설명된 방법으로 16비트 시프트 레지스터(5)(제 1도에서 'DAC 제어'라고 레이블되어 있다)를 제어한다. 모든 펌프다운 펄스는 시프트 레지스터를 입력된 1로 채워지도록 한다. 예를 들면, 시프트 레지스터가 ff00을 포함하면, 2개의 펌프다운 펄스는 fc0 값의 결과를 가진다. 이 값으로부터 3개의 펌프업 펄스는 fc00의 값의 결과를 가진다. 즉, 펌프업 펄스는 입력으로부터 1을 추출한다. 시프트 레지스터의 값을 이용하여 41.7ps 지연 + 667ps까지의 일정한 지연 + 지연 보간기에서의 일정한 지연을 선택한다. 시프트 레지스터의 각 '1'은 총 지연에 41.7ps 지연을 더한다. 시프트 레지스터(5)가 1들만을 포함하고 펌프다운 펄스가 수신되면, 시프트 레지스터는 8000으로 재설정되며 펌프다운 펄스가 위상 mux 위상 선택기(2)로 전송된다. 이렇게 하면, 위상 mux는 현재의 위상에서 667ps 지연된 위상을 선택한다. 예를 들면, 현재의 위상이 3이라면, 위상 mux는 위상 4를 선택한다. 위상 mux가 위상을 667ps지연함과 동시에 지연 선택기(5)가 8000으로 재설정되므로, 순수한 결과는 위상을 41.7ps 지연한 것이 된다. 이것은 지연 선택기의 값이 ff00(또는 ffff가 아닌 값)인 경우 지연 선택기(5)가 펌프다운 펄스를 수신하여 지연 선택기를 ff80으로 이동하도록 한 것과 동일하다. 시프트 레지스터(13)가 8000을 포함하고, 펌프업 펄스가 수신되면, 시프트 레지스터는 ffff로 재설정되며, 펌프업 펄스가 위상 mux 위상 선택기(2)로 전송된다. 이렇게 하면, 위상 mux가 현재의 위상에서 667ps 선행한 위상을 선택할 수 있다. 예를 들면, 현재의 위상이 위상 3이면, 위상 mux는 위상 2를 선택한다. 위상 mux가 위상을 667ps 선행시킴과 동시에 지연 선택기(5)가 ffff로 재설정되므로, 순수한 결과는 위상을 41.7ps 선행시킨 것이 된다. 이것은 지연 선택기의 값이 ff00(또는 8000이 아닌 값)인 경우 지연 선택기(5)가 펌프업 펄스를 수신하여 지연 선택기를 fe00으로 이동하도록 한 것과 동일하다.

위상 mux(1)는 지연 선택기(5)의 펌프업 및 펌프다운 펄스에 대응하여 시프트하는 양방향 시프트 레지스터(2)에 의해 작동된다. 이러한 시프트 레지스터는 6비트이며, 그중 하나의 비트만이 항상 참이다. 시프트 레지스터(11)의 Q 출력은 6:1 mux(1)에서 전송 게이트를 인에이블하기 위해 사용된다. 에러없는 스위칭을 위해, 시프트 레지스터(2)의 클럭 입력의 상승 에지에서, 동일한 클럭 변경 위상의 상승 에지까지의 총 지연은 최소한 667ps 코스 위상 단계와 동일하고 250mhz 클럭 하이 시간보다는 작아야 한다. 6개의 250mhz 클럭이 CGM으로부터 위상 mux로 입력된다. 단일 CGM은 채널당 하나씩, 250mhz의 6-위상들을 N-위상 mux들과 N-위상 보간기에 제공한다.

지연 보간기 칼리브레이터는 16-위상 단계들이 위상 mux로부터의 정확히 총 1 위상 단계의 범위에 걸치도록 지연 보간기에 바이어스 전류를 제공한다.

본 발명과 연관하여 사용할 수 있는 위상 멀티플렉서와 보간기에 대한 설명은 본 출원과 동일한 날짜에 접수된 U.S. Patent Application 'DLL Calibrated Switched Current Delay Interpolator', Attorney Docket No,. NSC1-E1600에 나타나 있다. 상기 Application Attorney Docker No. NSC1-E1600은 본 원에서 전체가 참증으로서 인용되어 있다.

본 발명을 종래 기술과 비교해 보면, 본 발명의 시뮬레이션 결과가 3V 프로세스상에서 실행되었으므로 전력이 배율 2.78만큼 감소하였다. 본 발명에서 영역의 크기는, 작은 프로세스에서도 크기가 줄지 않는 아날로그 루프 필터에 의해 좌우되므로 측정하지 않았다. 데이터 속도 또한 전력 소모 측정을 위해 사용된다. 이렇게 하면, 622mb CRM 기술, 또는 비례 전력 120mW에 대한 배율은 1.6/2.78 = .6이 된다. 2.5Gb/sec 기술, 또는 비례 전력 143mW에 대한 배율은 1/(2.5 * 2.78) = 1/7이 된다.

본 발명은 종래의 방법에 비하여 많은 이점을 가진다. 단일 CGM을 다수의 CRM 채널이 공유할 수 있다. 이렇게 하면, 영역과 전력을 감소시킬 수 있다. 종래의 인터리브 위상 검출기 디자인에서는 클럭 복구 채널마다 VCO가 요구되었다. 종래 기술에서 최소한 3배의 오버샘플링을 요구하나, 본 발명의 위상 검출/데이터 복구 구조는 2배의 오버샘플링을 요구한다. 이렇게 하면, 필요한 CGM 위상 수를 인수 3만큼 감소시킬 수 있으며, 이에 대응하여 전력과 영역도 감소시킬 수 있으며, 요구되는 총 위상량을 인수 1.5만큼 감소시킬 수 있다. 종래 기술에서는 최적 샘플링을 위해 매 위상 검출기에 대해 정밀 지연이 요구되었으나, 본 발명에서는 정밀 지연없이 최적 샘플링 위치에서 위상 검출기가 데이터를 샘플링한다. 이것은 제 5도에 도시되어 있다. CRM 채널은 전하 펌프 또는 아날로그 루프 필터를 요구하지 않으므로, 레지스터 또는 캐피시터가 필요없으며, 크기는 프로세스에 직접적으로 비례한다. 루프 필터는 250mhz에서 실행되며 전력을 절약한다. 스큐 임계 타이밍이 위상 mux, 보간기, 검출기에 제한되었다는 것은, 용이한 프로세스 이식성을 제공하면서 디지털 필터가 표준 셀 논리로 구현될 수 있음을 의미한다. 루프 동력은 PVT와는 독립적이다. 이러한 루프는 위상 에러 특징에 대하여 매우 선형적인 위상 조정을 가지며, VCO에 기초한 루프보다 폴이 하나 적다. CRM당 측정된 채널 영역은 200sq mils이다. CRM당 측정된 전력은 25mW이다.

상기의 측정에서는 .35의 프로세스, 3.6V의 최대 VCC를 가정하였으며, N-CRM 채널간에 공유되는 CGM 전력을 포함하지 않았다. 또한, 이퀄라이저와 10/100 CRM 채널등의 기능도 포함되지 않았다.

본 발명은 종래 인터리브 위상 검출기 기술에 비해 전력 소모에 있어 5배의 개선과, 비-인터리브 위상 검출기 방법에 비해서는 40배의 개선을 제공한다. 이러한 전력상의 개선은 위상 비교와 데이터 복구를 위해 위상의 수를 감소해야 하는 경우와 다수의 채널들간에 단일 CGM을 공유하는 기능에 유용하다. 이러한 특징은 본 발명의 구조의 직접적인 결과이다.

본 발명은 요구되는 영역면에서 볼 때 종래 기술에 비해 5.5배의 개선을 제공한다. 이러한 개선으로 인해, 본 발명의 구조는 프로세스 기하학에 비례하지 않는 크기를 가진 레지스터 또는 캐패시터를 요구하지 않으며, 본 발명의 구조의 직접적인 결과로서 다수의 채널간에 단일 CGM을 공유한다.

본 발명에 있어 아래의 주요 디자인 파라미터에 유의해야 한다: 위상 지터는 CGM, 위상 보간기, 지연 라인에서 최소화되어야 한다; 각 지연 라인 탭은 동일하게 로드되어야 한다; PD에 입력되는 CLK과 RX_P을 위해 metal runs는 매치되어야 한다; 데이터 정렬기와 위상 샘플러를 위한 설정/홀드 마진을 위해 일부 지연 매칭이 요구될 수 있다.

여기에서 사용된 용어와 표현들은 설명을 위한 것이며 제한되지 않는다. 이러한 용어와 표현의 사용에 있어 도시되고 설명된 특징 또는 부분에 상당하는 등가물도 포함될 수 있으며, 본 발명의 범위를 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다.

Claims (1)

1. 정의된 위상 차이에 의해 일련의 지연 요소들 중 이전 지연 요소로부터 위상 지연된 클럭 신호를 각 지연 요소가 생성하도록, 지연 로크된 루프와 디지털->아날로그 변환기에 의해 제어되는 일련의 지연 요소들;

   상기 일련의 지연 요소들에 입력 클럭 신호를 제공하는 위상 보간기;

   일련의 위상 검출기 중 제 1 위상 검출기는 입력 클럭 신호를 1 위상 지연 클럭으로서, 제 1 지연 요소의 출력을 클럭 신호로, 제 2 지연 요소의 출력을 1 위상 선행 클럭으로 사용하고, 제 2 위상 검출기는 제 2 지연 요소의 출력을 1 위상 지연 클럭으로서, 제 3 지연 요소의 출력을 클럭 신호로, 제 4 지연 요소의 출력을 1 위상 선행 클럭으로 사용하며, 각 위상 검출기가 위상 에러 출력과 데이터 출력을 제공할 수 있도록 지연 요소들로부터의 상기와 같은 입력 패턴이 각 위상 검출기에 대해 반복되도록 인터리브된 일련의 위상 검출기;

   상기 위상 검출기의 데이터 출력을 샘플링하고 대응하는 복구된 멀티비트 데이터 벡터를 제공하는 데이터 분석 및 변환기;

   상기 위상 검출기의 위상 에러 출력에 근거하여 펌프업/펌프다운 펄스 스트림을 제공하는 위상 샘플러 및 다수결 보터 블럭; 및

   상기 위상 샘플러 및 다수결 보터 블럭으로부터의 펌프업/펌프다운 펄스 스트림을 상기 위상 보간기에 의해 일련의 지연 요소들에 제공된 클럭 신호의 위상을 선행 또는 지연시키는 펄스 스트림으로 변환하는 펄스 밀도 감쇄기 및 적분기 블럭을 포함하는 것을 특징으로 하는 클럭 복구 회로.