KR100308459B1

KR100308459B1 - 스위치, 리피터 및 다중 물리층 포트를 위한 10/100 ｍｂ 클럭복구 구조

Info

Publication number: KR100308459B1
Application number: KR1019990015582A
Authority: KR
Inventors: 가우데트브라이언
Original assignee: 클라크 3세 존 엠.; 내셔널 세미콘덕터 코포레이션
Priority date: 1998-05-18
Filing date: 1999-04-30
Publication date: 2001-09-26
Also published as: KR19990087999A; DE19922807A1; DE19922807C2; US6285726B1

Abstract

근거리 통신망 스테이션의 입력 데이터 스트림으로부터 클럭과 직렬 데이터를 복구하는 클럭 복구 구조가 개시된다. 위상 보간기(interpolator)에 의해 부가된 위상 피커(picker) 구조를 클럭 복구 구조의 일부로 사용하여 위상 분해능(resolution)을 개선한다. 단일 클럭 생성 모듈(CGM)과 칩 상의 클럭 복구 채널 각각에 대한 N개의 위상 멀티플렉서를 이용하여 각 클럭 복구 채널에 대해 CGM의 250 Mhz 클럭 신호의 M개의 위상들 중 하나를 선택한다. 요구되는 위상 분해능(resolution)을 제공하기 위해, 위상 보간기가 사용된다. 위상 보간기는 위상 멀티플렉서의 총 위상 단계들 사이에 균일한 간격으로 다수의 지연 단계들을 생성한다. 각 위상 멀티플렉서는 각 클럭 복구 채널(CRM)로부터의 펌프업(pumpup) 또는 펌프다운(pumpdn) 신호에 대응하여 선행 또는 지연된다.

Description

스위치, 리피터 및 다중 물리층 포트를 위한 10/100 ＭＢ 클럭 복구 구조 {10/100 MB CLOCK RECOVERY ARCHITECTURE FOR SWITCHES, REPEATERS AND MULTI-PHYSICAL LAYER PORTS}

본 발명은 근거리 통신망(LAN)에 관한 것으로, 보다 상세하게는, 10mb와 100mb 데이터 스트림 모두에 사용되는 DLL 칼리브레이티드(calibrated) 위상 보간기(interpolator)에 기반을 둔 클럭 복구 구조에 관한 것이다. 10mb, 100mb의 데이터 전송 속도에 대해 공통 클럭 복구 구조를 사용하면 전력 소모를 줄일 수 있으며, 별도의 클럭 복구 채널을 이용하는 복구 구조 영역을 줄일 수 있다.

근거리 통신망(LAN)은 클럭 복구 구조를 이용하여 네트워크에서 스테이션간에 전송된 데이터로부터 클럭 신호를 추출한다. 그런 다음, 복구된 클럭 신호를 이용하여 예를 들면, 데이터 샘플링 및 디코딩과 같이 입력되는 데이터 상에서 실행되는 작동을 동기화한다.

제 1도는 데이터 전송 및 수신 중의 클럭 복구 기능에 연관된 LAN(10)의 전송 스테이션(11)과 수신 스테이션(13)의 주요 기능적 구성요소들을 보여준다. 제 1도에 도시된 바와 같이, 전송 스테이션(또는 노드)(11)의 MAC(media access control)층(12)은 PHY(physical)층(14)에 데이터를 제공한다. PHY 층(14)은 일반적인 4B/5B 프로토콜을 이용하여 데이터를 인코딩하고, 직렬화하며, 데이터 스트림을 스크램블(scramble)한다.

4B/5B 인코딩으로 인해 5 비트 당 최소한 한 번의 전이(transition)가 발생되는 동안, 데이터 스트림의 스크램블로 인해 60개의 연속적인 1 또는 0이 존재하도록 전이(transition) 밀도가 낮아진다. 그러므로, 데이터 샘플링을 제어하기 위해 사용되는 위상 동기 루프(PLL)는 입력 데이터 스트림상에 전이가 없는 경우 송신 스테이션(11)과 수신 스테이션(13)간의 주파수 차이를 추적할 수 있어야 한다.(이는 루프의 일부인 전압 제어 발진기(oscillator)의 순응(adaptation)을 제어하기 위해 사용된다.) 그러므로, 전압 제어 발진기(VCO) 또는 주파수 제어 발진기(FCO) 형 루프(위상 에러, 주파수 조정(adjust))를 위한 제 2 명령(order) 루프 전송 기능, 또는 위상 에러/위상 조정 제어 시스템을 위한 제 1 명령(order) 루프 전송 기능이 요구된다.

제 1도에서, 스크램블된 데이터는 125mb/sec의 속도로 TP-PMD(16)로 전송된다. 그런 다음, TP-PMD(16)는 MLT3 인코딩을 이용하여 데이터를 인코딩하고, 데이터 전송매체인 꼬임 쌍선(twisted pair)(18)을 구동한다. MLT3 인코딩은 이진코드화된 메시지를 취하며, 전력 스펙트럼 밀도가 고주파수에서 저에너지를 가지도록 3개의 출력 레벨을 사용하여 케이블을 구동한다.

꼬임 쌍선(18)의 수신단(receive end)에서, 수신 스테이션(13)의 TP-PMD(20)는 입력 데이터 스트림의 순응적인 등화(equalization)(신호에 대한 채널 효과를 최소화하기 위해), MLT3 디코딩을 실행하며, 이진 125mb/sec 신호를 PHY층(22)으로 전송한다. PHY층(22)의 수신측(receive side)은 이 데이터 스트림으로부터 125Mhz 클럭을 복구하고, 이 클럭을 이용하여 데이터를 샘플링하고, 데이터 스크램블을 해제하며, 4B/5B를 4비트(nibble) 규모 데이터로 변환하고, 25Mhz 클럭의 4비트 규모데이터 스트림을 수신 스테이션(13)의 MAC층(24)에 제공한다.

일반적으로, 이러한 네트워크의 스테이션(또는 노드)은 10Mhz와 100Mhz 양쪽 모두의 데이터 속도에서 작동하는 TP-PMD와 PHY를 가진다. 종래 기술에서는 10Mhz와 100Mhz 데이터 속도 각각에 대해 별도의 클럭 복구 채널을 사용하였다. 이렇게 하면, 기능 및 구조적인 면에서 일부 중복되는 구조가 요구되며, 과도한 표면 영역과 전력 소비의 결과를 초래하였다.

TP-PMD(20)에 의해 표시된 데이터는 1.3ns p-p DCD(duty cycle distortion) 지터, 2.0ns p-p DDJ(data dependent) 지터 및 2.7ns p-p 가우스형 지터를 가진다. 이렇게 하면, 8ns 윈도우에서 2ns의 지터가 없는 부분이 남는다. 클럭 복구 회로는 지터를 무시하고 전송 스테이션(11)과 수신 스테이션(13)간의 주파수 차이만을 추적할 수 있어야 한다. 클럭 복구 회로의 추적 기능을 신호간 위상 차이에 순응시키면, 수신 스테이션(13)이 전송된 신호를 샘플링하는 주파수를, 신호가 원래 전송한 주파수와 위상에 동기화시킬 수 있다. 스테이션간의 최대 주파수 차이는 100ppm이므로, 협대역 위상 동기 루프(PLL)로 충분하다. 상기한 바와 같이, PLL은 또한 60개의 연속적인 1 또는 0을 포함하는 입력 데이터 스트림상에 전이가 없는 경우 주파수 차이를 추적할 수 있어야 한다. 10BT 지터 사양은 36ns p-p 고정 지터, 36ns p-p 랜덤 지터, 또는 총 36ns p-p의 고정 및 랜덤 조합(combination) 지터를 가진 데이터 스트림으로부터 클럭과 데이터를 복구할 것을 요구한다.(10mb p-p 지터 윈도우는 50ns이므로, 지터는 이 50ns 중 36ns를 차지하여 14ns가 남는다)

클럭 복구의 일반적인 혼합 신호(이중 채널) 접근법에서는 디지털 3-상태 주파수/위상 검출기(detector), 전하 펌프, 루프 필터, 전압 제어 발진기(VCO) 및 각 채널에 대한 N-회로 제산 등을 이용한다.

제 2도는 이중 채널 클럭 복구 회로의 각 채널에 사용되는 VCO 기반 위상 동기 루프를 포함한 클럭 복구 회로(50)의 주요 기능적 구성요소들을 도시한다. 제 2도에서 'rx_data'라고 레이블된 데이터 스트림(54)과, VCO(56)의 제어 신호 출력을 나타내는 'RXC'라고 레이블된 복구된 클럭 신호가 위상/주파수 비교기(comparator)(52)로 입력된다. 복구된 클럭 신호 RXC는 입력 데이터 스트림 rx_data를 샘플링하기 위해 사용되며, 예시된 피드백 루프(50)의 작동에 의해 입력 데이터 스트림을 이용하여 위상 정렬된다. 비교기(52)로의 두 입력간의 주파수/위상 에러로 인해, 전하 펌프(58)로 입력되는 펄스 폭 변조 펌프업(pumpup) 스트림 및 펌프다운(pumpdn) 스트림이 생성된다. 전하 펌프(58)의 전하는 펌프업(pumpup) 펄스가 고(high)이면 상승하고 펌프다운(pumpdn) 펄스가 고(high)이면 하강한다. 전하 펌프(58)의 출력 전압은 루프 필터(60)에 의해 필터링되어, VCO(56)의 바이어스 전압을 제어하는 레벨 변환(translating) 및 경사 반전 회로(미도시)로 입력된다. VCO(56)의 출력은 N-회로 제산(미도시)의 입력으로 제공된다. N-회로 제산의 출력은 위상 비교기(52)의 RXC 입력이 된다.

제 3도는 제 2도의 클럭 복구 회로(50)의 루프 필터(60)로 사용되기에 적합한 최적 루프 필터(70)의 아날로그 등가를 도시한다. 입력 신호상의 노이즈를 거부하면서 주파수 차이를 추적하도록 설계된 클럭 복구 회로에 대해, 필터(70)는 최적 필터이다. 이러한 유형의 필터는 위상 비교를 위한 제 2 명령 루프 전송 기능인 주파수 조정형 루프와, 위상 비교를 위한 제 1 명령 루프 전송 기능인 위상 조정(위상 피커)형 루프로 나타난다. 루프 필터(70)의 적분기(integrator)(72)는 고(high) DC 이득을 제공하는데, 이것은 시간에 따라 천천히 변하는 위상 변화를 적은 에러로 필터가 추적할 수 있다는 의미이다. 필터는 낮은 비례 이득을 위해 선택된 저항기(74, 76)를 포함하고 있으므로, 시간에 따라 급변하는 위상 변화를 추적하지 않는다. 스테이션간의 경미한 주파수 차이는 위상의 느린 변화 dφ/dt(φ는 신호의 위상)에 대응하고, 입력신호상에 나타난 노이즈는 빠른 dφ/dt를 가지므로, 필터(70)는 협대역(적은 ??f) 클럭 복구에 대해 양호하게 작동한다.

제 2도 및 제 3도에 도시된 회로 사용시에 발생하는 몇 가지 문제점이 있다. 이러한 문제점들은 1)루프(50)의 이득은 PVT에 좌우된다는 것과, 2) 3-상태 위상/주파수 검출기(52)는 입력 신호의 상승 에지만을 검토하므로 바이모드 지터 분포의 중심에 로크할 수 없다는 것과, 3)루프 필터(60)는 실리콘 기판 영역의 상당한 부분을 차지하며 기능적인 크기로 축소되지 않으며, 4)단일 기판상의 다중 VCO로 인해 한 VCO의 클럭을 다른 VCO에 주입한다는 것이다.

클럭 복구의 다른 접근법으로서 주파수 제어 발진기(FCO), 전하 펌프, 디지털 루프 필터를 사용한다. 이러한 방법은 바이모드 지터 분포의 중심에 로크되는 위상 검출기를 이용하며, 전하 펌프도 이용한다. 디지털 루프 필터는 펄스 밀도 변조 펄스 스트림을 FCO에 생성하는데, 여기에서 펄스 밀도는 FCO의 주파수를 변조한다. 이러한 방법의 단점은 1) 이득이 여전히 PVT에 좌우된다 2) 완전 디지털 방법과 비교해 볼 때 실리콘 기판 영역이 여전히 크다는 것이다.

클럭 복구의 다른 접근법으로서 위상 피커 구조를 사용한다. 제 4도는 이중 채널 클럭 복구 회로의 양쪽 채널 모두에 사용가능한 위상 피커에 근거한 위상동기루프를 포함한 클럭 복구 회로(80)의 주요 기능적 요소들을 도시한다. 위상 피커는 위상 비교기(82)를 이용하여 클럭 복구 루프를 실행하여 비교기 입력들간의 위상 에러를 판단하며, 위상 비교기(82)의 출력은 복구된 클럭 신호의 새로운 위상을 위상 멀티플렉서(84)를 이용하여 직접 선택한다. 신호 RXC의 N개의 위상들(86)은 클럭 생성 모듈(미도시)에 의해 제공되어 위상 멀티플렉서(84)로 입력된다. 위상 비교기(82)의 출력 신호들은 RXC의 N개의 위상들 중 하나를 선택하도록 위상 멀티플렉서(84)의 작동을 제어한다.

제 4도에서 'rx_data'라고 레이블된 입력 데이터 스트림(54)과, 위상 멀티플렉서(84)에 의해 선택된 클럭 위상인 'RXC'라고 레이블된 신호를 위상 비교기(82)로 입력한다. 앞에서 언급한 바와 같이, RXC 신호는 데이터 샘플링을 제어하기 위해 사용되며, 피드백 루프(80)의 작동에 의해 데이터와 함께 위상 정렬된다.

위상 피커 구조의 한계점은 비례 제어의 감쇄량이 위상 멀티플렉서의 위상 단계 분해능(resolution)에 의해 제한된다는 것이다. 예를 들면, 분해능(resolution)이 1ns이면, 리딩 위상 에러(RXC는 입력 데이터를 리드한다)는 RXC를 최소한 1ns만큼 지연시켜 위상을 조정한다.

클럭 복구 회로의 다른 한계점은 위상 피커 구조가 비례 제어만을 허용한다는 것이다. 즉, 적분 제어를 부가할 수단이 없다. 높은 CD 이득을 얻기 위해서, 즉, 양호한 추적을 위해서는 적분 제어가 바람직하므로 이 같은 한계는 단점이 된다.

클럭 복구의 다른 방법으로서 완전 디지털 신호 처리(DSP) 방법을 사용할 수 있다.

이 방법은 최소한 나이키스트 비율에서의 샘플링과 그 비율에서 완전 DSP 알고리즘을 실행할 것을 요구한다. 그러므로, 이 방법은 매우 전력 집약적이다.

10mb/sec 및 100mb/sec 양쪽 모두의 데이터속도에서 작동할 수 있는 단일 클럭 복구 채널을 사용하여 전송된 데이터 스트림으로부터 클럭 신호를 복구할 수 있는 장치가 요구된다. 그러한 장치를 사용하면, LAN의 두 스테이션 또는 노드들간에 전송된 데이터로부터 클럭 신호를 추출하기 위해 필요한 전력과 표면 영역을 줄일 수 있다.

본 발명의 목적은 근거리 통신망(LAN)의 노드에 의해 제공된 입력 데이터 스트림으로부터 클럭 신호와 직렬 데이터를 복구하는 클럭 복구 구조를 제공하고자 하는데 그 목적이 있다.

도 1은 데이터의 전송 및 수신중의 클럭 복구 기능에 연관된 LAN의 전송 및 수신 스테이션의 주요 기능적 구성요소들을 도시한 블럭도;

도 2는 이중 채널 클럭 복구 회로의 각 채널에 사용되는 VCO 기반 위상 동기 루프(phase-locked loop)를 포함한 클럭 복구 회로의 주요 기능적 구성요소들을 도시한 블럭도;

도 3은 도 2의 클럭 복구 회로의 루프 필터로 사용되기에 적합한 최적 루프 필터의 아날로그 등가도;

도 4는 이중 채널 클럭 복구 회로의 각 채널에 사용되는 위상 피커(picker) 기반 위상 동기 루프를 포함한 클럭 복구 회로의 주요 기능적 구성요소들을 도시한 블럭도;

도 5는 본 발명에 따른 클럭 복구 회로를 도시한 상세 블럭도;

도 6은 도 5의 회로의 위상 멀티플렉서에 250 Mhz 신호의 위상들을 제공하는 중앙 클럭 생성 모듈(CGM)을 도시한 블럭도; 및

도 7은 도 5의 회로의 지연 보간기(interpolator)에 바이어스 신호를 제공하는 지연 보간기 칼리브레이터(calibrator)를 도시한 블럭도.

위상 보간기에 의해 부가된 위상 피커 구조는 위상 분해능(resolution)을 개선시키기 위한 클럭 복구 구조의 일부로 사용된다. 단일 클럭 생성 모듈(CGM) 및 칩상의 클럭 복구 채널 각각에 대한 N개의 위상 멀티플렉서는 클럭 복구 채널 각각에 대해 CGM으로부터 출력된 250Mhz 클럭 신호의 M개의 위상들 중 하나를 선택하기 위해 사용된다. 필요한 위상 분해능(resolution)을 제공하기 위해, 결합 전압 제어발진기 또는 위상 보간기를 사용할 수 있다. 위상 보간기는 적은 전력으로도 개선된 분해능(resolution)을 제공하므로, 이를 사용하는 것이 바람직하다. 위상 보간기는 위상 멀티플렉서의 총 위상 단계들 사이에 균일한 간격으로 다수의 지연 단계들을 생성한다. 위상 멀티플렉서 각각은 클럭 복구 채널(CRM) 각각으로부터의 펌프업 또는 펌프다운 신호에 대응하여 앞서거나 지연된다.

각 수신 채널에 대한 보간기와 위상 멀티플렉서는 디지털 100mb CRM 및 디지털 10mb CRM에 의해 공유된다. 포트가 10mb 모드인 경우, 10mb CRM은 위상 보간기에 펌프업 및 펌프다운 펄스를 제공하며 100mb CRM의 전력은 하강한다.

본 발명의 위상 피커 구조가 종래의 위상 피커와 다른 점은 최적 루프 필터의 디지털 실행을 포함한다는 것이다. 이러한 디지털 실행은 디지털 신호 처리에 근거한 기술이 아니므로, 나이키스트 비율에서의 샘플링을 요구하지 않는다. 본 발명의 일부로 사용된 적분 제어 필터는 구조가 간단하며, 저밀도의 데이터 전이 동안 스테이션 클럭 추적을 허용한다. 상기한 바와 같이, 위상 보간기(필요한 위상 정밀도를 제공하기 위해 결합 VCO를 대신해서 사용된다)는 주어진 위상 단계를 다수의 (이 경우에는 8) 동일 위상 단계로 분해한다. 본 발명의 완전 디지털 구조는 PVT와는 독립적인 실행을 가능하게 한다. 0.35um, 3.3V 프로세스에 대해 저전력(8mW/CRM)과 작은 표면 영역(100 sq mils)이 사용된다.

본 발명의 단일 CGM, 다중 CRM 구조는 다중 포트 어플리케이션에 대해 최저 전압과 영역을 사용할 수 있게 한다. 단일 CGM은 다중 10BT, 100BT CRM에 대해 6개의 클럭 위상을 제공한다. 대부분의 클럭 복구 루프는 100BT에 대해 평균 30 Mhz인입력 데이터 속도로 실행된다. 그 결과, 종래 회로보다 전력 소비가 훨씬 낮아진다.

본 발명의 클럭 생성 모듈/클럭 복구 모듈(CGM/CRM) 구조는 근거리 통신망(LAN)의 100mb 물리층에 대한 작은 표면 영역과 낮은 전력 소모의 요구에서 기인되었다. 이 방법은 다수의 물리층 포트들을 리피터와 스위치에 포함시키도록 허용한다. 본 발명의 구조는 위상 보간기를 이용한다. 이렇게 함으로써, 100mb, 나아가 1000mb 데이터의 복구를 위한 디지털 위상 피커 클럭 복구 구조의 사용을 허용하면서, 결합 VCO에서 위상들 사이에 임의의 작은 지연들을 생성할 수 있다. CGM과 CRM은 100mb와 10mb 데이터 속도 양쪽 모두에 대한 클럭 복구를 위해 사용될 수 있다. 이렇게 하면, 상당량의 전력을 절약하고 요구되는 표면 영역을 줄일 수 있다. 무엇보다도, 이렇게 하면 PHY 셀을 ASIC(application specific integrated circuit)에 포함시킬 수 있다. 위상 보간기를 사용하면 종래의 구조에서보다 낮은 전력 소모와 작은 영역으로도 CRM을 구성할 수 있다.

본 발명의 구조는 다음의 요구사항을 충족시킨다: (1) 히트 스프레더(heat spread) 없이 4×10/100 phy/xvr를 구성할 정도의 낮은 전력; (2) phy 포트를 리피터와 스위치에 포함시킬 정도의 최적 영역/전력; (3) 3전압 작동; (4) 새로운 프로세스에 쉽게 접속할 수 있는 디지털 설계; (5) TP-PMD 지터 사양과의 일치성.

제 5도에서, 본 발명은 위상 검출기에 의해 검출된 필터링된 위상 에러에 대응하여, 'RXC'라고 레이블된 복구된 클럭 위상을 조정하는 위상 피커 클럭 복구 구조를 이용한다. 위상 검출기(또는 위상 비교기)는 복구된 클럭의 위상을 'RX_P' 또는 'RX_M'이라고 레이블된 입력 데이터와 비교한다. 위상 보간기를 사용하여 개선된 위상 분해능(resolution)을 제공하는 클럭 멀티플렉서와 N:1 위상 멀티플렉서를 이용하여 클럭 생성 모듈에 의해 N개의 사용가능한 위상들 중 상이한 위상을 선택함으로써 클럭 신호 위상을 조정한다. 비교를 위하여, 주어진 순서의 위상 피커 클럭 복구 루프는 그 순서+1의 VCO에 기초한 클럭 복구 루프와 본질적으로 동일한 응답을 가진다는 점에 유의한다.

상기한 바와 같이, 본 발명은 위상 분해능(resolution)을 개선하기 위해 사용된 위상 보간기에 의해 부가된 위상 피커 구조이다. 단일 CGM과, 칩상의 클럭 복구 채널 각각에 하나씩인 N개의 위상 멀티플랙서는 클럭 복구 채널 각각에 대해 CGM으로부터 출력된 250Mhz 클럭 신호의 M개의 위상들 중 하나를 선택하기 위해 사용된다. 요구되는 위상 분해능(resolution)을 제공하기 위하여, 위상 보간기는 위상 멀티플렉서의 총 위상 단계들 사이에 균일한 간격으로 다수의 지연 단계들을 생성한다. 이러한 개선사항들은 100mb 이더넷(ethernet) 지터 사양을 충족시켜야 한다. 복구 채널 각각은 단일의 10mb CRM과 단일의 100mb CRM으로 구성된다. 각 CRM은 완전 디지털이며 전력과 게이트 수를 최소화하는 구조를 사용한다.

각 수신 채널에 대한 위상 보간기와 위상 멀티플렉서는 디지털 100mb CRM과 디지털 10mb CRM에 의해 공유된다. 포트가 10mb 모드인 경우, 10mb CRM은 위상 보간기에 펌프업 및 펌프다운 펄스를 제공하며 100mb CRM의 전력은 하강한다. 포트가 100mb 모드인 경우, 100mb CRM은 위상 보간기에 펌프업 및 펌프다운 펄스를 제공하며 10mb CRM의 전력은 하강한다.

제 5도는 본 발명에 따른 클럭 복구 회로(100)의 일실시예를 도시한 상세 블럭도이다. 아래에 상세히 설명된 바와 같이, 제 5도의 실시예는 100mb 데이터 속도 클럭 복구 모듈(102), 10mb 데이터 속도 클럭 복구 모듈(104), 위상 멀티플렉서 및 위상 보간기 공용 모듈(106)등 3개의 주요 기능적 모듈을 가진다. 100mb 데이터 속도 클럭 복구 모듈(102)은 위상 비교기 블럭, 루프 필터 블럭, 데이터 복구 블럭등의 기능적 단위로 세분화할 수 있다.

100 Mb 클럭 복구 모듈(CRM)

제 5도에서, 단일 종료되는 데이터 입력 RX_P(110)은 NRZ 데이터가 1이면 MLT3 디코더에 의해 고(high)로 표명된다. 단일 종료되는 입력 RX_M(111)은 NRZ 데이터가 0이면 MLT3 디코더에 의해 고(high)로 표명된다. 위상 비교기(114, 116) 각각은 +/-50ps의 대칭적 셋업/홀드 윈도우를 가진 특정 플립-플롭으로 구성된다. 상승 에지 위상 비교기(114)의 데이터 입력 RX_P(110)과 하강 에지 위상 비교기(116)의 데이터 입력 RX_M(111)은 플롭에 클럭을 가한다. 클럭 분할기(120)의 출력인 RXC(118)는 위상 비교기(114, 116)에서 플롭으로 입력된다. RXC(118)이 데이터를 리드하는 경우, 데이터의 상승 에지에서의 출력은 1이다. RXC(118)가 래깅(lagging) 데이터인 경우, 데이터의 상승 에지에서의 출력은 0이다. 이러한 구성으로 위상 에러를 단일 비트 이진값으로 양자화하는 나이프 에지형의 위상 비교기를 가질 수 있다. 이것은 지터의 DCD 부분이 전체 지터 중 작은 부분(22%)을 차지하므로 충분하다. 이러한 유형의 위상 비교기는, DCD와 함께 RJ, DDJ의 구성요소가 있는 한, 바이모드 배분의 중앙에 로크될 수 있다는 것을 알 수 있다. 그러므로, DCD 지터의 22%는 문제가 될 수 없다. 위상 비교기(114, 116)는 RXC(118)가 리딩 데이터일 때 리드 신호로 표명하고, RXC(118)가 래깅 데이터인 경우 래그 신호로 표명한다. 이렇게 하여 클럭 신호를 데이터를 갖은 위상으로 생성한다.

위상 비교기(114, 116)에 의해 출력된 리드, 래그 신호들은 펄스 생성기들(122, 124)로 입력된다. 이 생성기들은 각각, RXC가 데이터를 지연시키는 경우에는 데이터의 모든 에지에서 RXC(118)에 동기화된 펌프업 펄스를 생성하고, RXC가 데이터를 리딩하는 경우에는 데이터의 모든 에지에서 RXC(118)에 동기화된 펌프다운 펄스를 생성한다. 펄스 생성기(122, 124)에 의해 생성된 펄스 스트림은 상태가 조절된 후 위상 멀티플렉서의 작동과, 데이터 스트림을 클럭 신호에 동기화하기 위해 데이터 스트림에 적용된 지연량 또는 위상 차이를 결정하는 위상 보간기의 작동을 제어한다.

리딩 에지, 래깅 에지 펄스 생성기(122, 124)로부터 생성된 펌프업, 펌프다운 펄스 열은 펌프업, 펌프다운 스트림에 논리 OR 연산을 실행하는 펄스 결합기(126)로 입력된다. 이렇게 하여, 단일의 결합된 펌프업 스트림과 펌프다운 스트림을 생성한다. 궁극적으로는 단일의 스트림을 사용하면서도, 별도의 상승 에지 위상 비교기와 하강 에지 위상 비교기, 그리고 펄스 생성기를 사용하는 이유는 다음과 같다: (1) 바이모드 지터 분포의 중심에 로크하기 용이하다; (2) 신호의 한 에지만을 점검하는 단일 위상 비교기를 사용했을 때 보다 2배로 자주 위상 에러 정보를 제공받을 수 있다.

위상 에러 정정에 대한 비례 제어는 펌프업, 펌프다운 스트림을, 펄스 스트림 감쇄기(128)에 통과시킴으로써 이루어진다. 펄스 스트림 감쇄기(128)는, 펄스 스트림으로부터의 모든 N-펄스를 마스크하며, 여기에서 N은 p_atten, 비례 제어 감쇄 요구량이다. 이 파라미터는 디바이스 레지스터에 프로그래밍될 수 있다.

위상 에러 정정에 대한 적분 제어는 펌프업, 펌프다운 스트림을, 펄스 결합기(126)로부터 펄스 스트림 감쇄기(130)에 통과시킴으로써 이루어진다. 펄스 스트림 감쇄기(130)는, 모든 N-펄스를 마스크하며, 여기에서 N은 i_atten, 적분기에 입력될 감쇄 요구량이다. 이 파라미터 또한 디바이스 레지스터에 프로그래밍될 수 있다.

펄스 스트림 감쇄기(130)의 출력은 적분기(132)에 제공된다. 적분기(132)는 방향 플롭이 설정된 경우에 펌프업 펄스를 증가시키고 펌프다운 펄스를 감소시키는 업/다운 카운터이다. 또는, 펌프업 펄스를 감소시키고 펌프다운 펄스를 증가시킨다. 펌프업, 펌프다운 펄스 밀도는 위상 에러에 비례하므로, 카운트 값은 송신, 수신 스테이션 신호들 간의 위상 에러의 지난 기록들에 비례한다. 카운터가 0이상이고 방향 플롭이 설정되었다면, 모든 N RXC에 대해 펌프업 펄스가 생성된다. 여기에서, N은 카운트에 역비례한다. 카운터가 0이상이고 방향 플롭이 0이면, 모든 N RXC에 대해 펌프다운 펄스가 생성된다. 여기에서, N 또한 카운트에 역비례한다. 입력 데이터 스트림에서 확장된 일련의 0 또는 1에서 발생할 수 있는 경우로서, 비례 카운터로부터의 펌프업, 펌프다운 펄스가 없는 경우, 적분기(132)로부터의 펌프업/다운 신호(133)는 전송, 수신 스테이션의 주파수들간 ppm 차이를 계속하여 보상한다. 방향 플롭은 펌프업 펄스가 발생하고 카운트가 0이면 설정되고, 펌프다운 펄스가발생하고 카운트가 0이면 재설정된다.

적분기(132)의 깊이, 즉, 업/다운 및 RX 카운터에서의 비트 수는 적분 제어의 범위와 세분성을 결정한다. 최소량의 적분 제어는 업/다운 카운터가 0이고 펌프업 또는 펌프다운 출력 펄스가 모든 N-클럭에 대해 적분기(132)로부터 생성되는 경우 발생된다. 여기에서, N은 2^M이고 M은 적분기 깊이이다. 적분기가 깊을수록 로크하는데 시간이 걸리므로, 적분기 깊이는 또한 로크 시간에도 영향을 끼친다. 실제 로크 시간은 적분기 깊이와 비례제어의 감쇄 양쪽 모두의 기능이다.

100Mb 데이터 속도 클럭 복구 모듈(102)에 포함된 디지털 필터는 피드백 루프에서 제 3도에 도시된 최적 아날로그 필터의 제어와 동일한 제어를 실행한다. 또한, 이 디지털 필터는 표준 디지털 신호 처리 방법보다 전력과 영역면에서 보다 효율적인 방법으로 루프 필터의 기능을 실행한다. 예를 들면, 아래의 표I은 필터 구성요소와 그 작동 주파수를 보여준다.

표 I

비교를 위하여, DSP 방법은 125 Mhz에서의 데이터 샘플링과 그와 동일한 율에서 DSP 알고리즘을 실행할 것을 요구한다. DSP 방법에서는 여러 번의 승산이 필요하므로, 게이트 수는 높아지고 그에 대응하여 전력 소모와 표면 영역이 증가한다.

적분기(132), 펄스 감쇄기(128)로부터의 펌프업, 펌프다운 펄스 스트림은 펄스 스트림 결합기(134)에서 결합되어, 비례 제어와 위상 에러의 지난 기록에 의해 감쇄되며, 위상 에러에 비례하는 펄스 밀도를 가지는 펌프업, 펌프다운 스트림을 제공한다.

펌프업, 펌프다운 펄스 스트림은 다음과 같은 방법으로 지연 선택기(136)의 6비트 제어 워드 출력을 수정한다. 6비트 제어 워드에 포함된 비트들 중 항상 하나는 '1'로 설정되고 다른 비트들은 모두 0으로 설정된다. 모든 펌프 펄스는 제어 워드의 상기 '1'을 좌측으로 한자리수 이동하도록 한다. 예를 들면, 지연 선택기(136)가 01000을 포함한다면, 2-펌프업 펄스는 00010 값이 되고, 3-펌프다운 펄스는 10000 값이 된다.

지연 선택기(136)의 값을 이용하여, 각각의 지연이 55ps씩 차이나는 위상 멀티플렉서(142) 출력의 6개의 지연 버전들 중 하나를 선택한다. 아래의 표에서는 제어 워드, 연관된 지연, 위상 보간기 칼리브레이션 블럭으로부터의 제어 전류를 보여준다.

제어 워드 선택된 var 지연에 사용된 전류 지연

6'h100000 Idly×5[n] const 지연 + 275ps

6'h010000 Idly×4[n] const 지연 + 220ps

6'h001000 Idly×3[n] const 지연 + 165ps

6'h000100 Idly×2[n] const 지연 + 110ps

6'h000010 Idly×1[n] const 지연 + 055ps

6'h000001 Idly×0[n] const 지연 + 000ps

지연 선택기(136)가 000001를 포함하고, 펌프 펄스가 수신되면, 지연 선택기(136)는 100000으로 이동하며, 펌프 펄스는 위상 선택기 쉬프트 레지스터(140)로 전송된다. 이렇게 하면, 위상 멀티플렉서(142)는 현재의 위상으로부터 333ps만큼 선행한 위상을 선택한다. 예를 들면, 현재의 위상이 phi4이면, 위상 멀티플렉서(142)는 phi3을 선택한다. 위상 멀티플렉서(142)가 333ps만큼 위상을 선행함과 동시에 지연 선택기(136)는 100000으로 이동하므로, 순수한 결과는 55ps만큼 위상을 선행한 것이 되며, 이는 지연 선택기(136)의 값이 010000(또는 000001이외의 다른값)일 때 지연 선택기(136)에 펌프업 펄스가 수신되어 지연 선택기(136)를 001000으로 이동하게 하는 경우와 동일하다. 지연 선택기(136)가 100000를 포함하고, 펌프다운 신호가 수신되면, 지연 선택기(136)는 000001로 이동하며, 펌프다운 펄스는 위상 선택기(140)로 전송된다. 이렇게 하면, 위상 멀티플렉서(142)는 현재의 위상에서 333ps만큼 지연된 위상을 선택한다. 예를 들면, 현재의 위상이 phi3이면, 위상 멀티플렉서(142)는 phi4를 선택한다. 위상 멀티플렉서(142)가 333ps만큼 위상을 지연함과 동시에 지연 선택기(136)는 000001로 이동하므로, 순수한 결과는 55ps만큼 위상을 지연한 것이 되며, 이는 지연 선택기(136)의 값이 001000(또는 100000이외의 다른 값)일 때 지연 선택기(136)에 펌프다운 펄스가 수신되어 지연 선택기(136)를 010000으로 이동하게 하는 경우와 동일하다.

위상 선택기(140)는 항상 1비트로 설정된 하나의 비트를 가지는 양방향 쉬프트 레지스터이다. 상기 비트와 QZ는 위상 멀티플렉서(142)에서 전송 게이트들 중 하나를 턴온하기 위해 사용된다. 지연 선택기(136) 또한 항상 1비트로 설정된 하나의 비트를 가지는 양방향 쉬프트 레지스터이다. 상기 비트 Q와 QZ는 지연 보간기(138)에서 멀티플렉서의 전송 게이트들 중 하나를 턴온하기 위해 사용된다. 지연 보간기(138)에서의 멀티플렉서는 파인 튜닝(fine tuning) 위상 쉬프터이고, 위상 멀티플렉서(142)는 코스 튜닝(coarse tuning) 위상 쉬프터이다.

아래의 표는 펌프업 신호에 대응하여 위상을 계속 선행시키면서 실행되는 코스, 파인 위상 튜닝 값의 예를 보여준다.

최종위상으로부터 최종위상으로부터 최종위상으로부터

지연선택기 위상선택기 코스위상조정 파인위상조정 총조정

6'b001000 12'b00001000000 N/A N/A N/A

6'b000100 12'b00001000000 0 -55ps -55ps

6'b000010 12'b00001000000 0 -55ps -55ps

6'b000001 12'b00001000000 0 -55ps -55ps

6'b100000 12'b00000100000 -333ps +275ps -55ps

6'b010000 12'b00000100000 0 -55ps -55ps

본 발명에 적합한 위상 멀티플렉서와 보간기 블럭(106)의 일실시예는, 본 출원과 동일한 날짜로 접수된 참증, 미국특허출원 'DLL Calibrated Switched CurrentDelay Interpolator', Attorney Docket No. NSC1-E1600에 설명되어 있다.

10 Mb 클럭 복구 모듈(CRM)

제 5도에서, 10BT 스퀄치 비교기의 출력인 신호 RxMan(맨체스터 인코디드 데이터)는 20 단계 쉬프트 레지스터(154)에서, 지연 보간기(138)에 의해 출력된 소정의 위상을 가지며, 250 Mhz 클럭 신호에 의해 샘플링된다. 10 Mhz 복구된 클럭인 RXC(118)의 상승 에지에는, 쉬프트 레지스터(154)의 내용이 섀도 래치(156)로 로드된다. 섀도 래치(156)는 RXC(118)의 후속 에지까지, 쉬프트 레지스터(154)의 샘플링된 내용을 100ns동안 홀드할 수 있도록 한다. 이 시간 동안, 위상 비교 및 데이터 복구 블럭(158)은 섀도 래치(156)의 내용을 검토한다. 수신된 데이터와 지터량에 따라, 3번까지의 전이를 섀도 래치(156)에서 캡쳐할 수 있다. 위상 비교 및 데이터 복구 블록(158)은 예를 들어, 다음의 알고리즘을 사용하여 트루(true) 중간비트 전이로서 20단계 섀도 래치(156)의 중앙에서 가장 가까운 전이를 선택한다.

상기 알고리즘의 결론 부분에서, 레지스터 'pe'(위상 에러)는 RXC(118)에 대한 참 중간비트 전이의 위치를 포함한다.(지터 및 PLL 로크없이, onx는 단 하나의 전이라야 한다.) 그 값은 아래의 알고리즘에 의해 결정된다.

복구된 데이터는 참 중간비트 전이 우측의 섀도 래치(156)의 값이다.

상기 알고리즘 또는 그 등가값을 이용하여, 위상 에러 및 복구된 데이터량이 RXC(118)의 후속 상승 에지에서 결정된다.

위상 비교 및 데이터 복구 블럭(158)으로부터 출력된 lead_error[2:0] 및 lag_error[2:0] 백터는 디지털 필터(160)로 입력된다. 디지털 필터(160)는 리드 카운터를 이용하여 lead_error 벡터를, 프로그래밍 가능한 임계에 도달할 때까지, RXC(118)의 매 에지마다 총계에 더한다. 이 임계에 도달하면, 카운터는 리셋되고, 펌프다운 펄스가 출력된다. 래그 카운터는 lag_error 벡터를, 프로그래밍 가능한 임계에 도달할 때까지, RXC(118)의 매 에지마다 총계에 더한다. 이 임계에 도달하면, 카운터는 리셋되고, 펌프업 펄스가 출력된다. 임계는 루프에 사용되는 비례 상쇄량을 결정하기 위해 사용된다. 맨체스터 데이터의 높은 전이 밀도로 인해 적분 제어는 요구되지 않는다.

10 Mb, 100Mb CRM은 동일한 위상 멀티플렉서 및 위상 보간기를 공용하므로, 100 Mb를 위해 파인 위상 조정법에서 기인되는 잠재적인 문제점이 있다. 이 문제는, 최소 임계가 프로그래밍되어도, 이득은 최종 스테이션들간의 200ppm 주파수 델타 추적을 허용할 만큼 충분히 높지는 않다는 것이다. 미미한 위상 조정은 작은 dφ/dt(φ는 위상)만을 허용하므로, 추적할 수 있는 주파수 범위를 제한하게 된다 (주파수는 위상 변화율이므로). 이러한 문제점은 필터로부터 출력된 펌프 펄스(10 Mhz 클럭에 동기화된) 각각에 대해 125 Mhz 클럭에 동기화된 8개의 펌프 펄스를 생성함으로써 해결할 수 있다. 이렇게 하면, 원거리의 최종 스테이션으로부터의 클럭도 추적할 수 있도록 이득을 향상시킨다. 신속한 펌프업/펌프다운 펄스 스트림은, 10Mb 모드에서 펄스들이 위상 멀티플렉서(142)와 지연 보간기(138)의 작동에 영향을 끼치도록 허용하는 멀티플렉서(162)로 전송된다.

25-제산(div25) 블럭(164)은 지연 보간기(138)의 250 Mhz 클럭 출력을 수신하여 10 Mhz가 될 때까지 제산하여 RXC(118)를 생성한다. 또한, 250 Mhz 클럭을 2로 나누어 루프 이득을 증가시키기 위한 125 Mhz를 생성한다. RXC(118)은 섀도 래치(156)와 필터(160)를 클럭화하기 위해 사용된다. 25-제산 블럭(164)은 crsgen 모듈(168)에 의해 제공된 CRS(166)의 상승 에지에서 리셋된다. 이렇게 하면, 위상을 신속하게 조정할 수 있으며, 프리앰블동안 검출된 제 1 중간비트 전이의 4ns내에RXC(118)를 로킹할 수 있다. 이렇게 하면, 로크 시간이 매우 신속해지며 이는 일부 어플리케이션에서 유용하다.

Crsgen 블럭(168)은 쉬프트 레지스터(154)의 출력의 비트 9, 10에서 전이가 검출될 때마다 리셋되는 카운터를 포함한다. 카운터가 타임 아웃되면, 전이가 검출될 때마다 CRS(66)를 설정하고 타임아웃 신호가 표명될 때마다 CRS(166)를 리셋하는 간단한 상황 기기로 타임아웃 펄스가 전송된다. 이렇게 하면, 드리블 비트를 생성하지 않고 복구된 데이터 RXD를 프레임화하는 캐리어의 표시가 가능하다.

위상 에러량이 필터 카운터에 가산되고, 펌프업/펌프다운 펄스 밀도는 위상 에러에 비례하므로, 위상 에러를 쉬프트 레지스터(154)에서의 샘플링 정밀도인 4ns의 정밀도에 양자화하면서 루프는 종료한다. 이렇게 하면, 36ns p-p의 IEEE 802.3 명세서를 충족시키기에 충분한 40ns p-p까지의 바이모드 지터 분포의 중앙에 로킹될 수 있다. 유효 667ps 위상 조정 정밀도는 48.6ns의 가우스형 지터 분포에 이론적인 허용범위를 제공한다. 또한, 010101 데이터의 확장 시퀀스 중에, 위상 비교기는 샘플의 80ns 부분만을 검토하므로 지터 허용범위는 두 배가 되며, 가장 유력한 중간비트 전이를 식별할 수 있다.

제 6도는 제 5도에 도시된 회로의 위상 멀티플렉서(142)에 250 Mhz 클럭 신호의 위상들을 제공하는 중앙 클럭 생성 모듈(CGM)(200)을 도시한 블럭도이다. CGM(200)은 REFCLK 신호(202)(기준 클럭)를 입력으로 가지는 3단계의 차동 전압 제어 발진기의 형태로 구현된다.

제 7도는 제 5도에 도시된 회로의 지연 보간기(138)에 바이어스 신호들을 제공하는 지연 보간기 칼리브레이터(220)를 도시한 블럭도이다. 제 7도에 도시한 바와 같이, CGM(200)에 의해 생성된 6개의 상이한 위상 클럭 신호들(144)중의 두 신호 phi1과 phi2는 지연 보간기 칼리브레이터(220)로 입력된다. 지연 보간기 칼리브레이터(220)는 N개의 바이어스 전류(222)를 출력하며, N개의 바이어스 전류는 N개의 채널 각각에 사용되는 N개의 지연 보간기로 각각 하나씩 입력된다.

본 발명의 클럭 복구 방법은 위상 에러를 결정하고 데이터를 복구하는 방법에서 종래의 방법과 다르다. 종래 방법에서는 일반적으로 RXC의 상승 에지에 후속하는 맨체스터 데이터 스트림 25ns를 샘플링하여 데이터를 복구하였다. 종래 방법에서는 진행중인 마스킹 신호 50ns와 지연 신호 25ns를 RXC의 상승 에지로부터 공급하여 비 중간비트 전이를 마스크하였으며, 마스크되지 않은 전이를 위상 에러 결정에 사용하였다.

본 발명의 방법은 RXC의 상승 에지에 가장 가까운 전이를 검색하는 논리 효율 알고리즘을 통하여 가장 유력한 중간비트 전이를 선택하는 방법에 기초한다. RXC의 상승 에지에 가장 가까운 전이가 검색되면, 샘플을 중간비트 전이의 우측으로 이동함으로써 데이터는 복구된다.(복구된 데이터는 도면에서 'RXD'라고 레이블되어 있다.) 위상 에러는 가장 유력한 중간비트 전이와 RXC의 상승 에지사이에서 산출된다. 이렇게 하면, 마스크가 실제 중간비트 전이를 마스크하거나, 비 중간비트 전이를 마스크하지 않는 극단적인 바이모드 지터 분포의 경우에도 훌륭히 실행될 수 있다. 완벽한 로크에 따라 RXC가 다양하게 변하는 경우에도 알고리즘은 극단적인 지터를 가진 데이터를 디코딩하므로 본 발명의 데이터 복구는 강력한 방법이다. 본 발명의 또 다른 잇점은 비 중간비트 전이가 없고 이들을 마스크하지도 않으므로 0과 1이 교번되는 동안 지터 허용범위는 두 배가 된다는 것이다.

본 발명은 PVT와는 완전히 독립적인 완전 디지털 구조를 제공한다. 0.35um, 3.3V vm프로세스에 대해 저전력(8mW/CRM)과 작은 표면 영역(100 sq mils)이 사용된다. 비교해보면, 종래의 방법은 동일한 프로세스를 실행하는데 일반적으로 60mW의 전력과 1000sq mils의 영역이 요구되었다.

본 발명의 중요한 특징은 단일 CGM, 다중 CRM 구조로 인해 다중포트 어플리케이션에 대해 최저 전압과 표면 영역으로도 충분하다는 것이다. 단일 CGM(CRM에 비해서 매우 크다)은 다중 10BT, 100BT CRM에 대해 6개의 클럭 위상을 제공한다. 위상 멀티플렉서/보간기는 10mb CRM과 100mb CRM간에 공유된다. 이렇게 하면, 위상 멀티플렉서/보간기를 CGM에 근접하도록 유지하는 것이 용이하며, 위상 멀티플렉서에 대한 루팅을 최소화할 수 있다. 그 결과, 위상 멀티플렉서 각각으로 이동하는 위상들간의 스큐를 매치하기가 용이하다.

본 발명의 클럭 복구 회로의 구성요소 대부분은 100BT에 대해 평균 30Mhz인 입력 데이터 속도에서 작동한다. 그 결과 종래 회로에서보다 훨씬 낮은 전력이 소모된다. 적분 제어 필터 구조는 단순하며 저 전이 밀도 기간동안 원거리의 스테이션 클럭까지도 추적할 수 있도록 한다. 위상 보간기는 주어진 위상을 8개의 동일한 위상 단계들로 세분할 수 있게 한다. 이렇게 하면 회로의 위상 분해능(resolution)이 개선된다.

디지털 필터 구조는 단순하며(게이트가 많지 않다), 적분 제어에 비례하는감쇄량의 신속한 변화를 허용함으로써 루프 역학에 높은 융통성을 제공한다. 이렇게 함으로써, 신속한 로크를 위한 루프 이득을 최적화할 수 있고, 추적 동안 최적의 지터 제거를 위한 변경이 가능하다.

여기에서 사용된 용어와 표현들은 제한의 목적이 아니라 설명의 목적을 위한 것이며, 이러한 용어와 표현의 사용에 있어, 도시되고 설명된 특징 또는 부분에 상당하는 등가물도 포함될 수 있으며, 본 발명의 범위를 벗어나지 않는 한도내에서 여러 가지 변형이 가능하다.

본 발명은 근거리 통신망 스테이션의 입력 데이터 스트림으로부터 클럭과 직렬 데이터를 복구하는 클럭 복구 구조에 관한 것으로, 위상 보간기 (interpolator)에 의해 부가된 위상 피커(picker) 구조를 클럭 복구 구조의 일부로 사용하여 위상 분해능(resolution)을 개선한다.

Claims

근거리 통신망의 노드에 의해 채널에 제공되는 입력 데이터 스트림으로부터 클럭 신호를 상기 각 채널에 대해 복구하는 다중 채널 클럭 복구 회로에 있어서,

상기 회로는 단일 클럭 생성 모듈(CRM) 및 채널 각각에 N개의 위상 멀티플렉서를 구비하여 CRM에 의해 채널 각각에 제공된 클럭 신호의 M개의 위상들 중 하나를 선택하며,

상기 각 채널은, 클럭 복구 채널로부터의 펌프업/펌프다운 펄스 스트림에 대응하여 각 위상 멀티플렉서 출력이 선행 또는 지연되도록 위상 멀티플렉서의 코스 위상 단계들 사이에 균일한 간격으로 지연 단계들을 생성하는 위상 보간기를 포함하며,

상기 위상 보간기 및 각 채널에 대한 위상 멀티플렉서는 복수의 클럭 복구 모듈(CRM)에 의해 공유되며, 각 CRM은 상이한 데이터 속도를 갖는 것을 특징으로 하는 다중 채널 클럭 복구 회로.