CN113659986B - Adc时钟系统及分配方法、八通道数采集系统及控制方法 - Google Patents
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Abstract
本申请公开了一种ADC时钟系统及分配方法、八通道数采集系统及控制方法，涉及数据采集技术领域。分配方法包括：FPGA模块内部通过分频得到第一时钟信号；将第一时钟信号分成一对第一差分时钟信号，并将第一差分时钟信号输入到四通道ADC模块；四通道ADC模块返回第二差分时钟信号和第三差分时钟信号；将第二差分时钟信号作为数据输出时钟输入到FPGA模块，将第三差分时钟信号作为数据帧输出时钟输入到FPGA模块；FPGA模块将第三差分时钟信号转换并调相为数据帧单路时钟信号并输出；将第二差分时钟信号转换为数据单路时钟信号，并对数据单路时钟信号进行延迟和转换为数据双路时钟信号并输出。本申请能够能够对多时钟进行精准的控制，达到了精准控制的效果。
Description
技术领域
本申请涉及数据采集技术领域，特别涉及一ADC时钟系统及分配方法、八通道数采集系统及控制方法。
背景技术
随着射频传感器在工艺上的突破，毫米波雷达已经应用在不同领域，包括自动驾驶的巡航系统，路面测速及安防方面。不同于目前主流光学摄像头设备，毫米波雷达具备了高精度、抗干扰、全天候工作的特性，在自动驾驶，安防检测等领域具有更加优秀的表现。随着对毫米波雷达目标检测需求性能的提高，导致大量数据采集和处理，因此对数据传输的实时性要求严苛。
通常在数字信号处理领域，常用的核心器件主要集中于微型处理器，专用DSP和FPGA。目前一些主流的信号处理核心器件采用STM32高端单片机等微处理器，虽然此种方案功耗低，价格低廉，但是这种架构的数据采集传输方式因为单片机时钟频率较低导致速率不满足实时数据传输处理的要求，仅仅应用在低速数据采集和对实时性要求不高的场景，同时采集精度误差较大。而另一种方法则是采用DSP+FPGA架构的平台，FPGA采用并行处理，大幅度提高数据的采集传输速率，但这些平台接口单一不利于标准化，操作不易随时控制，同时基于FPGA实现网络传输较为困难，开发难度较大。针对高速电路，时钟是各个模块通信的关键，如果没有准确合理的时钟分配会导致数据采集的失败，但目前通过计数器的分频得到的时钟不准确，使得采集存在误差。
发明内容
本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种ADC时钟系统、八通道数采集系统及其控制方法、存储介质，能够对多时钟进行合理分配，达到了精准控制的效果。
第一方面，本申请提供了一种ADC时钟系统的分配方法，1.所述ADC时钟系统包括四通道ADC模块和FPGA模块，所述分配方法包括：
将所述FPGA模块的系统时钟分频得到第一时钟信号；
将所述第一时钟信号分成一对第一差分时钟信号，并将一对所述第一差分时钟信号输入到所述四通道ADC模块；
根据一对所述第一差分时钟信号，所述四通道ADC模块输出一对第二差分时钟信号、一对第三差分时钟信号以及一对原始差分时钟信号；其中，一对所述第二差分时钟信号为数据输出时钟；一对所述第三差分时钟信号为数据帧输出时钟；
将所述第二差分时钟信号输入到所述FPGA模块进行单路转换并调相处理，得到数据单路时钟信号；
将所述第三差分时钟信号输入到所述FPGA模块进行单路转换以及延迟处理，得到数据帧单路时钟信号；
将所述原始差分时钟信号输入到所述FPGA模块进行单路转换、延迟和时钟边沿转化处理，得到双边沿时钟信号；
将所述数据单路时钟信号、所述数据帧单路时钟信号、所述双边沿时钟信号作为所述ADC模块的输出时钟信号。
根据本申请第一方面实施例的ADC时钟系统的分配方法，至少具有如下有益效果：ADC采集数据对时钟要求十分严格，数据的处理是采集系统的关键，FPGA模块内部通过分频得到第一时钟信号，并将第一时钟信号分成一对第一差分时钟信号，并将第一差分时钟信号输入到四通道ADC模块，四通道ADC模块根据第一差分时钟信号并返回第二差分时钟信号和第三差分时钟信号，其中第二差分时钟信号为数据输出时钟，第三差分时钟信号为数据帧输出时钟，将两组差分时钟信号分别输入到FPGA模块指定的端口，为了对数据与数据帧之间确立相位关系，针对第三差分时钟信号，将第三差分时钟信号转换并进行调相为数据帧单路时钟信号，并将该数据帧单路时钟信号作为数据输出的最终时钟；针对第二差分时钟信号，将第二差分时钟信号转换延迟得到数据单路时钟信号因为防止信号存在延迟，如果直接采用输入的数据时钟数据单路时钟信号可能导致数据不对齐，所以有必要对该路数据进行延迟，对于原始差分时钟信号，进行转换、延迟和再转化处理得到双边沿时钟信号，用于对数据帧单路时钟信号输出和数据单路时钟信号校准，能够对多时钟进行精准的控制，达到了精准控制的效果。
根据本申请第一方面的一些实施例，所述第一时钟信号的频率为10MHz。
根据本申请第一方面的一些实施例，所述将所述第三差分时钟信号输入到所述FPGA模块进行单路转换并调相处理，得到数据帧单路时钟信号，包括：
所述FPGA模块将所述第三差分时钟信号转换为第三单路时钟信号；
将所述第三单路时钟信号调相至与所述第一时钟信号相差120°相位的数据帧单路时钟信号，并将所述数据帧单路时钟信号输出。
根据本申请第一方面的一些实施例，所述四通道ADC模块为型号AD9228四通道芯片。
第二方面，本申请还提供了一种ADC时钟系统，包括：至少一个存储器；至少一个处理器；至少一个程序；所述程序被存储在所述存储器中，所述处理器执行至少一个所述程序以实现如第一方面任一项实施例所述的ADC时钟系统的分配方法。
根据本申请第二方面实施例的ADC时钟系统，至少具有如下有益效果：ADC采集数据对时钟要求十分严格，数据的处理是采集系统的关键，FPGA模块内部通过分频得到第一时钟信号，并将第一时钟信号分成一对第一差分时钟信号，并将第一差分时钟信号输入到四通道ADC模块，四通道ADC模块根据第一差分时钟信号并返回第二差分时钟信号和第三差分时钟信号，其中第二差分时钟信号为数据输出时钟，第三差分时钟信号为数据帧输出时钟，将两组差分时钟信号分别输入到FPGA模块指定的端口，为了对数据与数据帧之间确立相位关系，针对第三差分时钟信号，将第三差分时钟信号转换并进行调相为数据帧单路时钟信号，并将该数据帧单路时钟信号作为数据输出的最终时钟；针对第二差分时钟信号，将第二差分时钟信号转换延迟得到数据单路时钟信号因为防止信号存在延迟，如果直接采用输入的数据时钟数据单路时钟信号可能导致数据不对齐，所以有必要对该路数据进行延迟，对于原始差分时钟信号，进行转换、延迟和再转化处理得到双边沿时钟信号，用于对数据帧单路时钟信号输出和数据单路时钟信号校准，双边沿时钟信号与数据帧单路时钟信号的相位基本同步，数据帧单路时钟信号的上升沿与双边沿时钟信号的最高位对齐，能够对多时钟进行精准的控制，达到了精准控制的效果。
第三方面，本申请还提供了一种八通道数采集系统的控制方法，在预设的上位机上通过SPI接口发送命令配置参数至预设的ZYNQ采集板；其中，所述上位机与所述ZYNQ采集板通过SPI接口电连接；
处理模块对所述命令配置参数进行解析并发送至状态机；其中，所述处理模块、状态机均为所述ZYNQ采集板的部件之一；所述处理模块与所述状态机电连接；
所述状态机控制两个预设的ADC时钟系统和预设的采集模块进行数据采集，并将数据存储到预设的存储模块；其中，所述ADC时钟系统、采集模块、存储模块均为所述ZYNQ采集板的部件之一；所述状态机分别与所述ADC时钟系统、所述采集模块电连接；
将所述存储模块内的数据通过预设的网口输出至所述上位机。
根据本申请第三方面实施例的八通道数采集系统的控制方法，至少具有如下有益效果：上位机通过SPI接口发送命令配置参数至ZYNQ采集板上，并由处理器对命令配置参数进行解析并发送至状态机以控制两个ADC时钟系统和采集模块进行数据采集，并将采集到的数据存储到存储模块，并将存储模块内的数据通过网口发出，通过两个ADC时钟系统对多时钟进行精准的控制，精准控制采样的数据传输，大大提高了采集数据的传输速度。
根据本申请第三方面的一些实施例，所述命令配置参数包括需要采集的数据帧数和每帧数据需要所述ADC时钟系统采集的点数。
根据本申请第三方面的一些实施例，所述处理模块和所述状态机通过双口BRAM进行数据通信。
第四方面，本申请还提供了一种八通道数采集系统，包括：至少一个存储器；至少一个处理器；至少一个程序；所述程序被存储在所述存储器中，所述处理器执行至少一个所述程序以实现如第三方面任一项所述的八通道数采集系统的控制方法。
根据本申请第四方面实施例的八通道数采集系统，至少具有如下有益效果：上位机通过SPI接口发送命令配置参数至ZYNQ采集板的PL端口上，并由处理器对命令配置参数进行解析并发送至状态机以控制两个ADC时钟系统和采集模块进行数据采集，并将采集到的数据存储到存储模块，PS端将存储模块内的数据通过网口发出，通过两个ADC时钟系统对多时钟进行精准的控制，精准控制采样的数据传输，大大提高了采集数据的传输速度。
第五方面，本申请还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如第一方面任一项实施例所述的ADC时钟系统的分配方法或如第三方面任一项实施例所述的八通道数采集系统的控制方法。
本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请的附加方面和优点结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本申请一些实施例提供的ADC时钟系统的分配方法的流程图；
图2是本申请另一实施例提供的ADC时钟系统的分配方法的流程图；
图3是本申请一些实施例提供的ADC时钟系统的分配方法的时钟控制示意图；
图4是本申请一些实施例提供的数据流与时钟相位关系的示意图；
图5是本申请一些实施例提供的八通道数采集系统的控制方法的流程图。
具体实施方式
下面详细描述本申请的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
在本申请的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本申请的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本申请中的具体含义。
参照图1，图1是本申请一些实施例提供的ADC时钟系统的分配方法的流程图，第一方面，本申请提供了一种ADC时钟系统的分配方法，其中，ADC时钟系统包括四通道ADC模块和FPGA模块，其中，该分配方法包括但不仅限于步骤S110至步骤S160：
步骤S110：将FPGA模块的系统时钟分频得到第一时钟信号；
步骤S120：将第一时钟信号分成一对第一差分时钟信号，并将一对第一差分时钟信号输入到四通道ADC模块；
步骤S130：根据一对第一差分时钟信号，四通道ADC模块输出一对第二差分时钟信号、一对第三差分时钟信号以及一对原始差分时钟信号；其中，一对第二差分时钟信号为数据输出时钟；一对第三差分时钟信号为数据帧输出时钟；
步骤S140：将第二差分时钟信号输入到FPGA模块进行单路转换并调相处理，得到数据单路时钟信号；
步骤S150：将第三差分时钟信号输入到FPGA模块进行单路转换以及延迟处理，得到数据帧单路时钟信号；
步骤S160：将原始差分时钟信号输入到FPGA模块进行单路转换、延迟和时钟边沿转化处理，得到双边沿时钟信号；
步骤S170：将数据单路时钟信号、数据帧单路时钟信号、双边沿时钟信号作为ADC模块的输出时钟信号。
ADC采集数据对时钟要求十分严格，数据的处理是采集系统的关键，FPGA模块内部通过分频得到第一时钟信号，并将第一时钟信号分成一对第一差分时钟信号，并将第一差分时钟信号输入到四通道ADC模块，四通道ADC模块根据第一差分时钟信号并返回第二差分时钟信号和第三差分时钟信号，其中第二差分时钟信号为数据输出时钟，第三差分时钟信号为数据帧输出时钟，将两组差分时钟信号分别输入到FPGA模块指定的端口，为了对数据与数据帧之间确立相位关系，针对第三差分时钟信号，将第三差分时钟信号转换并进行调相为数据帧单路时钟信号，并将该数据帧单路时钟信号作为数据输出的最终时钟；针对第二差分时钟信号，将第二差分时钟信号转换延迟得到数据单路时钟信号因为防止信号存在延迟，如果直接采用输入的数据时钟数据单路时钟信号可能导致数据不对齐，所以有必要对该路数据进行延迟，对于原始差分时钟信号，进行转换、延迟和再转化处理得到双边沿时钟信号，用于对数据帧单路时钟信号输出和数据单路时钟信号校准，能够对多时钟进行精准的控制，达到了精准控制的效果。
可以理解的是，第一时钟信号的频率为10MHz，该第一时钟信号通过外部输入的40MHz时钟经过DCM时钟管理模块进行分频得到。
参照图2，图2是本申请另一实施例提供的ADC时钟系统的分配方法的流程图，可以理解的是，步骤S150包括但不限以下步骤：
步骤S151：FPGA模块将第三差分时钟信号转换为第三单路时钟信号。
步骤S152：将第三单路时钟信号调相至与第一时钟信号相差120°相位的数据帧单路时钟信号，并将数据帧单路时钟信号输出。
可以理解的是，针对第三差分时钟信号，将第三差分时钟信号转换成第三单路时钟信号，并进行调相为数据帧单路时钟信号，其调节的相位为与第一时钟信号即初始时钟信号相差120°的据帧单路时钟信号，并将该数据帧单路时钟信号作为数据输出的最终时钟。
参照图3，下面以一个具体的实施例对第一方面的ADC时钟系统的分配方法作详细的赘述。
本申请提供了一种ADC时钟系统的分配方法，其中，四通道ADC模块所采用的AD9228芯片，其支持10M-40MHz采样频率，所以，首先通过FPGA模块内部资源将时钟分频得到第一时钟信号10Mhz，因为，AD9228芯片需要差分时钟输入，所以将10Mhz时钟通过OBUFG分为AdcCl kI n+和AdcCl kI n-一对差分时钟，即分为一对第一差分时钟信号，作为AD9228的输入时钟，与此同时AD9228芯片会返回两对差分时钟，分别为第二时钟信号——数据输出时钟对(DCO+)和(DCO-)以及第三时钟信号——数据帧输出时钟对(FCO+)和(FCO-)。FPGA模块在接收输出的差分串行信号时，需要考虑DCO边沿与数据边沿所存在的相位差，只有设置合理的时序约束，以满足建立时间和保持时间，消除亚稳态。同时需要与数据确定相位关系，DCO也要和FCO确定相位关系，因为仅靠DCO采集到的数据虽然是正确的，但只是一串比特流，而不能确定数据的最高位或者最低位，最后通过FCO进行比特序列调整才可以恢复数据。因此，对AD9228的这两对差分时钟处理是准确获取ADC转换数据的关键，针对FCO时钟线，我们首先利用FPGA模块内部可编程IO资源将(FCO+)和(FCO-)时钟转换为单路时钟FCO，即上述的第三单路时钟信号，但是此时的FCO相位不能确定，所以需要准确获得此时的FCO的相位，所以通过FPGA模块内部的DCM资源将FCO的相位转换为初始适中的120度作为数据输出的最终时钟，即上述的数据帧单路时钟信号输出；对于DCO路的时钟处理也同样重要，首先采用I BUFG将(DCO+)和(DCO-)数据时钟转换为单路DCO，即上述的数据单路时钟信号，因为防止信号存在延迟，如果直接采用输入的数据时钟DCO可能导致数据不对齐，所以有必要对该路数据进行延迟，而FPGA模块正好提供了丰富的可编程资源IDELAY2,利用该模块将原始DCO时钟进行特定的延迟，在经过一个BUFG模块增加时钟驱动得到最终的数据时钟dck_id ly。对于AD9228输出的原始数据CHx_p和CHx_n也是需要经过特定的处理。关键的地方在于将原始差分信号转化为单路信号，然后经过延迟单元IDELAY2,为了增加数据的读取速度，此时可以加上IDDR模块，此模块的功能就是将单时钟边沿改为双边沿输出，即上述的数据双路时钟信号，此时一个时钟周期内将输出两位数据。数据与FCO的相位基本同步，FCO的上升沿与数据的最高位对齐，其比特序列调整的原理如图4所示。能够对多时钟进行精准的控制，达到了精准控制的效果。
第二方面，本申请还提供了一种ADC时钟系统，该ADC时钟系统包括：一个或多个存储器；一个或多个处理器；一个或多个程序，程序被存储在存储器中，处理器执行一个或多个程序以实现上述ADC时钟系统的分配方法。处理器和存储器可以通过总线或其他方式连接。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态性计算机可执行程序以及信号，如本申请实施例中的ADC时钟系统的控制装置对应的程序指令/信号。处理器通过运行存储在存储器中的非暂态软件程序、指令以及信号，从而执行各种功能应用以及数据处理，即实现上述方法实施例的ADC时钟系统的分配方法。通过该ADC时钟系统系统，FPGA模块内部通过分频得到第一时钟信号，并将第一时钟信号分成一对第一差分时钟信号，并将第一差分时钟信号输入到四通道ADC模块，四通道ADC模块根据第一差分时钟信号并返回第二差分时钟信号和第三差分时钟信号，其中第二差分时钟信号为数据输出时钟，第三差分时钟信号为数据帧输出时钟，将两组差分时钟信号分别输入到FPGA模块指定的端口，为了对数据与数据帧之间确立相位关系，针对第三差分时钟信号，将第三差分时钟信号转换并进行调相为数据帧单路时钟信号，并将该数据帧单路时钟信号作为数据输出的最终时钟；针对第二差分时钟信号，将第二差分时钟信号转换延迟得到数据单路时钟信号因为防止信号存在延迟，如果直接采用输入的数据时钟数据单路时钟信号可能导致数据不对齐，所以有必要对该路数据进行延迟，对于原始差分时钟信号，进行转换、延迟和再转化处理得到双边沿时钟信号，用于对数据帧单路时钟信号输出和数据单路时钟信号校准，能够对多时钟进行精准的控制，达到了精准控制的效果。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储上述ADC时钟系统的分配方法的相关数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该ADC时钟系统的控制装置。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
一个或者多个信号存储在存储器中，当被一个或者多个处理器执行时，执行上述任意方法实施例中的ADC时钟系统的分配方法。例如，执行以上描述的图1中的方法步骤S110至S160、图2中的方法步骤S151至S152。
第三方面，参照图4，图4是本申请一些实施例提供的八通道数采集系统的控制方法的流程图，该八通道数采集系统的控制方法包括但不仅限于步骤S210至步骤S240：
步骤S210：在预设的上位机上通过SPI接口发送命令配置参数至预设的ZYNQ采集板；其中，上位机与ZYNQ采集板通过SPI接口电连接；
步骤S220：处理模块对命令配置参数进行解析并发送至状态机；其中，处理模块、状态机均为ZYNQ采集板的部件之一；处理模块与状态机电连接；
步骤S230：状态机控制两个预设的ADC时钟系统和预设的采集模块进行数据采集，并将数据存储到预设的存储模块；其中，ADC时钟系统、采集模块、存储模块均为ZYNQ采集板的部件之一；状态机分别与ADC时钟系统、采集模块电连接；
步骤S240：将存储模块内的数据通过预设的网口输出至上位机。
上位机通过SPI接口发送命令配置参数至ZYNQ采集板上，并由处理器对命令配置参数进行解析并发送至状态机以控制两个ADC时钟系统和采集模块进行数据采集，并将采集到的数据存储到存储模块，并将存储模块内的数据通过网口发出，通过两个ADC时钟系统对多时钟进行精准的控制，精准控制采样的数据传输，大大提高了采集数据的传输速度。
可以理解的是，命令配置参数包括需要采集的数据帧数和每帧数据需要ADC时钟系统采集的点数。
可以理解的是，ZYNQ采集板内部通过双口BRAM进行数据通信。
下面以一个具体的实施例对第一方面的八通道数采集系统的控制方法作详细的赘述。
该八通道数采集系统可通过上位机的灵活操作，配置各种工作模式，通过SPI对ZYNQ采集板的采集要求的配置则包括：本次采集需要采集多少帧数据，一帧数据需要ADC采样多少个点，FPGA方面则是ADC控制模块及数据上传等状态启动与结束。上位机通过串口通信来控制整个系统，首先上位机的命令配置参数通过串口传送到ZYNQ的采集板上。然后串口控制器触发采集板的中断系统，处理模块CPU将对这些指令进行解析，然后将这些指令通过不同的通信方式发送到目的地址。针对射频端的参数配置是通过ZYNQ的SPI控制器发送。而针对数据工作模式以及PL端状态机是通过PS的PL之间的AXI总线通信，而基于AXI总线接口的特性，本发明则是仔ZYNQ内部的通信方式均采用双口BRAM，该IP核可以帮助将两个不同时钟域的数据进行调制，同时保证数据的完整性。当数据采集的相关参数配置到状态机之后，状态机将依照规定的方式在短时间内完成对ADC数据的采集和数据的写入。另一方面，PS端等待PL传输过来的数据，立即通过对BRAM数据的读出，调入内存，触发网口进行发送。上位机的处理软件是基于python编写，其拥有众多优秀的函数库，可以很方便得将网口上传得数据进行接收完毕保存为本地文件，后期可以用各种算法对数据进行处理。
需要说明的是，ZYNQ采集板其内部可分为逻辑处理(Processing Logic，PL)与处理系统(Processing System，PS)部分，其中PL端采用Xilinx 7系列的现场编程阵列，PS端则是一块双核ARM Cortex-A9处理器。
第四方面，本申请还提供了一种八通道数采集系统，该八通道数采集系统包括：一个或多个存储器；一个或多个处理器；一个或多个程序，程序被存储在存储器中，处理器执行一个或多个程序以实现上述八通道数采集系统的控制方法。处理器和存储器可以通过总线或其他方式连接。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序、非暂态性计算机可执行程序以及信号，如本申请实施例中的八通道数采集系统的控制装置对应的程序指令/信号。处理器通过运行存储在存储器中的非暂态软件程序、指令以及信号，从而执行各种功能应用以及数据处理，即实现上述方法实施例的八通道数采集系统的控制方法。上位机通过SPI接口发送命令配置参数至ZYNQ采集板上，并由处理器对命令配置参数进行解析并发送至状态机以控制两个ADC时钟系统和采集模块进行数据采集，并将采集到的数据存储到存储模块，并将存储模块内的数据通过网口发出，通过两个ADC时钟系统对多时钟进行精准的控制，精准控制采样的数据传输，大大提高了采集数据的传输速度。
存储器可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储上述八通道数采集系统的控制方法的相关数据等。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施例中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该八通道数采集系统的控制装置。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
一个或者多个信号存储在存储器中，当被一个或者多个处理器执行时，执行上述任意方法实施例中的ADC时钟系统的分配方法。例如，执行以上描述的图4中的方法步骤S210至步骤S240。
第五方面，本申请实施例提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令被一个或多个处理器执行，可使得上述一个或多个处理器执行上述方法实施例中的ADC时钟系统的分配方法或八通道数采集系统的控制方法。例如，执行以上描述的图1中的方法步骤S110至S160、图2中的方法步骤S151至S152、图4中的方法步骤S210至S240。
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
通过以上的实施方式的描述，本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统可以被实施为软件、固件、硬件及其适当的组合。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读信号、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读信号、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体地”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
上面结合附图对本申请实施例作了详细说明，但是本申请不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本申请宗旨的前提下，作出各种变化。
Claims (10)
1.一种ADC时钟系统的分配方法，其特征在于，所述ADC时钟系统包括四通道ADC模块和FPGA模块，所述分配方法包括：
将所述FPGA模块的系统时钟分频得到第一时钟信号；
将所述第一时钟信号分成一对第一差分时钟信号，并将一对所述第一差分时钟信号输入到所述四通道ADC模块；
根据一对所述第一差分时钟信号，所述四通道ADC模块输出一对第二差分时钟信号、一对第三差分时钟信号以及一对原始差分时钟信号；其中，一对所述第二差分时钟信号为数据输出时钟；一对所述第三差分时钟信号为数据帧输出时钟；
将所述第二差分时钟信号输入到所述FPGA模块进行单路转换以及延迟处理，得到数据单路时钟信号；
将所述第三差分时钟信号输入到所述FPGA模块进行单路转换并调相处理，得到数据帧单路时钟信号；
将所述原始差分时钟信号输入到所述FPGA模块进行单路转换、延迟和时钟边沿转化处理，得到双边沿时钟信号；
将所述数据单路时钟信号、所述数据帧单路时钟信号、所述双边沿时钟信号作为所述ADC模块的输出时钟信号。
2.根据权利要求1所述的ADC时钟系统的分配方法，其特征在于，所述第一时钟信号的频率为10MHz。
3.根据权利要求1所述的ADC时钟系统的分配方法，其特征在于，所述将所述第三差分时钟信号输入到所述FPGA模块进行单路转换并调相处理，得到数据帧单路时钟信号，包括：
所述FPGA模块将所述第三差分时钟信号转换为第三单路时钟信号；
将所述第三单路时钟信号调相至与所述第一时钟信号相差120°相位的数据帧单路时钟信号，并将所述数据帧单路时钟信号输出。
4.根据权利要求1所述的ADC时钟系统的分配方法，其特征在于，所述四通道ADC模块为型号AD9228四通道芯片。
5.一种ADC时钟系统，其特征在于，包括：
至少一个存储器；
至少一个处理器；
至少一个程序；
所述程序被存储在所述存储器中，所述处理器执行至少一个所述程序以实现如权利要求1至4任一项所述的ADC时钟系统的分配方法。
6.一种八通道数采集系统的控制方法，其特征在于，所述控制方法包括：
在预设的上位机上通过SPI接口发送命令配置参数至预设的ZYNQ采集板；其中，所述上位机与所述ZYNQ采集板通过SPI接口电连接；
处理模块对所述命令配置参数进行解析并发送至状态机；其中，所述处理模块、状态机均为所述ZYNQ采集板的部件之一；所述处理模块与所述状态机电连接；
所述状态机控制两个预设的ADC时钟系统和预设的采集模块进行数据采集，并将数据存储到预设的存储模块；其中，所述ADC时钟系统、采集模块、存储模块均为所述ZYNQ采集板的部件之一；所述状态机分别与所述ADC时钟系统、所述采集模块电连接；
将所述存储模块内的数据通过预设的网口输出至所述上位机。
7.根据权利要求6所述的八通道数采集系统的控制方法，其特征在于，所述命令配置参数包括需要采集的数据帧数和每帧数据需要所述ADC时钟系统采集的点数。
8.根据权利要求6所述的八通道数采集系统的控制方法，其特征在于，所述处理模块和所述状态机通过双口BRAM进行数据通信。
9.一种八通道数采集系统，其特征在于，包括：
至少一个存储器；
至少一个处理器；
至少一个程序；
所述程序被存储在所述存储器中，所述处理器执行至少一个所述程序以实现如权利要求6至8任一项所述的八通道数采集系统的控制方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机可执行指令，所述计算机可执行指令用于使计算机执行如权利要求1至4任一项所述的ADC时钟系统的分配方法或如权利要求6至8任一项所述的八通道数采集系统的控制方法。
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