JP4196657B2 - データ再生方法およびデジタル制御型クロックデータリカバリ回路 - Google Patents
データ再生方法およびデジタル制御型クロックデータリカバリ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ジッタ／ワンダ耐性に優れ、小型化および低電力化に好適なクロック再生回路に関する。
【０００２】
【従来の技術】
【非特許文献１】
2000 IEEE International Solid-State Circuits Conference TP 15.7 ”A 20 Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display”
近年、インターネットの普及などによるデータ通信サービスの著しい増加に伴い、基幹ネットワークを始めとして、メトロネットワークに至るまで光ファイバーによる光伝送システムが適用されている。現在、基幹ネットワークでは、１０Gｂｐｓ光伝送システムの本格的な製品化時期を迎え、さらに、次世代４０Gbps光伝送システム向け通信LSIの開発が始まっている。これまで、光伝送モジュールでは、Framer ICとのインタフェースに、データとクロックを並送する伝送方式が採用されてきた。
【０００３】
【発明が解決しようとする課題】
非特許文献１はかかる伝送方式の一例を示す従来技術である。以下、図面により、発明者らが非特許文献１などの従来技術を検討した結果抽出された技術的課題を順次説明する。
【０００４】
図１６は発明者が作成した、本発明の前提となる光伝送モジュールを示すブロック図である。
図１７は、図１６に示すSFI-5 Rx LSIを示すブロック図である。
図１６、図１７に示すような次世代４０Gbps光伝送モジュールでは、このインターフェース部の多ビット、かつ高周波数化のために、データからクロックを抽出する伝送方式(CDR:Clock and Data Recovery)を前提としたインターフェース仕様SFI-5が提案されている。図１７でCDRはDATAからクロックを抽出してDATAを受け取る。FIFOはチャンネル間に発生するクロックスキューを吸収するものである。これは、高速I/F LSIでは必須の機能である。
図１８に一般に知られているVCO発振器を用いたクロックデータリカバリ回路（CDR）のブロック構成例の図であって発明者が作成したものを示す。位相比較結果からUPとDOWN信号の差分の電荷をチャージポンプ１８０１に蓄積し、そのキャパシタ電圧がループフィルタ１８０２により高周波成分を除去され発振器１８０３に供給される。本構成ではこのループフィルタの容量を100ｐF程度と大きくする必要があり回路面積も500um□程度と大きくなる欠点がある。そのため、光伝送システム向けの多ビット化対応には向いていない。
【０００５】
図１９は本発明の課題を示すために、発明者が想定した比較例であるCDRにおける可変遅延タイプ位相生成方式のブロック構成を示す。入力データ１９０１と内部生成したデータ取込みクロック１９０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１９０３とUP／DOWN信号１９０４をクロック位相出力にフィードバックする頻度を制御するカウンタ１９０５とカウンタ１９０５の出力信号からクロックの出力位相を生成するクロック位相生成部１９０６から構成される。さらにクロック位相生成部１９０６は位相補間制御部１９０７と2つの位相補間回路１９０８から構成されている。
位相補間回路１９０８は左右2つの差動対が共通の負荷抵抗に接続され、左右の2つの差動対に90°位相の異なるクロック信号を入力するとそれらの位相の中間位相を持った信号を出力する。また、この中間位相は差動対の電流源を制御することで段階的な位相を構成できる。例えば、θとφの組合せ0°と90°、90°と180°、180°と270°、270°と0°の中間位相を電流制御することで出力位相を16段階x4（θとφの組合せ）=64段階に可変できる。差動対に流す電流はI0からI16までの16分割となりこのI0〜I16の組合わせで上記16段階に制御している。
図２０に図１９のCDRの動作フローを示す。まず、位相比較器で、データ２００１と内部生成クロックのエッジ２００２を比較し、データに対してクロックの位相が遅れている場合にUP信号２００３を進んでいる場合にDOWN信号２００４を出力する。次に、カウンタでそれぞれUP／DOWN信号をカウントしN回に達したらカウンタの出力信号をそれぞれ出力する。そして、カウンタの出力信号を受けたクロック生成部２００５ではUP／DOWN信号に基づき再生クロック２００２を出力する。
図２１に図１９のCDRの動作概要を示す。従来、位相比較結果を再生クロックに反映させる処理方式に随時処理方式を採用している。位相検出から再生クロックに反映するまでのサイクルは、位相比較からカウンタ出力までの位相検出期間、クロック位相選択処理と再生クロックのディレイとしてのクロックディレイに分けられる。随時処理方式では再生クロックに反映されるまでのサイクルが終了する前に次のサイクルを始めることでクロック制御間隔を短くしている。これは、位相検出及びフィードバックの精度を上げるためである。
図２２に図１９の例の動作タイミングチャートを示す。前記クロック制御間隔をさらに短くする方法として、カウンタを2面所有し、処理Aと処理Bで並列処理する方法がある。もちろん、1面のカウンタによる処理Aのみの場合も考えられる。初期の再生クロックにクロック3が選択されているところから説明する。データの立上りエッジに対して再生クロックの立上りエッジが進んでいる状態から処理Aの位相検出▲１▼でDOWN_AがN回カウントされ位相選択・クロック出力工程を経てクロックがフィードバックされクロック２に切替る。また、処理Aと並行して処理Bが流れており前記同様の処理からクロック2が選択される。処理Aの続きでは、ワンダによりデータエッジが変動し再生クロックの立上りエッジが遅れている。この状態に対して位相検出▲１▼の結果が反映される前に位相検出▲３▼でUP_AがN回カウントされ位相選択・クロック出力工程を経てクロック3に切替る。
図２３に図１９のCDRの基本動作を示す。再生クロック２の立上りエッジ２と再生クロック３の立上りエッジ３で構成される位相比較ウィンドウAにデータの立上りエッジが存在すればクロックをプラス方向にT／Nの位相差分移動する。再生クロック２の立上りエッジ２と再生クロック１の立上りエッジ１で構成される位相比較ウィンドウBにデータの立上りエッジが存在すればクロックをマイナス方向にT／Nの位相差分移動する。また、データはクロックの立ち下がりエッジで取込んで出力される。
図２４に図１９の位相比較方式（エッジ合込み方式）を示す。ジッタを持ったデータを対象とした場合の位相比較におけるデータ取込みについて説明する。ジッタはSFI-5（Serdes Framer Interface Level ５）の規格値0.675UIにI/Oによるジッタ増分0.025UIを加えた0.7UIで考えることとする。まず、データ開口部から遠いサイドのデータエッジと位相比較するクロックの場合（クロックタイミング１）、クロックの立ち下がりエッジがデータ取込みウィンドウから外れ、ジッタ0.7UIの範囲内に存在するためD0からDnまでデータエッジが変動することを考慮すると例えばDnでは1サイクル前のデータを出力する可能性がある。次に、データ開口部に近いサイドのデータエッジと位相比較するクロックの場合（クロックタイミング２）、クロックの立ち下がりエッジがデータ取込みウィンドウから外れ、ジッタ0.7UIの範囲内に存在するため例えばD0では1サイクル後ろのデータを出力する可能性がある。
図２５にワンダの定義を示す。SFI-5で規定されているワンダ量はP-Pで10.65UI、周期Twが5.3〜6.7usecで定義されている。また、図２６にワンダ量の位相検出期間依存性を示す。位相検出期間Taにおけるワンダ量Tbは、例えば、従来CDRのカウント数8回からTa=8UIでTb=5.2psとなる。また、カウンタに入力する信号が分周されていればさらにワンダ量が大きくなりTa=16UIでTb=10.4psとなる。
図２７に図１９のCDRのワンダ発生時のクロックエッジとデータ開口部との関係について示す。ワンダ変化前における、クロックの立ち下がりエッジがデータ開口部内のジッタ範囲まで数psの位置にクロック立ち下がりエッジが存在可能でD0からDnまでのデータを正しく出力可能である。一方、従来の位相検出期間の間に変化するワンダでは例えば上記のようにデータエッジがTb=〜10ps変動するため、クロックの立ち下がりエッジがデータ開口部から外れジッタ0.7UIの範囲内に存在し、例えばDnでは1サイクル前のデータを出力する可能性がある。
【０００６】
以上のようにこの比較例では、ワンダにより位相比較フィードバック直前のクロックで取込むデータは1サイクル後ろのデータとなる可能性がある。また、
ワンダによりデータ取込みウィンドウ幅が狭くなるためTb（ワンダ量／位相検出期間）を小さくする必要がある。
図２８に図１９のCDRのワンダ発生時の位相比較ウィンドウとデータエッジの関係を示す。従来CDRは位相比較結果をN回カウントした後、再生クロックを生成する。位相比較1回目のデータエッジが位相比較ウィンドウ内に存在するのに対し、図示する位相比較N回目ではワンダTbによりデータエッジが位相比較ウィンドウから外れ、位相比較結果を出力できないためN回をカウントできず再生クロックを生成せず位相が変化しない。
以上のように、この比較例では、位相比較ウィンドウA内にあるべきデータエッジが位相検出期間の中でワンダによりデータ位相がTb変動し、位相比較ウィンドウから外れ、カウントNできず位相が変化しない。従って、クロックエッジがデータエッジに追従しなくなる虞がある。また、ワンダTbの大きさにより出力データも正しく取れず、1サイクル後ろのデータを出力する可能性がある。
以上詳細に説明したように、上記従来のクロックデータリカバリ回路には、以下の問題があった。
（１）ジッタの幅が0.5UIを超えるようなデータに対しての位相比較方式について配慮が足りなかった。つまり、ジッタ幅が0.5UIを超えるようなデータを合せ込み方式による位相比較方式で対応すると、データ開口部サイドのデータエッジとクロック立上りエッジの位相を比較した場合、クロック立ち下がりエッジでデータを取り込むためそのエッジがデータ取込みウィンドウから外れ、その結果、正しくデータを取り込めない。言い換えれば、合せ込み方式ではジッタの幅が0.5UI以下程度のデータでないと正しく取り込めない。
以上から、上記クロックデータリカバリ回路は、ジッタトレランスが狭い問題があった。
（２）ワンダが発生してもデータを正しく取り込むための位相比較方式について配慮が足りなかった。つまり、ワンダ発生前にデータ開口部のジッタ範囲まで数psの位置にクロック立ち下がりエッジが存在可能のため、ワンダがジッタ方向に発生した場合、クロック立ち下がりエッジがジッタ範囲内に存在することになり正しくデータを取り込めない。
以上から、上記クロックデータリカバリ回路は、ワンダを考慮するとデータ取込み可能範囲が狭い問題があった。
（３）ワンダが発生してもデータエッジが位相比較ウィンドウ内に配置するための位相検出方式について配慮が足りなかった。つまり、位相検出期間の位相比較1回目でデータエッジが位相比較ウィンドウ端数psの位置に存在可能であり、位相比較N回目ではワンダTbにより位相が変動するため位相比較ウィンドウから外れる可能性が高い。すなわち、位相比較結果を出力できないためN回をカウントできず再生クロックを生成せず位相が変化しない。
以上から、上記クロックデータリカバリ回路は、ワンダに対して再生クロックの追従性が悪い問題があった。
（４）位相補間回路の低消費電力化について配慮が足りなかった。つまり、位相補間回路の電流は、I0=0mA、I1=回路動作限界電流mA、そしてI16=I1x16mAとI0からI16までI1mAピッチの電流刻みで制御している。すなわち、位相選択によっては常に動作限界電流の16倍の電流を流すことになる。
以上から、上記クロックデータリカバリ回路は、消費電力が大きい問題があった。
本発明の第１の目的は、上記問題（１）を解決するために、クロックデータリカバリ回路のジッタトレランスを拡張可能とするクロックデータリカバリ回路を提供することにある。
本発明の第２の目的は、上記問題（２）を解決するために、クロックデータリカバリ回路のワンダ発生におけるデータ取込み可能範囲を拡張可能とするクロックデータリカバリ回路を提供することにある。
本発明の第３の目的は、上記問題（３）を解決するために、クロックデータリカバリ回路のワンダに対する再生クロックの追従性の向上を可能とするクロックデータリカバリ回路を提供することにある。
本発明の第４の目的は、上記問題（４）を解決するために、クロックデータリカバリ回路の消費電力の低減を可能とするクロックデータリカバリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記第１の目的を達成するため、本発明は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。
また、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御し、その比較対象クロックエッジのタイミングでデータを取込む機能を有することから成るものである。
さらに、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、
位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、入力データからクロックを再生し、その再生クロックのタイミングで入力データを取込むことから成るものである。
そして、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、レファレンスクロックから1サイクルをN分割したN位相のクロックを位相可変遅延回路により生成し、クロック選択回路が指定する位相のデータ取込みクロックを選択することから成るものである。
つづいて、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する機能を有することから成るものである。
本発明は、上記第２、第３の目的を達成するため、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。 また、本発明の別の観点は、入力データの長周期的位相変動（ワンダ）に対して、データとクロックのエッジ位置を比較し追従する機能を有するクロックデータリカバリ回路である。
【０００８】
入力データの長周期的位相変動に対しても、データとクロックのエッジ位置を比較し追従する機能は、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、カウンタの出力から位相比較1回目までの時間（ループディレイ：位相比較器の出力が位相比較器の入力クロックに反映されるまでの時間）Ta、入力データが長周期的に位相変動する最大変化量B、位相変動する周期Twが、
B x sin(2πxTa/Tw) < T/N
の関係を満足するように制御することにより達成できる。
そして、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する機能を有することから成るものである。
本発明は、上記第４の目的を達成するため、前記位相可変遅延回路はバッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、前記バッファ、合成回路、N:1セレクタは低振幅差動回路で構成していることから成るものである。
また、前記N:1セレクタにおいて、N本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、第一の位相と第二の位相の中間の位相を生成し、N相のクロックからNx２相の出力が得られることから成るものである。
【０００９】
また、本発明のデータ再生方法においては、入力データを用いて再生クロックを形成し、その再生クロックのタイミングに基づいて入力データを取込むデータ再生方法であって、入力データと再生クロックのエッジ位置を比較し、その間隔が基準値を下回ったら、再生クロックのエッジを入力データのエッジから遠避けるように制御することを特徴とする。再生クロックの作成は、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中から選択することによって行うことができる。
【００１０】
また、本発明のクロックデータリカバリ回路は、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するための移相制御信号を形成するクロック相選択回路と、位相制御信号に応じたクロックを出力してデータ取り込みクロックとする位相可変遅延回路を備え、データ取り込みクロックのタイミングで上記入力データを取込むことを特徴とする。
【００１１】
位相可変遅延回路は、データ取り込みクロックのエッジが入力データのエッジから所定間隔以上を離れるように、データ取り込みクロックの位相を変化させて出力するようにするとよい。
また、位相可変遅延回路は、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、上記位相制御信号に応じた位相のデータ取込みクロックを選択して出力ようにしてもよい。
また、位相可変遅延回路は、クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに可変遅延回路の出力位相を選択するようにしてもよい。
【００１２】
また、位相可変遅延回路は、バッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、バッファ、合成回路、N:1セレクタは低振幅差動回路で構成してもよい。
【００１３】
本発明の他の観点は、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御する制御回路を有し、データ取り込みエッジのタイミングでデータを取り込むことを特徴とする。
このため制御回路は、データとデータ取込みクロックのエッジ位置が、所定間隔以上近づかないように制御して、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御することができる。
また、記制御回路は、データとデータ取込みクロックのエッジ位置を第１の所定頻度で比較し、該比較結果に基づいて、第１の所定頻度以下の第２の頻度で上記データ取込みクロック位相を変化させることができる。例えば高頻度でサンプルした複数のエッジ間隔の値を反映して、それより低い頻度でクロックの位相を変化させることにより、データとクロックのエッジの間隔を制御する。これにより、高精度のエッジ位置制御を簡便な回路で実現できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面により説明する。
図１は本発明による第１実施の形態のデジタル制御型クロックデータリカバリ回路構成である。図１において、デジタル型クロックデータリカバリ回路は、入力データ１０１と内部生成したデータ取込みクロック１０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１０３と、UP／DOWN信号１０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１０５と、カウンタ１０５の出力信号からクロックの出力位相を生成するクロック位相生成部１０６から構成されている。さらに、クロック位相生成部１０６はクロック相選択回路１０７とデジタル制御型位相可変遅延回路１０８から構成されている。
位相可変遅延回路１０８はレファレンスクロック１０９から1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択し出力する。ここでは、位相可変遅延回路１０８はデジタル制御であり、１６相のクロックからセレクタで選ぶこととした。位相比較器１０３はそのクロックを受けてデータとの位相を比較し、その結果をUP/DOWN信号として出力する。その時の信号はデータのエッジからクロックのエッジを遠避けるように制御・出力する。カウンタ１０５は複数サイクルに渡り検出するUP/DOWN信号をOR論理処理し検出精度を上げつつ16サイクルに1回の割合で出力する。これは、従来UP／DOWN信号をカウントしていたのに対しクロックを16回カウントしてUP/DOWNを出力していることと同等である。
図２は本発明による位相反映処理方式（逐次処理方式）の第１の実施の形態の動作概要を示す図である。
一動作例では、位相検出期間において数サイクルに渡って検出したUP/DOWN信号をOR論理処理し、その処理結果を反映したUP/DOWN信号を出力し、クロック位相を制御する。
本実施例の形態では位相比較結果を再生クロックに反映させる処理方法に逐次処理方式を採用している。位相検出から再生クロックに反映するまでのサイクルは、位相比較からカウンタ出力までの位相検出期間、クロック位相選択処理と再生クロックのディレイとしてのクロックディレイに分けられる。逐次処理方式では再生クロックに反映されるまでのサイクルが終了後、次のサイクルの工程を開始する。これは、位相検出１回当たり1回の反映に抑えているためで、クロック位相分割数を従来より小さくし位相切替わり変化量を大きく設定しているためである。これは、ワンダ・ジッタ耐性を上げるために行っている。
図３に本発明による第１の実施の形態の動作タイミングチャートを示す。初期の再生クロックにクロック3が選択されているところから説明する。データの立上りエッジに対して再生クロックの立上りエッジが進んでいる状態から位相検出を行い複数サイクルに渡り出力されたDOWN信号をOR論理処理して16サイクルに1回出力し、位相選択・クロック出力工程を経てクロックがフィードバックされクロック２に切替る。次に、ワンダによりデータエッジが変動し再生クロックの立上りエッジが遅れている状態に対して位相検出を行い複数サイクルに渡り出力されたUP信号をOR論理処理して16サイクルに1回出力し、位相選択・クロック出力工程を経てクロック3に切替る。上記のように位相比較結果を再生クロックに反映後、逐次処理される。
図４に本発明による第１の実施の形態のCDR基本動作を示す。再生クロック２の立下がりエッジ２と再生クロック３の立下がりエッジ３で構成される位相比較ウィンドウAにデータの立上りエッジが存在すればクロックをマイナス方向にT／Nの位相差分移動する。再生クロック２の立下がりエッジ２と再生クロック１の立下がりエッジ１で構成される位相比較ウィンドウBにデータの立上りエッジが存在すればクロックをプラス方向にT／Nの位相差分移動する。また、データはクロックの立ち下がりエッジで取込んで出力される。
【００１５】
図４で説明している位相比較ウィンドウA、B（基準値）はエッジ１、２、３を形成しているクロック位相に基づいて決めることができる。本実施例では、相対位相で0°位相と±90°位相から構成しており
ウィンドウA＝0°位相 〜 -90°位相＝1/4サイクル
ウィンドウB＝90°位相 〜 0°位相＝1/4サイクル
としている。
これは、ジッタ・ワンダ特性に影響してくる基準値で他のパラメータとの関係からも特性が変わってくるが、本実施例では1/4サイクル程度とした。
図５に本発明による第１の実施の形態の位相比較方式（エッジ遠避け方式）を示す。ジッタはSFI-5の規格値0.675UIにI/Oによるジッタ増分0.025UIを加えた0.7UIで考えることとする。まず、前記基本動作で述べたように位相比較ウィンドウ内にデータエッジが入り込んできたらデータエッジから逃げるように位相が切替り、位相比較ウィンドウ内にデータエッジが存在しなければ位相が切替らないため常にデータ開口部にクロックエッジが存在する。つまり、データ開口部のジッタ両サイドのデータエッジと位相比較するクロックの立ち下がりエッジがデータ取込みウィンドウから外れることはなく正しくデータを出力可能である。
以上のように、データ開口部の両サイドに位置するデータエッジはいずれも、位相比較するクロックのデータ出力エッジがデータ取込みウィンドウ内に存在し、正しくデータを出力できる。 また、理想的には、
位相切替わりにより、クロックのデータ取込みエッジ位置は開口部中心に向かって移動する。
図６に本発明による第１の実施の形態のCDRのワンダ発生時のクロックエッジとデータ開口部との関係を示す。ワンダ変化前における、クロックの立ち下がりエッジがデータ開口部内のジッタ範囲まで位相比較ウィンドウAまたはBの幅（1/4周期）程度離れた位置にクロック立ち下がりエッジが存在し、D0からDnまでのデータを正しく出力可能である。一方、カウンタ出力から位相比較１回目までの間（ループディレイ）に変化するワンダでは例えばデータエッジがTb=〜5.8ps変動する（図８参照）。しかし、上記に示すようにクロックの立ち下がりエッジがデータ開口部から約1/4周期（80ps：T=320ps）離れた位置に存在するためTbが左右どちらに変動してもデータ取込みウィンドウを外れることはない。
以上のように、ワンダ変化後でも位相比較フィードバック後のクロックがデータ取込みウィンドウ内に存在するため正しくデータを出力できる。なお、
ワンダによりデータ取込みウィンドウ幅が狭くなる場合には、ワンダ量／ループディレイを小さくすることが望ましい。
図７に本発明による第１の実施の形態のCDRのワンダ発生時の位相比較ウィンドウとデータエッジの関係を示す。位相検出1回目のデータエッジが位相比較ウィンドウ内に存在しており、再生クロックの位相が切替り位相検出2回目に反映される。その間にワンダによりデータエッジがTb=〜10ps変動する（図８参照）。位相検出2回目のクロックエッジに対して位相比較ウィンドウAまたはBから離れる方向にワンダが発生しても位相比較ウィンドウ内にデータエッジが存在しないためクロックエッジは切替らずデータ開口部のデータを取り続ける。一方、位相比較ウィンドウ方向にワンダが発生しても位相比較ウィンドウA内にデータエッジが入ってくるためデータエッジから逃げるようにクロックエッジが切替る。しかし、同じ方向にワンダが発生し続けるとワンダと切替り位相変化量との関係によりクロックエッジがデータエッジから追い越される可能性がある。つまり、ワンダTbに追従するためには、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、カウンタの出力から位相比較1回目までの時間（ループディレイ）Taと入力データが長周期的に位相変動する最大変化量B、位相変動する周期Twを含んだ下記条件が必要となる。
Tb = B x sin(2πxTa/Tw) < T/N (1)
本発明による第１の実施の形態のCDRでは例えばN=16、T=320ps、Ta=9UI、B=10.65UI、Tw=5.3psからTb = B x sin(2πxTa/Tw)=5.8psに対し、T/N=20psと条件式(1)を満足している。つまり、本発明による第１の実施の形態のCDRはワンダに追従し続けることが可能である。
【００１６】
すなわち、本実施例では、下記条件によりデータエッジは位相比較ウィンドウA内に存在し クロックがデータエッジに追従する。
データのワンダTbにクロックエッジが追従するための条件
Tb=（10.65UI/2）x T x Sin(2πx Ta/Tw)<（T/N）
図９に第１の実施の形態の位相比較器を示す。位相比較器９００は、例えばデータ取込み用差動クロックFF９０１と、EOR動作確保用１/２倍化FF９０２と、位相比較用ERO９０３と、分周用FF９０４で構成される。
位相比較データ取込み用FF９０１で同じデータをクロック位相−９０°、０°、９０°３種で各FFに取込み、EORの動作を考慮しその出力を１/２分周化後、ERO９０３で位相比較を行う。位相比較はクロック位相−９０°と０°、０°と９０°で取込んだそれぞれのFF出力データで行い、各位相間にデータエッジが存在する場合EOR入力２に“H”が入力し入力１は”L”のためEOR出力が“H”となりエッジ検出信号のUP/DOWNを出力する。
【００１７】
図１０は本発明による第１の実施の形態のレジスタ多段接続OR論理型カウンタを示す図である。
図１０において、例えばレジスタ多段接続OR論理型カウンタ１０００は、複数サイクルの位相検出結果を蓄積するためのUP/DOWNデータシフト部１００１と、UP/DOWN検出精度向上用OR回路１００２と、出力頻度調整用の分周FF１００３と出力FF１００４で構成している。
入力UP/DOWNのデータはUP/DOWNデータシフト部１００１・OR回路１００２を通って出力FF１００４から１６分周されたクロックのタイミングで出力される。位相検出期間では、複数サイクルに渡って位相比較を行っておりその間のUP/DOWNデータをUP/DOWNデータシフト部に貯める仕組みをとっている。さらに貯めたデータのOR論理処理を施し位相検出の頻度を上げることで検出精度の向上を図っている。
【００１８】
図１１は本発明による第１の実施の形態のクロック相選択回路を示す図である。図１１において、例えばクロック相選択回路１１００は、シフトレジスタ部１１０１と、UP/DOWNキャンセル部１１０２と、出力部１１０３で構成している。シフトレジスタ部１１０１はシフトレジスタ１１０４がリング状に接続され、選択しているクロック相を指し示すFF１１０５に情報“１”が保持されている。クロック相の切替わりは、この情報がクロック周期の１／１６の速度で、UP信号で右方向に、DOWN信号で左方向に伝播することで発生する。UP/DOWNキャンセル部１１０２はNANDの論理でUP／DOWN両方の信号が同時に入力してきた時に入力信号をキャンセルし位相が変化しないようにしている。出力部１１０３はシフトレジスタ部１１０１の１６の出力情報から８つの出力情報にデコードする。
前述したように本第１実施の形態は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避け、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する。
また、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御し、その比較対象クロックエッジのタイミングでデータを取込む。
さらに、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、入力データからクロックを再生し、その再生クロックのタイミングで入力データを取込む。
そして、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、レファレンスクロックから1サイクルをN分割したN位相のクロックを位相可変遅延回路により生成し、クロック選択回路が指定する位相のデータ取込みクロックを選択する。
つづいて、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する。
このような本第１実施の形態によれば、データと再生クロックのエッジ位置が基準値を下回ることは、位相比較ウィンドウAまたはB（80ps）内にデータエッジが入り込むことであり、入り込むとデータエッジから逃げるように位相が切替り、位相比較ウィンドウ内にデータエッジが存在しなければ位相が切替らないため常にデータ開口部にクロックエッジが存在する。そのため、0.7UIのジッタを持ったデータに対してもデータを取込めジッタトレランスの拡張が可能である。
上記第１実施の形態によれば、デジタル制御型クロックデータリカバリ回路のジッタトレランスを拡張する効果がある。
さらに前述したように本第１実施の形態は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。
また、入力データの長周期的位相変動（ワンダ）に対して、データとクロックのエッジ位置を比較し追従する。
さらに、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、位相比較器の出力が位相比較器の入力クロックに反映されるまでの時間Taと入力データが長周期的に位相変動する最大変化量B、位相変動する周期TwはB x sin(2πxTa/Tw) < T/Nの関係により成り立つ。
そして、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する。
このような本第１実施の形態によれば、位相比較ウィンドウAまたはB（80ps）内にデータエッジが入り込むとデータエッジから逃げるように位相が切替り、データ開口部内のジッタ端から位相比較ウィンドウAまたはBの幅程度約80psの位置にデータ取込みクロックのエッジが存在する。一方、カウンタ出力から位相比較１回目までの間（ループディレイ）に変化するワンダではデータエッジがTb=〜10ps程度変動する。つまり、ワンダによりデータエッジが変動してもデータ取込みクロックエッジがジッタ端まで約80psの距離がありデータ開口部から外れることはなく正しくデータを取り込めるためデータ取込み可能範囲の拡張が可能である。
また、位相切替わり量よりワンダ量が大きい場合、位相比較ウィンドウ方向にワンダが発生し続けるとクロックエッジがデータエッジから追い越される可能性があるため、式（１）によりワンダ量Tbと位相切替わり量T/Nを制限している。具体的には、カウンタの出力から位相比較1回目までの時間（ループディレイ）Taを9UIに設定することでワンダ量を抑える構成とし、位相分割数N=16にすることで位相変化量を大きしている。これにより、Tb=5.8ps、T/N=20psとなり条件式（１）を満足する。つまり、ワンダに追従し続けることが可能である。
上記第１実施の形態によれば、デジタル制御型クロックデータリカバリ回路のデータ取込み可能範囲を拡張する効果がある。また、ワンダに対する再生クロックの追従性を向上させる効果がある。
図１２は本発明による第２の実施の形態の位相可変遅延回路を示す図である。図１２において、例えば位相可変遅延回路１２００は、0°／90°クロック入力用のバッファ１２０１と、2相から8相クロックを生成するための合成回路１２０２と、8相から16相クロックを選択可能としその中から1相を選択するための8:1セレクタ１２０３（図１３参照）と、CMOSレベル変換回路１２０４で構成している。
また、位相比較ウィンドウを構成するためのクロックとして0°差動クロックと90°差動クロックを出力するために8:1セレクタ１２０３と、CMOSレベル変換回路１２０４を2面で構成している。
合成回路１２０２は入力位相をそのまま出力する回路と2相の入力の中間位相を出力する回路を使い分け2相から4相（0°、45°、90°、135°）を生成し、その反転により8相のクロックを出力する。
8-1セレクタ１２０３は8本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、中間位相を出力できるため8相の入力から16相を出力可能である。
CMOSレベル変換回路１２０４は差動バッファとセンスアンプとCMOS INVで構成し、CMOSレベルまで振幅を拡大している。
また、前記バッファ１２０１、合成回路１２０２、8:1セレクタ１２０３、CMOSレベル変換回路１２０４（差動バッファのみ）は低振幅差動回路で構成されている。
前述したように本第２実施の形態は、前記位相可変遅延回路はバッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、
前記バッファ、合成回路、N:1セレクタは低振幅差動回路で構成している。
また、前記N:1セレクタにおいて、N本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、第一の位相と第二の位相の中間の位相を生成し、N相のクロックからNx２相の出力が得られる。
このような本第２実施の形態によれば、合成回路と8-1セレクタ回路は電流源を制御してN位相を生成するわけではなく、定電流源で動作する回路構成としてあるため、位相制御によって動作限界電流の16倍の電流を流す必要が無く、精々動作限界電流の２〜3倍（0.45mA）程度の電流を流すことで安定動作する。よって、1/5倍まで消費電力の低減が可能である。
また、8-1セレクタを制御信号２ピンを同時ON制御することにより16相のクロック出力を得ることができるため、8-1セレクタ２つと合成回路により16相のクロック出力を得る回路構成に対し消費電力が約1/2倍に低減可能である。
上記第２実施の形態によれば、デジタル制御型クロックデータリカバリ回路の消費電力を低減する効果がある。
図１４は本発明による第３の実施の形態のデジタル制御型クロックデータリカバリ回路を示す図である。
図１４において、デジタル型クロックデータリカバリ回路は、入力データ１４０１と内部生成したデータ取込みクロック１４０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１４０３と、UP／DOWN信号１４０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１４０５と、カウンタ１４０５の出力信号からクロックの出力位相を生成するクロック位相生成部１４０６から構成されている。さらに、クロック位相生成部１４０６はクロック相選択回路１４０７とデジタル制御型位相可変遅延回路１４０８から構成されている。また、クロックデータリカバリ回路全体がハーフレートで動作する。そのため、フルレート16相に対応するように可変遅延回路1408の位相切替数を32相に増やしている。32相はデジタル制御でセレクタにより選択される。
基本的な動作は本発明による第１の実施の形態のデジタル制御型クロックデータリカバリ回路と同様である。
本第３実施の形態によっても、前述で説明した本第１実施の形態の場合と同様の効果が得ることができる。そして、クロックデータリカバリ回路をハーフレート動作にすることで約2倍の周波数帯まで動作可能である。
上記第３実施の形態によれば、第１実施の形態の効果に加え、クロックデータリカバリ回路をハーフレート動作にすることで動作速度を向上させる効果がある。
図１５は本発明による第４の実施の形態のデジタル制御型クロックデータリカバリ回路（データディレイ方式）を示す図である。図１５において、デジタル型クロックデータリカバリ回路は、入力データ１５０１と内部生成したデータ取込みクロック１５０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１５０３と、UP／DOWN信号１５０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１５０５と、カウンタ１５０５の出力信号からクロックの出力位相を生成するクロック位相生成部１５０６から構成されている。さらに、クロック位相生成部１５０６はクロック相選択回路１５０７とデジタル制御型位相可変遅延回路１５０８から構成されている。また、位相比較ウィンドウをクロックの３位相のエッジで構成する方式からデータをディレイさせて３位相のデータエッジで構成する方式に変更した。これにより、位相可変遅延回路が出力する再生クロックを２相から１相出力に変更する。位相可変遅延回路１５０８は16相のクロックから、デジタル制御でセレクタによりクロックを選択する。 基本的な動作は本発明による第１の実施の形態のデジタル制御型クロックデータリカバリ回路と同様である。
本第４実施の形態によっても、前述で説明した本第１実施の形態の場合と同様の効果が得ることができる。そして、位相可変遅延回路の出力クロック相数が減るため2面持っていた8-1セレクタとCMOSレベル変換回路を1面にすることができ、消費電力を約1/2倍に低減可能である。
上記第４実施の形態によれば、第１実施の形態の効果に加え、位相可変遅延回路の8-1セレクタとCMOSレベル変換回路を1面にすることができ、消費電力の低減に効果がある。
【００１９】
【発明の効果】
本発明によれば以下の効果がある。
（１）前記位相比較器でデータと再生クロックのエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避けることは、ジッタトレランスの拡張が図れる。また、ワンダ発生におけるデータ取込み可能範囲の拡張が図れる。
（２）前記位相可変遅延回路がレファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択することおよび、ワンダ量Tbと位相切替わり量T/Nを式（１）により制限することは、ワンダに対する再生クロックの追従性の向上が図れる。
（３）前記位相可変遅延回路を定電流源タイプの合成回路と8-1セレクタで構成し、16位相の出力を得られるように8-1セレクタの制御ピン2つを同時ON制御することは、消費電力の低減が図れる。
【図面の簡単な説明】
【図１】本発明による第１実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図２】本発明による第１実施の形態の動作概要を示すタイミング図である。
【図３】本発明による第１実施の形態の動作タイミング図である。
【図４】本発明による第１実施の形態の基本動作を示す波形図である。
【図５】本発明による第１実施の形態の位相比較方式を示す波形図である。
【図６】本発明による第１実施の形態のワンダ発生時のクロックエッジとデータ開口部との関係を示す波形図である。
【図７】本発明による第１実施の形態のワンダ発生時のデータエッジと位相比較ウィンドウとの関係を示す波形図である。
【図８】本発明による第１実施の形態のワンダ量とループディレイ依存性を示すグラフ図である。
【図９】本発明による第１実施の形態の位相比較器を示す回路図である。
【図１０】本発明による第１実施の形態のカウンタを示すブロック図である。
【図１１】本発明による第１実施の形態のクロック相選択回路を示すブロック図である。
【図１２】本発明による第２実施の形態の位相可変遅延回路を示す回路図である。
【図１３】本発明による第２実施の形態の8-1セレクタ回路を示す回路図である。
【図１４】本発明による第３実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図１５】本発明による第４実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図１６】光伝送モジュールを示すブロック図である。
【図１７】 SFI=5 Rx LSIを示すブロック図である。
【図１８】比較例のVCOタイプCDR回路のブロック構成を示すブロック図である。
【図１９】比較例の可変遅延タイプCDR回路のブロック構成を示すブロック図である。
【図２０】比較例のCDR回路の動作フローを示す流れ図である。
【図２１】比較例のCDR回路の動作概要を示すタイミング図である。
【図２２】比較例のCDR回路の動作タイミングチャートを示すタイミング図である。
【図２３】比較例のCDR回路の基本動作を示す波形図である。
【図２４】比較例のCDR回路の位相比較方式を示す波形図である。
【図２５】ワンダの定義を示す波形図である。
【図２６】比較例のワンダ量と位相切替ピッチ依存性を示すグラフ図である。
【図２７】比較例のCDR回路のワンダ発生時のクロックエッジとデータ開口部との関係を示す波形図である。
【図２８】比較例のCDR回路のワンダ発生時のデータエッジと位相比較ウィンドウとの関係を示す波形図である。
【符号の説明】
１０１、１４０１、１５０１、１９０１、２００１…入力データ、１０２、１４０２、１５０２、１９０２、２００２…データ取込みクロック（再生クロック）、１０３、１４０３、１５０３、１９０３…位相比較器、１０４、１４０４、１５０４、１９０４…UP/DOWN信号、１０５，１４０５、１５０５…レジスタ多段接続OR論理型カウンタ、１９０５…カウンタ、１０６、１４０６、１５０６、１９０６…クロック位相生成部、１０７、１４０７、１５０７…クロック相選択回路、１９０７…位相補間制御、１０８、１４０８、１５０８…位相可変遅延回路、１９０８…位相補間回路、１０９…レファレンスクロック（RefCK）、９００…位相比較器、９０１…位相比較データ取込み用EFF、９０２…EOR動作確保用1/2倍化FF、９０３…EOR、９０４…分周用EFF、１０００…レジスタ多段接続OR論理型カウンタ、１００１…UP/DOWNデータシフト部、１００２…OR回路、１００３…分周FF、１００４…FF、１１００…クロック相選択回路、１１０１…シフトレジスタ部、１１０２…UP/DOWNキャンセル部、１１０３…出力部、１１０４…シフトレジスタ、１１０５…FF、１２００…位相可変遅延回路、１２０１…バッファ、１２０２…合成回路、１２０３…8-1セレクタ、１２０４…CMOSレベル変換回路、１８０１…チャージポンプ、１８０２…ループフィルタ、１８０３…VCO、２００１…入力データ、２００２…データ取込みクロック（再生クロック）、２００３…UP信号、２００４…DOWN信号、２００５…クロック位相生成部。
【発明の属する技術分野】
本発明は、ジッタ／ワンダ耐性に優れ、小型化および低電力化に好適なクロック再生回路に関する。
【０００２】
【従来の技術】
【非特許文献１】
2000 IEEE International Solid-State Circuits Conference TP 15.7 ”A 20 Gb/s CMOS Multi-Channel Transmitter and Receiver Chip Set for Ultra-High Resolution Digital Display”
近年、インターネットの普及などによるデータ通信サービスの著しい増加に伴い、基幹ネットワークを始めとして、メトロネットワークに至るまで光ファイバーによる光伝送システムが適用されている。現在、基幹ネットワークでは、１０Gｂｐｓ光伝送システムの本格的な製品化時期を迎え、さらに、次世代４０Gbps光伝送システム向け通信LSIの開発が始まっている。これまで、光伝送モジュールでは、Framer ICとのインタフェースに、データとクロックを並送する伝送方式が採用されてきた。
【０００３】
【発明が解決しようとする課題】
非特許文献１はかかる伝送方式の一例を示す従来技術である。以下、図面により、発明者らが非特許文献１などの従来技術を検討した結果抽出された技術的課題を順次説明する。
【０００４】
図１６は発明者が作成した、本発明の前提となる光伝送モジュールを示すブロック図である。
図１７は、図１６に示すSFI-5 Rx LSIを示すブロック図である。
図１６、図１７に示すような次世代４０Gbps光伝送モジュールでは、このインターフェース部の多ビット、かつ高周波数化のために、データからクロックを抽出する伝送方式(CDR:Clock and Data Recovery)を前提としたインターフェース仕様SFI-5が提案されている。図１７でCDRはDATAからクロックを抽出してDATAを受け取る。FIFOはチャンネル間に発生するクロックスキューを吸収するものである。これは、高速I/F LSIでは必須の機能である。
図１８に一般に知られているVCO発振器を用いたクロックデータリカバリ回路（CDR）のブロック構成例の図であって発明者が作成したものを示す。位相比較結果からUPとDOWN信号の差分の電荷をチャージポンプ１８０１に蓄積し、そのキャパシタ電圧がループフィルタ１８０２により高周波成分を除去され発振器１８０３に供給される。本構成ではこのループフィルタの容量を100ｐF程度と大きくする必要があり回路面積も500um□程度と大きくなる欠点がある。そのため、光伝送システム向けの多ビット化対応には向いていない。
【０００５】
図１９は本発明の課題を示すために、発明者が想定した比較例であるCDRにおける可変遅延タイプ位相生成方式のブロック構成を示す。入力データ１９０１と内部生成したデータ取込みクロック１９０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１９０３とUP／DOWN信号１９０４をクロック位相出力にフィードバックする頻度を制御するカウンタ１９０５とカウンタ１９０５の出力信号からクロックの出力位相を生成するクロック位相生成部１９０６から構成される。さらにクロック位相生成部１９０６は位相補間制御部１９０７と2つの位相補間回路１９０８から構成されている。
位相補間回路１９０８は左右2つの差動対が共通の負荷抵抗に接続され、左右の2つの差動対に90°位相の異なるクロック信号を入力するとそれらの位相の中間位相を持った信号を出力する。また、この中間位相は差動対の電流源を制御することで段階的な位相を構成できる。例えば、θとφの組合せ0°と90°、90°と180°、180°と270°、270°と0°の中間位相を電流制御することで出力位相を16段階x4（θとφの組合せ）=64段階に可変できる。差動対に流す電流はI0からI16までの16分割となりこのI0〜I16の組合わせで上記16段階に制御している。
図２０に図１９のCDRの動作フローを示す。まず、位相比較器で、データ２００１と内部生成クロックのエッジ２００２を比較し、データに対してクロックの位相が遅れている場合にUP信号２００３を進んでいる場合にDOWN信号２００４を出力する。次に、カウンタでそれぞれUP／DOWN信号をカウントしN回に達したらカウンタの出力信号をそれぞれ出力する。そして、カウンタの出力信号を受けたクロック生成部２００５ではUP／DOWN信号に基づき再生クロック２００２を出力する。
図２１に図１９のCDRの動作概要を示す。従来、位相比較結果を再生クロックに反映させる処理方式に随時処理方式を採用している。位相検出から再生クロックに反映するまでのサイクルは、位相比較からカウンタ出力までの位相検出期間、クロック位相選択処理と再生クロックのディレイとしてのクロックディレイに分けられる。随時処理方式では再生クロックに反映されるまでのサイクルが終了する前に次のサイクルを始めることでクロック制御間隔を短くしている。これは、位相検出及びフィードバックの精度を上げるためである。
図２２に図１９の例の動作タイミングチャートを示す。前記クロック制御間隔をさらに短くする方法として、カウンタを2面所有し、処理Aと処理Bで並列処理する方法がある。もちろん、1面のカウンタによる処理Aのみの場合も考えられる。初期の再生クロックにクロック3が選択されているところから説明する。データの立上りエッジに対して再生クロックの立上りエッジが進んでいる状態から処理Aの位相検出▲１▼でDOWN_AがN回カウントされ位相選択・クロック出力工程を経てクロックがフィードバックされクロック２に切替る。また、処理Aと並行して処理Bが流れており前記同様の処理からクロック2が選択される。処理Aの続きでは、ワンダによりデータエッジが変動し再生クロックの立上りエッジが遅れている。この状態に対して位相検出▲１▼の結果が反映される前に位相検出▲３▼でUP_AがN回カウントされ位相選択・クロック出力工程を経てクロック3に切替る。
図２３に図１９のCDRの基本動作を示す。再生クロック２の立上りエッジ２と再生クロック３の立上りエッジ３で構成される位相比較ウィンドウAにデータの立上りエッジが存在すればクロックをプラス方向にT／Nの位相差分移動する。再生クロック２の立上りエッジ２と再生クロック１の立上りエッジ１で構成される位相比較ウィンドウBにデータの立上りエッジが存在すればクロックをマイナス方向にT／Nの位相差分移動する。また、データはクロックの立ち下がりエッジで取込んで出力される。
図２４に図１９の位相比較方式（エッジ合込み方式）を示す。ジッタを持ったデータを対象とした場合の位相比較におけるデータ取込みについて説明する。ジッタはSFI-5（Serdes Framer Interface Level ５）の規格値0.675UIにI/Oによるジッタ増分0.025UIを加えた0.7UIで考えることとする。まず、データ開口部から遠いサイドのデータエッジと位相比較するクロックの場合（クロックタイミング１）、クロックの立ち下がりエッジがデータ取込みウィンドウから外れ、ジッタ0.7UIの範囲内に存在するためD0からDnまでデータエッジが変動することを考慮すると例えばDnでは1サイクル前のデータを出力する可能性がある。次に、データ開口部に近いサイドのデータエッジと位相比較するクロックの場合（クロックタイミング２）、クロックの立ち下がりエッジがデータ取込みウィンドウから外れ、ジッタ0.7UIの範囲内に存在するため例えばD0では1サイクル後ろのデータを出力する可能性がある。
図２５にワンダの定義を示す。SFI-5で規定されているワンダ量はP-Pで10.65UI、周期Twが5.3〜6.7usecで定義されている。また、図２６にワンダ量の位相検出期間依存性を示す。位相検出期間Taにおけるワンダ量Tbは、例えば、従来CDRのカウント数8回からTa=8UIでTb=5.2psとなる。また、カウンタに入力する信号が分周されていればさらにワンダ量が大きくなりTa=16UIでTb=10.4psとなる。
図２７に図１９のCDRのワンダ発生時のクロックエッジとデータ開口部との関係について示す。ワンダ変化前における、クロックの立ち下がりエッジがデータ開口部内のジッタ範囲まで数psの位置にクロック立ち下がりエッジが存在可能でD0からDnまでのデータを正しく出力可能である。一方、従来の位相検出期間の間に変化するワンダでは例えば上記のようにデータエッジがTb=〜10ps変動するため、クロックの立ち下がりエッジがデータ開口部から外れジッタ0.7UIの範囲内に存在し、例えばDnでは1サイクル前のデータを出力する可能性がある。
【０００６】
以上のようにこの比較例では、ワンダにより位相比較フィードバック直前のクロックで取込むデータは1サイクル後ろのデータとなる可能性がある。また、
ワンダによりデータ取込みウィンドウ幅が狭くなるためTb（ワンダ量／位相検出期間）を小さくする必要がある。
図２８に図１９のCDRのワンダ発生時の位相比較ウィンドウとデータエッジの関係を示す。従来CDRは位相比較結果をN回カウントした後、再生クロックを生成する。位相比較1回目のデータエッジが位相比較ウィンドウ内に存在するのに対し、図示する位相比較N回目ではワンダTbによりデータエッジが位相比較ウィンドウから外れ、位相比較結果を出力できないためN回をカウントできず再生クロックを生成せず位相が変化しない。
以上のように、この比較例では、位相比較ウィンドウA内にあるべきデータエッジが位相検出期間の中でワンダによりデータ位相がTb変動し、位相比較ウィンドウから外れ、カウントNできず位相が変化しない。従って、クロックエッジがデータエッジに追従しなくなる虞がある。また、ワンダTbの大きさにより出力データも正しく取れず、1サイクル後ろのデータを出力する可能性がある。
以上詳細に説明したように、上記従来のクロックデータリカバリ回路には、以下の問題があった。
（１）ジッタの幅が0.5UIを超えるようなデータに対しての位相比較方式について配慮が足りなかった。つまり、ジッタ幅が0.5UIを超えるようなデータを合せ込み方式による位相比較方式で対応すると、データ開口部サイドのデータエッジとクロック立上りエッジの位相を比較した場合、クロック立ち下がりエッジでデータを取り込むためそのエッジがデータ取込みウィンドウから外れ、その結果、正しくデータを取り込めない。言い換えれば、合せ込み方式ではジッタの幅が0.5UI以下程度のデータでないと正しく取り込めない。
以上から、上記クロックデータリカバリ回路は、ジッタトレランスが狭い問題があった。
（２）ワンダが発生してもデータを正しく取り込むための位相比較方式について配慮が足りなかった。つまり、ワンダ発生前にデータ開口部のジッタ範囲まで数psの位置にクロック立ち下がりエッジが存在可能のため、ワンダがジッタ方向に発生した場合、クロック立ち下がりエッジがジッタ範囲内に存在することになり正しくデータを取り込めない。
以上から、上記クロックデータリカバリ回路は、ワンダを考慮するとデータ取込み可能範囲が狭い問題があった。
（３）ワンダが発生してもデータエッジが位相比較ウィンドウ内に配置するための位相検出方式について配慮が足りなかった。つまり、位相検出期間の位相比較1回目でデータエッジが位相比較ウィンドウ端数psの位置に存在可能であり、位相比較N回目ではワンダTbにより位相が変動するため位相比較ウィンドウから外れる可能性が高い。すなわち、位相比較結果を出力できないためN回をカウントできず再生クロックを生成せず位相が変化しない。
以上から、上記クロックデータリカバリ回路は、ワンダに対して再生クロックの追従性が悪い問題があった。
（４）位相補間回路の低消費電力化について配慮が足りなかった。つまり、位相補間回路の電流は、I0=0mA、I1=回路動作限界電流mA、そしてI16=I1x16mAとI0からI16までI1mAピッチの電流刻みで制御している。すなわち、位相選択によっては常に動作限界電流の16倍の電流を流すことになる。
以上から、上記クロックデータリカバリ回路は、消費電力が大きい問題があった。
本発明の第１の目的は、上記問題（１）を解決するために、クロックデータリカバリ回路のジッタトレランスを拡張可能とするクロックデータリカバリ回路を提供することにある。
本発明の第２の目的は、上記問題（２）を解決するために、クロックデータリカバリ回路のワンダ発生におけるデータ取込み可能範囲を拡張可能とするクロックデータリカバリ回路を提供することにある。
本発明の第３の目的は、上記問題（３）を解決するために、クロックデータリカバリ回路のワンダに対する再生クロックの追従性の向上を可能とするクロックデータリカバリ回路を提供することにある。
本発明の第４の目的は、上記問題（４）を解決するために、クロックデータリカバリ回路の消費電力の低減を可能とするクロックデータリカバリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記第１の目的を達成するため、本発明は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。
また、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御し、その比較対象クロックエッジのタイミングでデータを取込む機能を有することから成るものである。
さらに、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、
位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、入力データからクロックを再生し、その再生クロックのタイミングで入力データを取込むことから成るものである。
そして、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、レファレンスクロックから1サイクルをN分割したN位相のクロックを位相可変遅延回路により生成し、クロック選択回路が指定する位相のデータ取込みクロックを選択することから成るものである。
つづいて、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する機能を有することから成るものである。
本発明は、上記第２、第３の目的を達成するため、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。 また、本発明の別の観点は、入力データの長周期的位相変動（ワンダ）に対して、データとクロックのエッジ位置を比較し追従する機能を有するクロックデータリカバリ回路である。
【０００８】
入力データの長周期的位相変動に対しても、データとクロックのエッジ位置を比較し追従する機能は、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、カウンタの出力から位相比較1回目までの時間（ループディレイ：位相比較器の出力が位相比較器の入力クロックに反映されるまでの時間）Ta、入力データが長周期的に位相変動する最大変化量B、位相変動する周期Twが、
B x sin(2πxTa/Tw) < T/N
の関係を満足するように制御することにより達成できる。
そして、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する機能を有することから成るものである。
本発明は、上記第４の目的を達成するため、前記位相可変遅延回路はバッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、前記バッファ、合成回路、N:1セレクタは低振幅差動回路で構成していることから成るものである。
また、前記N:1セレクタにおいて、N本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、第一の位相と第二の位相の中間の位相を生成し、N相のクロックからNx２相の出力が得られることから成るものである。
【０００９】
また、本発明のデータ再生方法においては、入力データを用いて再生クロックを形成し、その再生クロックのタイミングに基づいて入力データを取込むデータ再生方法であって、入力データと再生クロックのエッジ位置を比較し、その間隔が基準値を下回ったら、再生クロックのエッジを入力データのエッジから遠避けるように制御することを特徴とする。再生クロックの作成は、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中から選択することによって行うことができる。
【００１０】
また、本発明のクロックデータリカバリ回路は、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するための移相制御信号を形成するクロック相選択回路と、位相制御信号に応じたクロックを出力してデータ取り込みクロックとする位相可変遅延回路を備え、データ取り込みクロックのタイミングで上記入力データを取込むことを特徴とする。
【００１１】
位相可変遅延回路は、データ取り込みクロックのエッジが入力データのエッジから所定間隔以上を離れるように、データ取り込みクロックの位相を変化させて出力するようにするとよい。
また、位相可変遅延回路は、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、上記位相制御信号に応じた位相のデータ取込みクロックを選択して出力ようにしてもよい。
また、位相可変遅延回路は、クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに可変遅延回路の出力位相を選択するようにしてもよい。
【００１２】
また、位相可変遅延回路は、バッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、バッファ、合成回路、N:1セレクタは低振幅差動回路で構成してもよい。
【００１３】
本発明の他の観点は、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御する制御回路を有し、データ取り込みエッジのタイミングでデータを取り込むことを特徴とする。
このため制御回路は、データとデータ取込みクロックのエッジ位置が、所定間隔以上近づかないように制御して、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御することができる。
また、記制御回路は、データとデータ取込みクロックのエッジ位置を第１の所定頻度で比較し、該比較結果に基づいて、第１の所定頻度以下の第２の頻度で上記データ取込みクロック位相を変化させることができる。例えば高頻度でサンプルした複数のエッジ間隔の値を反映して、それより低い頻度でクロックの位相を変化させることにより、データとクロックのエッジの間隔を制御する。これにより、高精度のエッジ位置制御を簡便な回路で実現できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面により説明する。
図１は本発明による第１実施の形態のデジタル制御型クロックデータリカバリ回路構成である。図１において、デジタル型クロックデータリカバリ回路は、入力データ１０１と内部生成したデータ取込みクロック１０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１０３と、UP／DOWN信号１０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１０５と、カウンタ１０５の出力信号からクロックの出力位相を生成するクロック位相生成部１０６から構成されている。さらに、クロック位相生成部１０６はクロック相選択回路１０７とデジタル制御型位相可変遅延回路１０８から構成されている。
位相可変遅延回路１０８はレファレンスクロック１０９から1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択し出力する。ここでは、位相可変遅延回路１０８はデジタル制御であり、１６相のクロックからセレクタで選ぶこととした。位相比較器１０３はそのクロックを受けてデータとの位相を比較し、その結果をUP/DOWN信号として出力する。その時の信号はデータのエッジからクロックのエッジを遠避けるように制御・出力する。カウンタ１０５は複数サイクルに渡り検出するUP/DOWN信号をOR論理処理し検出精度を上げつつ16サイクルに1回の割合で出力する。これは、従来UP／DOWN信号をカウントしていたのに対しクロックを16回カウントしてUP/DOWNを出力していることと同等である。
図２は本発明による位相反映処理方式（逐次処理方式）の第１の実施の形態の動作概要を示す図である。
一動作例では、位相検出期間において数サイクルに渡って検出したUP/DOWN信号をOR論理処理し、その処理結果を反映したUP/DOWN信号を出力し、クロック位相を制御する。
本実施例の形態では位相比較結果を再生クロックに反映させる処理方法に逐次処理方式を採用している。位相検出から再生クロックに反映するまでのサイクルは、位相比較からカウンタ出力までの位相検出期間、クロック位相選択処理と再生クロックのディレイとしてのクロックディレイに分けられる。逐次処理方式では再生クロックに反映されるまでのサイクルが終了後、次のサイクルの工程を開始する。これは、位相検出１回当たり1回の反映に抑えているためで、クロック位相分割数を従来より小さくし位相切替わり変化量を大きく設定しているためである。これは、ワンダ・ジッタ耐性を上げるために行っている。
図３に本発明による第１の実施の形態の動作タイミングチャートを示す。初期の再生クロックにクロック3が選択されているところから説明する。データの立上りエッジに対して再生クロックの立上りエッジが進んでいる状態から位相検出を行い複数サイクルに渡り出力されたDOWN信号をOR論理処理して16サイクルに1回出力し、位相選択・クロック出力工程を経てクロックがフィードバックされクロック２に切替る。次に、ワンダによりデータエッジが変動し再生クロックの立上りエッジが遅れている状態に対して位相検出を行い複数サイクルに渡り出力されたUP信号をOR論理処理して16サイクルに1回出力し、位相選択・クロック出力工程を経てクロック3に切替る。上記のように位相比較結果を再生クロックに反映後、逐次処理される。
図４に本発明による第１の実施の形態のCDR基本動作を示す。再生クロック２の立下がりエッジ２と再生クロック３の立下がりエッジ３で構成される位相比較ウィンドウAにデータの立上りエッジが存在すればクロックをマイナス方向にT／Nの位相差分移動する。再生クロック２の立下がりエッジ２と再生クロック１の立下がりエッジ１で構成される位相比較ウィンドウBにデータの立上りエッジが存在すればクロックをプラス方向にT／Nの位相差分移動する。また、データはクロックの立ち下がりエッジで取込んで出力される。
【００１５】
図４で説明している位相比較ウィンドウA、B（基準値）はエッジ１、２、３を形成しているクロック位相に基づいて決めることができる。本実施例では、相対位相で0°位相と±90°位相から構成しており
ウィンドウA＝0°位相 〜 -90°位相＝1/4サイクル
ウィンドウB＝90°位相 〜 0°位相＝1/4サイクル
としている。
これは、ジッタ・ワンダ特性に影響してくる基準値で他のパラメータとの関係からも特性が変わってくるが、本実施例では1/4サイクル程度とした。
図５に本発明による第１の実施の形態の位相比較方式（エッジ遠避け方式）を示す。ジッタはSFI-5の規格値0.675UIにI/Oによるジッタ増分0.025UIを加えた0.7UIで考えることとする。まず、前記基本動作で述べたように位相比較ウィンドウ内にデータエッジが入り込んできたらデータエッジから逃げるように位相が切替り、位相比較ウィンドウ内にデータエッジが存在しなければ位相が切替らないため常にデータ開口部にクロックエッジが存在する。つまり、データ開口部のジッタ両サイドのデータエッジと位相比較するクロックの立ち下がりエッジがデータ取込みウィンドウから外れることはなく正しくデータを出力可能である。
以上のように、データ開口部の両サイドに位置するデータエッジはいずれも、位相比較するクロックのデータ出力エッジがデータ取込みウィンドウ内に存在し、正しくデータを出力できる。 また、理想的には、
位相切替わりにより、クロックのデータ取込みエッジ位置は開口部中心に向かって移動する。
図６に本発明による第１の実施の形態のCDRのワンダ発生時のクロックエッジとデータ開口部との関係を示す。ワンダ変化前における、クロックの立ち下がりエッジがデータ開口部内のジッタ範囲まで位相比較ウィンドウAまたはBの幅（1/4周期）程度離れた位置にクロック立ち下がりエッジが存在し、D0からDnまでのデータを正しく出力可能である。一方、カウンタ出力から位相比較１回目までの間（ループディレイ）に変化するワンダでは例えばデータエッジがTb=〜5.8ps変動する（図８参照）。しかし、上記に示すようにクロックの立ち下がりエッジがデータ開口部から約1/4周期（80ps：T=320ps）離れた位置に存在するためTbが左右どちらに変動してもデータ取込みウィンドウを外れることはない。
以上のように、ワンダ変化後でも位相比較フィードバック後のクロックがデータ取込みウィンドウ内に存在するため正しくデータを出力できる。なお、
ワンダによりデータ取込みウィンドウ幅が狭くなる場合には、ワンダ量／ループディレイを小さくすることが望ましい。
図７に本発明による第１の実施の形態のCDRのワンダ発生時の位相比較ウィンドウとデータエッジの関係を示す。位相検出1回目のデータエッジが位相比較ウィンドウ内に存在しており、再生クロックの位相が切替り位相検出2回目に反映される。その間にワンダによりデータエッジがTb=〜10ps変動する（図８参照）。位相検出2回目のクロックエッジに対して位相比較ウィンドウAまたはBから離れる方向にワンダが発生しても位相比較ウィンドウ内にデータエッジが存在しないためクロックエッジは切替らずデータ開口部のデータを取り続ける。一方、位相比較ウィンドウ方向にワンダが発生しても位相比較ウィンドウA内にデータエッジが入ってくるためデータエッジから逃げるようにクロックエッジが切替る。しかし、同じ方向にワンダが発生し続けるとワンダと切替り位相変化量との関係によりクロックエッジがデータエッジから追い越される可能性がある。つまり、ワンダTbに追従するためには、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、カウンタの出力から位相比較1回目までの時間（ループディレイ）Taと入力データが長周期的に位相変動する最大変化量B、位相変動する周期Twを含んだ下記条件が必要となる。
Tb = B x sin(2πxTa/Tw) < T/N (1)
本発明による第１の実施の形態のCDRでは例えばN=16、T=320ps、Ta=9UI、B=10.65UI、Tw=5.3psからTb = B x sin(2πxTa/Tw)=5.8psに対し、T/N=20psと条件式(1)を満足している。つまり、本発明による第１の実施の形態のCDRはワンダに追従し続けることが可能である。
【００１６】
すなわち、本実施例では、下記条件によりデータエッジは位相比較ウィンドウA内に存在し クロックがデータエッジに追従する。
データのワンダTbにクロックエッジが追従するための条件
Tb=（10.65UI/2）x T x Sin(2πx Ta/Tw)<（T/N）
図９に第１の実施の形態の位相比較器を示す。位相比較器９００は、例えばデータ取込み用差動クロックFF９０１と、EOR動作確保用１/２倍化FF９０２と、位相比較用ERO９０３と、分周用FF９０４で構成される。
位相比較データ取込み用FF９０１で同じデータをクロック位相−９０°、０°、９０°３種で各FFに取込み、EORの動作を考慮しその出力を１/２分周化後、ERO９０３で位相比較を行う。位相比較はクロック位相−９０°と０°、０°と９０°で取込んだそれぞれのFF出力データで行い、各位相間にデータエッジが存在する場合EOR入力２に“H”が入力し入力１は”L”のためEOR出力が“H”となりエッジ検出信号のUP/DOWNを出力する。
【００１７】
図１０は本発明による第１の実施の形態のレジスタ多段接続OR論理型カウンタを示す図である。
図１０において、例えばレジスタ多段接続OR論理型カウンタ１０００は、複数サイクルの位相検出結果を蓄積するためのUP/DOWNデータシフト部１００１と、UP/DOWN検出精度向上用OR回路１００２と、出力頻度調整用の分周FF１００３と出力FF１００４で構成している。
入力UP/DOWNのデータはUP/DOWNデータシフト部１００１・OR回路１００２を通って出力FF１００４から１６分周されたクロックのタイミングで出力される。位相検出期間では、複数サイクルに渡って位相比較を行っておりその間のUP/DOWNデータをUP/DOWNデータシフト部に貯める仕組みをとっている。さらに貯めたデータのOR論理処理を施し位相検出の頻度を上げることで検出精度の向上を図っている。
【００１８】
図１１は本発明による第１の実施の形態のクロック相選択回路を示す図である。図１１において、例えばクロック相選択回路１１００は、シフトレジスタ部１１０１と、UP/DOWNキャンセル部１１０２と、出力部１１０３で構成している。シフトレジスタ部１１０１はシフトレジスタ１１０４がリング状に接続され、選択しているクロック相を指し示すFF１１０５に情報“１”が保持されている。クロック相の切替わりは、この情報がクロック周期の１／１６の速度で、UP信号で右方向に、DOWN信号で左方向に伝播することで発生する。UP/DOWNキャンセル部１１０２はNANDの論理でUP／DOWN両方の信号が同時に入力してきた時に入力信号をキャンセルし位相が変化しないようにしている。出力部１１０３はシフトレジスタ部１１０１の１６の出力情報から８つの出力情報にデコードする。
前述したように本第１実施の形態は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避け、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する。
また、データとデータ取込みクロックのエッジ位置を比較し、データの高周波位相変動（ジッタ）により狭くなるデータ開口部内に、データ取込みクロックのエッジを配置するように制御し、その比較対象クロックエッジのタイミングでデータを取込む。
さらに、入力データと内部生成したデータ取込みクロックとの位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器と、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、入力データからクロックを再生し、その再生クロックのタイミングで入力データを取込む。
そして、UP／DOWN信号をクロック位相出力にフィードバックする頻度を制御するカウンタと、カウンタの出力OUT UP／OUT DOWN信号からクロックの出力位相を制御するクロック選択回路と、位相制御信号に応じたクロック位相を出力する位相可変遅延回路を備え、レファレンスクロックから1サイクルをN分割したN位相のクロックを位相可変遅延回路により生成し、クロック選択回路が指定する位相のデータ取込みクロックを選択する。
つづいて、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する。
このような本第１実施の形態によれば、データと再生クロックのエッジ位置が基準値を下回ることは、位相比較ウィンドウAまたはB（80ps）内にデータエッジが入り込むことであり、入り込むとデータエッジから逃げるように位相が切替り、位相比較ウィンドウ内にデータエッジが存在しなければ位相が切替らないため常にデータ開口部にクロックエッジが存在する。そのため、0.7UIのジッタを持ったデータに対してもデータを取込めジッタトレランスの拡張が可能である。
上記第１実施の形態によれば、デジタル制御型クロックデータリカバリ回路のジッタトレランスを拡張する効果がある。
さらに前述したように本第１実施の形態は、データとデータ取込みクロック（再生クロック）のエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避ける機能と、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択する機能を有することから成るものである。
また、入力データの長周期的位相変動（ワンダ）に対して、データとクロックのエッジ位置を比較し追従する。
さらに、位相分割数Nによって決定される隣接位相差T/N(T：クロック周期)、位相比較器の出力が位相比較器の入力クロックに反映されるまでの時間Taと入力データが長周期的に位相変動する最大変化量B、位相変動する周期TwはB x sin(2πxTa/Tw) < T/Nの関係により成り立つ。
そして、前記クロック相選択回路が決定している位相切替ピッチTpに対してTp以下の複数サイクルに渡って位相検出した複数の結果をもとに前記可変遅延回路の出力位相を選択する。
このような本第１実施の形態によれば、位相比較ウィンドウAまたはB（80ps）内にデータエッジが入り込むとデータエッジから逃げるように位相が切替り、データ開口部内のジッタ端から位相比較ウィンドウAまたはBの幅程度約80psの位置にデータ取込みクロックのエッジが存在する。一方、カウンタ出力から位相比較１回目までの間（ループディレイ）に変化するワンダではデータエッジがTb=〜10ps程度変動する。つまり、ワンダによりデータエッジが変動してもデータ取込みクロックエッジがジッタ端まで約80psの距離がありデータ開口部から外れることはなく正しくデータを取り込めるためデータ取込み可能範囲の拡張が可能である。
また、位相切替わり量よりワンダ量が大きい場合、位相比較ウィンドウ方向にワンダが発生し続けるとクロックエッジがデータエッジから追い越される可能性があるため、式（１）によりワンダ量Tbと位相切替わり量T/Nを制限している。具体的には、カウンタの出力から位相比較1回目までの時間（ループディレイ）Taを9UIに設定することでワンダ量を抑える構成とし、位相分割数N=16にすることで位相変化量を大きしている。これにより、Tb=5.8ps、T/N=20psとなり条件式（１）を満足する。つまり、ワンダに追従し続けることが可能である。
上記第１実施の形態によれば、デジタル制御型クロックデータリカバリ回路のデータ取込み可能範囲を拡張する効果がある。また、ワンダに対する再生クロックの追従性を向上させる効果がある。
図１２は本発明による第２の実施の形態の位相可変遅延回路を示す図である。図１２において、例えば位相可変遅延回路１２００は、0°／90°クロック入力用のバッファ１２０１と、2相から8相クロックを生成するための合成回路１２０２と、8相から16相クロックを選択可能としその中から1相を選択するための8:1セレクタ１２０３（図１３参照）と、CMOSレベル変換回路１２０４で構成している。
また、位相比較ウィンドウを構成するためのクロックとして0°差動クロックと90°差動クロックを出力するために8:1セレクタ１２０３と、CMOSレベル変換回路１２０４を2面で構成している。
合成回路１２０２は入力位相をそのまま出力する回路と2相の入力の中間位相を出力する回路を使い分け2相から4相（0°、45°、90°、135°）を生成し、その反転により8相のクロックを出力する。
8-1セレクタ１２０３は8本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、中間位相を出力できるため8相の入力から16相を出力可能である。
CMOSレベル変換回路１２０４は差動バッファとセンスアンプとCMOS INVで構成し、CMOSレベルまで振幅を拡大している。
また、前記バッファ１２０１、合成回路１２０２、8:1セレクタ１２０３、CMOSレベル変換回路１２０４（差動バッファのみ）は低振幅差動回路で構成されている。
前述したように本第２実施の形態は、前記位相可変遅延回路はバッファ、合成回路、N:1セレクタ、CMOSレベル変換回路を備え、
前記バッファ、合成回路、N:1セレクタは低振幅差動回路で構成している。
また、前記N:1セレクタにおいて、N本のセレクタ制御信号の内、隣接位相制御ピン2本を同時ON制御することにより、第一の位相と第二の位相の中間の位相を生成し、N相のクロックからNx２相の出力が得られる。
このような本第２実施の形態によれば、合成回路と8-1セレクタ回路は電流源を制御してN位相を生成するわけではなく、定電流源で動作する回路構成としてあるため、位相制御によって動作限界電流の16倍の電流を流す必要が無く、精々動作限界電流の２〜3倍（0.45mA）程度の電流を流すことで安定動作する。よって、1/5倍まで消費電力の低減が可能である。
また、8-1セレクタを制御信号２ピンを同時ON制御することにより16相のクロック出力を得ることができるため、8-1セレクタ２つと合成回路により16相のクロック出力を得る回路構成に対し消費電力が約1/2倍に低減可能である。
上記第２実施の形態によれば、デジタル制御型クロックデータリカバリ回路の消費電力を低減する効果がある。
図１４は本発明による第３の実施の形態のデジタル制御型クロックデータリカバリ回路を示す図である。
図１４において、デジタル型クロックデータリカバリ回路は、入力データ１４０１と内部生成したデータ取込みクロック１４０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１４０３と、UP／DOWN信号１４０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１４０５と、カウンタ１４０５の出力信号からクロックの出力位相を生成するクロック位相生成部１４０６から構成されている。さらに、クロック位相生成部１４０６はクロック相選択回路１４０７とデジタル制御型位相可変遅延回路１４０８から構成されている。また、クロックデータリカバリ回路全体がハーフレートで動作する。そのため、フルレート16相に対応するように可変遅延回路1408の位相切替数を32相に増やしている。32相はデジタル制御でセレクタにより選択される。
基本的な動作は本発明による第１の実施の形態のデジタル制御型クロックデータリカバリ回路と同様である。
本第３実施の形態によっても、前述で説明した本第１実施の形態の場合と同様の効果が得ることができる。そして、クロックデータリカバリ回路をハーフレート動作にすることで約2倍の周波数帯まで動作可能である。
上記第３実施の形態によれば、第１実施の形態の効果に加え、クロックデータリカバリ回路をハーフレート動作にすることで動作速度を向上させる効果がある。
図１５は本発明による第４の実施の形態のデジタル制御型クロックデータリカバリ回路（データディレイ方式）を示す図である。図１５において、デジタル型クロックデータリカバリ回路は、入力データ１５０１と内部生成したデータ取込みクロック１５０２との位相を比較し、クロック位相の移動方向をUP／DOWN信号として出力する位相比較器１５０３と、UP／DOWN信号１５０４をクロック位相出力にフィードバックする頻度を制御するレジスタ多段接続OR論理型カウンタ１５０５と、カウンタ１５０５の出力信号からクロックの出力位相を生成するクロック位相生成部１５０６から構成されている。さらに、クロック位相生成部１５０６はクロック相選択回路１５０７とデジタル制御型位相可変遅延回路１５０８から構成されている。また、位相比較ウィンドウをクロックの３位相のエッジで構成する方式からデータをディレイさせて３位相のデータエッジで構成する方式に変更した。これにより、位相可変遅延回路が出力する再生クロックを２相から１相出力に変更する。位相可変遅延回路１５０８は16相のクロックから、デジタル制御でセレクタによりクロックを選択する。 基本的な動作は本発明による第１の実施の形態のデジタル制御型クロックデータリカバリ回路と同様である。
本第４実施の形態によっても、前述で説明した本第１実施の形態の場合と同様の効果が得ることができる。そして、位相可変遅延回路の出力クロック相数が減るため2面持っていた8-1セレクタとCMOSレベル変換回路を1面にすることができ、消費電力を約1/2倍に低減可能である。
上記第４実施の形態によれば、第１実施の形態の効果に加え、位相可変遅延回路の8-1セレクタとCMOSレベル変換回路を1面にすることができ、消費電力の低減に効果がある。
【００１９】
【発明の効果】
本発明によれば以下の効果がある。
（１）前記位相比較器でデータと再生クロックのエッジ位置を比較し、その間隔が基準値を下回ったら、クロックエッジをデータエッジから遠避けることは、ジッタトレランスの拡張が図れる。また、ワンダ発生におけるデータ取込み可能範囲の拡張が図れる。
（２）前記位相可変遅延回路がレファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、その中からデータ取込みクロックを選択することおよび、ワンダ量Tbと位相切替わり量T/Nを式（１）により制限することは、ワンダに対する再生クロックの追従性の向上が図れる。
（３）前記位相可変遅延回路を定電流源タイプの合成回路と8-1セレクタで構成し、16位相の出力を得られるように8-1セレクタの制御ピン2つを同時ON制御することは、消費電力の低減が図れる。
【図面の簡単な説明】
【図１】本発明による第１実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図２】本発明による第１実施の形態の動作概要を示すタイミング図である。
【図３】本発明による第１実施の形態の動作タイミング図である。
【図４】本発明による第１実施の形態の基本動作を示す波形図である。
【図５】本発明による第１実施の形態の位相比較方式を示す波形図である。
【図６】本発明による第１実施の形態のワンダ発生時のクロックエッジとデータ開口部との関係を示す波形図である。
【図７】本発明による第１実施の形態のワンダ発生時のデータエッジと位相比較ウィンドウとの関係を示す波形図である。
【図８】本発明による第１実施の形態のワンダ量とループディレイ依存性を示すグラフ図である。
【図９】本発明による第１実施の形態の位相比較器を示す回路図である。
【図１０】本発明による第１実施の形態のカウンタを示すブロック図である。
【図１１】本発明による第１実施の形態のクロック相選択回路を示すブロック図である。
【図１２】本発明による第２実施の形態の位相可変遅延回路を示す回路図である。
【図１３】本発明による第２実施の形態の8-1セレクタ回路を示す回路図である。
【図１４】本発明による第３実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図１５】本発明による第４実施の形態のデジタル制御型クロックデータリカバリ回路を示すブロック図である。
【図１６】光伝送モジュールを示すブロック図である。
【図１７】 SFI=5 Rx LSIを示すブロック図である。
【図１８】比較例のVCOタイプCDR回路のブロック構成を示すブロック図である。
【図１９】比較例の可変遅延タイプCDR回路のブロック構成を示すブロック図である。
【図２０】比較例のCDR回路の動作フローを示す流れ図である。
【図２１】比較例のCDR回路の動作概要を示すタイミング図である。
【図２２】比較例のCDR回路の動作タイミングチャートを示すタイミング図である。
【図２３】比較例のCDR回路の基本動作を示す波形図である。
【図２４】比較例のCDR回路の位相比較方式を示す波形図である。
【図２５】ワンダの定義を示す波形図である。
【図２６】比較例のワンダ量と位相切替ピッチ依存性を示すグラフ図である。
【図２７】比較例のCDR回路のワンダ発生時のクロックエッジとデータ開口部との関係を示す波形図である。
【図２８】比較例のCDR回路のワンダ発生時のデータエッジと位相比較ウィンドウとの関係を示す波形図である。
【符号の説明】
１０１、１４０１、１５０１、１９０１、２００１…入力データ、１０２、１４０２、１５０２、１９０２、２００２…データ取込みクロック（再生クロック）、１０３、１４０３、１５０３、１９０３…位相比較器、１０４、１４０４、１５０４、１９０４…UP/DOWN信号、１０５，１４０５、１５０５…レジスタ多段接続OR論理型カウンタ、１９０５…カウンタ、１０６、１４０６、１５０６、１９０６…クロック位相生成部、１０７、１４０７、１５０７…クロック相選択回路、１９０７…位相補間制御、１０８、１４０８、１５０８…位相可変遅延回路、１９０８…位相補間回路、１０９…レファレンスクロック（RefCK）、９００…位相比較器、９０１…位相比較データ取込み用EFF、９０２…EOR動作確保用1/2倍化FF、９０３…EOR、９０４…分周用EFF、１０００…レジスタ多段接続OR論理型カウンタ、１００１…UP/DOWNデータシフト部、１００２…OR回路、１００３…分周FF、１００４…FF、１１００…クロック相選択回路、１１０１…シフトレジスタ部、１１０２…UP/DOWNキャンセル部、１１０３…出力部、１１０４…シフトレジスタ、１１０５…FF、１２００…位相可変遅延回路、１２０１…バッファ、１２０２…合成回路、１２０３…8-1セレクタ、１２０４…CMOSレベル変換回路、１８０１…チャージポンプ、１８０２…ループフィルタ、１８０３…VCO、２００１…入力データ、２００２…データ取込みクロック（再生クロック）、２００３…UP信号、２００４…DOWN信号、２００５…クロック位相生成部。
Claims (3)
- 内部生成したデータ取り込みクロックのデータ出力エッジで入力データを取り込むデジタル制御型クロックデータリカバリ回路であり、
前記データ取り込みクロックのデータ出力エッジとそれより所定位相進んた第１エッジの間の第１の位相比較ウインドウに前記入力データのエッジが現れたらクロック位相をマイナス移動するためのDOWN信号を発し、前記データ取り込みクロックのデータ出力エッジとそれより所定位相遅れた第２エッジの間の第２の位相比較ウインドウに前記入力データのエッジが現れたらクロック位相をプラス移動するためのUP信号を発する位相比較器と、
前記位相比較器の位相比較動作の所定複数回分にわたる位相検出期間内で前記DOWN信号、UP信号がそれぞれ出現するかを検出して、それぞれ有効なDOWN信号、有効なUP信号として出力するカウンタと、
前記カウンタから出力したDOWN信号及びUP信号により前記データ取り込みクロックの出力位相を制御する位相制御信号を形成するクロック相選択回路と、
上記位相制御信号に応じたクロックを出力して前記データ取り込みクロックとする位相可変遅延回路を有することを特徴とするデジタル制御型クロックデータリカバリ回路。 - 前記位相可変遅延回路は、レファレンスクロックから1サイクルをN分割したN位相のクロックを生成し、上記位相制御信号に応じた位相のデータ取込みクロックを選択して出力する請求項１記載のデジタル制御型クロックデータリカバリ回路。
- 前記クロック相選択回路は、同じ位相検出期間内でDOWN信号とUP信号の双方が出現していることを前記カウンタの出力が示すときには位相制御信号を変更しないことを特徴とする請求項１記載のデジタル制御型クロックデータリカバリ回路。
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