DE69737748T2

DE69737748T2 - Laufzeitunterschiedverringerungsschaltung

Info

Publication number: DE69737748T2
Application number: DE69737748T
Authority: DE
Inventors: Yoshinori Nakahara-ku Kawasaki-shi Okajima; Tsuyoshi Nakahara-ku Kawasaki-shi Higuchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1997-05-16
Filing date: 1997-11-10
Publication date: 2008-01-31
Anticipated expiration: 2017-11-11
Also published as: EP0878910B1; EP0878910A2; KR100381121B1; EP0878910A3; KR19980086422A; DE69737748D1; US6114890A

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf Schnittstellenschaltungen, und bezieht sich insbesondere auf eine Eingabe/Ausgabe-Schnittstellenschaltung, die in Halbleiteranordnungen verwendet wird.
2. Beschreibung der verwandten Technik
Es besteht ein steigender Bedarf an Halbleiteranordnungen, die unter Verwendung von Hochfrequenzsignalen für eine Dateneingabe/ausgabe Hochgeschwindigkeitsbetriebe erzielen. Wenn Frequenzen von Dateneingangs/ausgangssignalen mit dem Ziel erhöht werden, Hochgeschwindigkeitsbetriebe zu erreichen, werden jedoch verschiedenste Faktoren zunehmend vorrangig, die eine Bemühung zur Erhöhung von Signalfrequenzen behindern könnten. Solche Faktoren müssen entfernt werden, um Hochgeschwindigkeitsbetriebe zu erzielen.
Einer der Faktoren, der eine Grenze für die Signalfrequenzen setzt, ist ein Signalzeitversatz, d.h. eine Verschiebung von Signalzeiteinstellungen. Wenn ein zur Signalsynchronisation verwendetes Eingangstaktsignal einen Zeitversatz aufweist, kann beispielsweise eine Zeiteinstellungsverschiebung eine fehlerhafte Signaldetektion verursachen, wenn andere Signal unter Verwendung dieses Taktsignals detektiert werden. Die Möglichkeit einer fehlerhaften Detektion wird mit zunehmenden Signalfrequenzen größer, so dass es der Signalzeitversatz schwierig macht, Signalfrequenzen zu erhöhen, um eine Betriebsgeschwindigkeit zu steigern.
Es gibt einige Typen eines Zeitversatzes. Ein Zeitversatz im Hinblick auf einen Anstieg und einen Abfall in einem Signal (hier im Nachstehenden als Anstieg-Abfall-Zeitversatz bezeichnet) wurde in der verwandten Technik nicht speziell behandelt. Hier bezieht sich ein Anstieg-Abfall-Zeitversatz auf eine Zeiteinstellungsverschiebung, die eine Signalan stiegzeiteinstellung und eine Signalabfallzeiteinstellung von jeweiligen gewünschten Zeiteinstellungen ablenkt.
1A und 1B sind Zeitdiagramme zur Erläuterung eines Anstieg-Abfall-Zeitversatzes eines Taktsignals.
1A zeigt einen Fall, in dem kein Anstieg-Abfall-Zeitversatz vorliegt, und 1B zeigt einen Fall, in dem ein Taktsignal einen Anstieg-Abfall-Zeitversatz aufweist. In 1A und 1B wird ein Taktsignal zusammen mit einer Referenzspannung Vref vorgeführt, die für einen Spannungsvergleich in Eingabepuffern verwendet wird. Eine Periode Thigh markiert ein Intervall, in welchem das Taktsignal HOCH ist, wenn das Taktsignal mit der Referenzspannung Vref verglichen wird, und eine Periode Tlow zeigt eine Periode, in der das Taktsignal NIEDER ist.
In 1B weist das Taktsignal einen Zeitversatz auf, da eine Übergangsperiode eines Signalanstiegs kurz ist (steiler Anstieg), und eine Übergangsperiode eines Signalabfalls lang ist (langsames Abfallen). In diesem Fall haben die Periode Thigh und die Periode Tlow von jenen in 1A verschiedene Zeitlängen. Dies bedeutet, dass nicht nur jede Periode gegenüber einer normalen Länge davon verlängert oder verkürzt ist, sondern dass auch eine Signalanstiegzeiteinstellung und eine Signalabfallzeiteinstellung von ihren erwarteten Zeiteinstellungen abweichen.
Wenn Signalanstieg- und Signalabfallzeiteinstellungen in einem Taktsignal zur Signalsynchronisation verschoben sind, können andere Signale detektiert werden, wobei fehlerhafte Ergebnisse erhalten werden. Wenn ein Anstieg-Abfall-Zeitversatz in Signalen wie Datensignalen existiert, hat ferner eine gültige Periode, in der die Daten als gültig angesehen werden, eine begrenzte Zeitspanne, die von der kürzesten von der Periode Thigh und der Periode Tlow definiert wird. Deshalb macht es ein Anstieg-Abfall-Zeitversatz schwierig, Eingangs/Ausgangssignalfrequenzen zu erhöhen, um eine Operationsgeschwindigkeit hochzutreiben.
Verschiedenste Faktoren tragen zur Generierung eines Anstieg-Abfall-Zeitversatzes bei. In einer Signalausgangsschaltung zum Ausgeben von Signalen sind Übergangsperioden zwischen einem Signalanstieg und einem Signalabfall wegen Variationen in Schaltungscharakteristika unterschiedlich. Das heißt, ein Anstieg-Abfall-Zeitversatz liegt sogar an einem Punkt vor, wo Signale aus Schaltungen ausgegeben werden. Wenn eine für einen Vergleich mit Eingangssignalen verwendete Referenzspannung Vref in Eingabepuffern zum Empfangen von Signalen schwankt, variieren letztendlich die Periode Thigh und die Periode Tlow. Außerdem können eine Übergangsperiode eines Signalanstiegs und eine übergangsperiode eines Signalabfalls in Eingabepuffern wegen einer Variation in Schaltungscharakteristika voneinander verschieden sein, was als weiterer Faktor für die Erzeugung eines Anstieg-Abfall-Zeitversatzes dient.
Es wird angenommen, dass diese Faktoren, die zur Generierung eines Anstieg-Abfall-Zeitversatzes beitragen, auf jedes Signal denselben Einfluss ausüben. Dies ist darauf zurückzuführen, dass Ausgabepuffer und Eingabepuffer im Allgemeinen jeweils dieselbe Ausbildung aufweisen, wenn sie in denselben Halbleiteranordnungen verwendet werden. Auch wird die Referenzspannung Vref von jedem der Puffer gemeinsam genutzt. Angesichts dessen kann einfach gesagt werden, dass ein Anstieg-Abfall-Zeitversatz ein üblicher Zeitversatz ist, den viele Signale gemeinsam haben.
Da in der verwandten Technik verwendete Signalfrequenzen verglichen mit Effekten von Zeitversätzen nicht hoch sind, sind gegen die Anstieg-Abfall-Zeitversätze getroffene Maßnahmen in der verwandten Technik nur auf grobe Maßnahmen begrenzt, wie den Entwurf von Schaltungen, die einen gerin gen Anstieg-Abfall-Zeitversatz aufweisen. Eine solche Maßnahme ist nicht ausreichend, und ein Anstieg-Abfall-Zeitversatz muss aktiv reduziert werden, um Signalfrequenzen zu erhöhen und Betriebsgeschwindigkeiten hochzutreiben.
Demgemäß besteht Bedarf an einer Schaltung, die einen Anstieg-Abfall-Zeitversatz reduzieren kann.
Wenn Zeitversätze zwischen Eingangsdatensignalen vorliegen, können ferner Zeiteinstellungsverschiebungen eine fehlerhafte Datendetektion verursachen.
Es gibt einige Typen von Zeitversätzen. Einer der am häufigsten beobachteten Zeitversätze ist eine Zeiteinstellungsverschiebung zwischen Signalen, die durch unterschiedliche Pfad-Layouts von Signalverdrahtungsleitungen verursacht wird. Wenn jede Signalleitung eine unterschiedliche Pfadlänge hat, kommt jedes Signal an einem Ziel zu einer unterschiedlichen Zeiteinstellung an, wenn Signale von einem Chip zu einem anderen Chip gesendet werden. Auch wenn Pfadlängen gleich sind, führten Pfad-Leitweg-Differenzen zu einer Variation der Kapazität, Induktanz, etc., zwischen Signalleitungen, wodurch eine Variation der Signalausbreitungsgeschwindigkeit hervorgerufen wird. Wenn dies geschieht, enthalten am Ziel empfangene Signale letztendlich Zeitversätze zwischen den Signalen.
Der Zeitversatz zwischen Signalen wurde in der verwandten Technik umfassend behandelt, und es gibt Schaltungen, die ausgebildet sind, die Zeitversätze zwischen Signalen zu reduzieren.
Das EP-0 445 574 offenbart beispielsweise eine unter die Bedingungen des Oberbegriffs fallende Schaltung, die lokale Taktsignale mit einer ausgewählten Phasenbeziehung zu einem Systemtaktsignal generiert.
Der Anstieg-Abfall-Zeitversatz stellt ein eigenes Problem dar, wie vorher beschrieben, verursacht jedoch auch ein Problem, wenn der Anstieg-Abfall-Zeitversatz das Ausmaß beeinträchtigt, in dem Zeitversätze zwischen Signalen reduziert werden. Wenn Signale, die ein Taktsignal zur Synchronisation enthalten, Anstieg-Abfall-Zeitversätze erfahren, kann eine Schaltung zur Reduktion von Zeitversätzen zwischen Signalen verwendet werden. Da jede Signalzeiteinstellung aufgrund eines Anstieg-Abfall-Zeitversatzes eine Unsicherheit beinhaltet, kann jedoch eine Ausrichtung von Signalen nur so genau sein wie diese Unsicherheit. Zeitversätze zwischen Signalen können nämlich reduziert werden, aber einige Zeitversätze zwischen Signalen bleiben im Ausmaß dieser Unsicherheit unweigerlich bestehen.
Demgemäß besteht Bedarf an einer Schaltung, die einen Zeitversatz zwischen Signalen reduzieren kann, ohne durch einen üblichen Zeitversatz beeinträchtigt zu werden, der in Signalen gleichermaßen vorliegt.
ZUSAMMENFASSUNG DER ERFINDUNG
Demgemäß ist es eine allgemeine Aufgabe der vorliegenden Erfindung, eine Schaltung vorzusehen, welche die oben beschriebenen Notwendigkeiten erfüllen kann.
Es ist eine weitere und spezifischere Aufgabe der vorliegenden Erfindung, eine Schaltung vorzusehen, die einen Anstieg-Abfall-Zeitversatz reduzieren kann.
Die Erfindung ist in dem unabhängigen Anspruch definiert, auf den nun Bezug zu nehmen ist. Vorteilhafte Ausführungsformen sind in den Unteransprüchen ausgeführt.
Andere Ziele und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung hervor, die in Verbindung mit den beigeschlossenen Zeichnungen zu lesen ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A und 1B sind Zeitdiagramme zur Erläuterung eines Anstieg-Abfall-Zeitversatzes eines Taktsignals;
2 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einem Prinzip der vorliegenden Erfindung;
3 ist ein Blockbild, das eine Konfiguration zeigt, in der eine Zeitversatzreduktionsschaltung von 2 zur Zeitversatzreduktion eines weiteren Signals zusätzlich zu einem Taktsignal verwendet wird;
4 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung;
5A bis 5O sind Zeitdiagramme, die Signale S1 bis S15 von 4 zeigen;
6A und 6B sind Zeitdiagramme zur Erläuterung, wie sich Kantenzeiteinstellungen der Signale S8 bis S11 auf Kanten eines phasenabgeglichenen Taktsignals und eines verzögerten Taktsignals beziehen;
7A und 7B sind Zeitdiagramme, die eine Situation zeigen, in der eine Verzögerung zu groß ist, wenn sie unter Verwendung von Anstiegkanten des verzögerten Taktsignals beurteilt wird, und zu klein ist, wenn sie auf der Basis von Abfallkanten des verzögerten Taktsignals beurteilt wird;
8 ist ein Schaltbild eines Komplementsignalgenerators einer in 4 gezeigten Phasenverzögerungsschaltung;
9 ist ein Schaltbild eines Frequenzteilers;
10 ist ein Schaltbild einer Phasenvergleichsschaltung;
11 ist ein Schaltbild einer Schieberegister-Treibschaltung;
12A bis 12G sind Zeitdiagramme, die in 11 gezeigte Signale SA bis SG zeigen;
13 ist ein Schaltbild eines Schieberegisters einer Phasenabgleichschaltung;
14 ist ein Schaltbild der Phasenabgleichschaltung;
15 ist ein Schaltbild eines Schieberegisters der Phasenverzögerungsschaltung;
16 ist ein Schaltbild einer Verzögerungsleitung;
17 ist ein Blockbild, das eine Variation der Zeitversatzreduktionsschaltung von 4 zeigt;
18 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung angewendet wird;
19 ist ein Blockbild einer Ausführungsform einer Eingabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird;
20 ist ein Blockbild einer Ausführungsform einer Ausgabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird;
21 ist ein Blockbild, das eine Variation der Ausführungsform einer Ausgabeschnittstellenschaltung zeigt, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird;
22 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einem anderen Prinzip, das nicht Teil des Umfangs der vorliegenden Erfindung ist;
23 ist ein Blockbild, das eine Konfiguration zeigt, in der die Zeitversatzreduktionsschaltung von 22 für eine Zeitversatzreduktion eines weiteren Signals zusätzlich zum Taktsignal verwendet wird;
24 ist ein Blockbild einer Zeitversatzreduktionsschaltung, die nicht gemäß einer Ausführungsform der vorliegenden Erfindung ist;
25A bis 25L sind Zeitdiagramme, die Signale S0 bis S9 von 24 zeigen;
26A und 26B sind Zeitdiagramme zur Erläuterung eines Phasenabgleichs;
27 ist ein Schaltbild eines Eingabepuffers;
28 ist ein Schaltbild eines Frequenzteilers, der in einer Zeiteinstellungsdetektionsschaltung von 24 enthalten ist;
29A bis 29I sind Zeitdiagramme, die Signaländerungen an Knoten N1 bis N9 der in 24 gezeigten Zeiteinstellungsdetektionsschaltung zeigen;
30 ist ein Schaltbild eines Schieberegisters;
31 ist ein Schaltbild einer Phasenabgleichschaltung;
32 ist ein Schaltbild einer Variation der Phasenabgleichschaltung;
33 ist ein Schaltbild einer weiteren Variation der Phasenabgleichschaltung;
34 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung von 22 oder 23 angewendet wird;
35 ist ein Blockbild einer Ausgabeschnittstelle, in der die Zeitversatzreduktionsschaltung von 24 eingesetzt wird;
36 ist ein Blockbild einer weiteren Ausgabeschnittstelle, in der die Zeitversatzreduktionsschaltung von 24 eingesetzt wird;
37 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einem anderen Prinzip, das nicht Teil des Umfangs der vorliegenden Erfindung ist;
38 ist ein Blockbild, das eine Konfiguration zeigt, in der die Zeitversatzreduktionsschaltung von 37 für eine Zeitversatzreduktion eines weiteren Signals zusätzlich zu einem Taktsignal verwendet wird;
39 ist ein Blockbild einer Zeitversatzreduktionsschaltung, die nicht gemäß einer Ausführungsform der vorliegenden Erfindung ist;
40A bis 40L sind Zeitdiagramme, die Signale R1, R2, CLK, CLK1, /CLK1, und S0 bis S7 von 39 zeigen;
41 ist ein Schaltbild einer ersten Periodenmessschaltung;
42A bis 42E sind Zeitdiagramme, die Signale S7, S8, S9, S10, S11 von 39 zeigen;
43 ist ein Schaltbild eines Schieberegisters einer Phasenabgleichschaltung;
44 ist ein Schaltbild einer Phasenabgleichschaltung;
45 ist ein Schaltbild einer Variation der Phasenabgleichschaltung;
46 ist ein Schaltbild einer weiteren Variation der Phasenabgleichschaltung;
47 ist ein Schaltbild einer zweiten Periodenmessschaltung;
48 ist ein Schaltbild einer dritten Periodenmessschaltung;
49 ist ein Schaltbild einer vierten Periodenmessschaltung;
50 ist ein Schaltbild einer fünften Periodenmessschaltung;
51 ist ein Schaltbild einer sechsten Periodenmessschaltung;
52 ist ein Schaltbild einer siebenten Periodenmessschaltung;
53 ist ein Schaltbild einer achten Periodenmessschaltung;
54 ist ein Schaltbild einer neunten Periodenmessschaltung;
55A bis 55E sind Zeitdiagramme, die Signale S1, S2, S4 und SS von 54 zeigen;
56 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird;
57 ist ein Blockbild einer Eingabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird;
58 ist ein Blockbild einer Ausführungsform einer Ausgabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird;
59 ist ein Blockbild, das eine Variation der Ausgabeschnittstellenschaltung zeigt, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird;
60 ist ein Blockbild, einer Schaltung der verwandten Technik zur Reduktion eines Zeitversatzes zwischen Signalen;
61 ist ein Blockbild einer Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen gemäß der vorliegenden Erfindung;
62 ist ein Blockbild einer in 61 gezeigten HF-Zeitversatzmessschaltung;
63A bis 63B sind Zeitdiagramme zur Erläuterung von Betrieben der HF-Zeitversatzmessschaltung;
64 ist ein Schaltbild der HF-Zeitversatzmessschaltung;
65 ist ein Schaltbild einer Kantenabgleichschaltung von 61;
66 ist ein Schaltbild eines Schieberegisters;
67 ist ein Blockbild einer in 61 gezeigten Schaltung zur Messung eines Zeitversatzes zwischen Signalen;
68A bis 68E sind Zeitdiagramme, die Signale von 67 zeigen;
69 ist ein Schaltbild der Schaltung zur Messung eines Zeitversatzes zwischen Signalen;
70 ist ein Schaltbild einer Verzögerungsschaltung;
71 ist ein Schaltbild eines Schieberegisters;
72A bis 72E sind Zeitdiagramme, die 68A bis 68E entsprechen und Signale zeigen, wenn ein anderes Kalibrierungssignal als jenes von 68A bis 68E in einem Kalibrierungsmodus zur Reduktion von Zeitversätzen zwischen Signalen verwendet wird;
73A bis 73F sind Zeitdiagramme, die Signale zeigen, wenn ein anderes Kalibrierungstaktsignal in dem Kalibrierungsmodus zur Reduktion von Zeitversätzen zwischen Signalen verwendet wird;
74 ist ein Blockbild einer zweiten Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, die nicht gemäß der vorliegenden Erfindung ist;
75 ist ein Blockbild einer dritten Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, die nicht gemäß der vorliegenden Erfindung ist;
76 ist ein Schaltbild einer HF-Zeitversatzmessschaltung von 75;
77 ist ein Blockbild einer vierten Ausführungsform eines Zeitversatzes zwischen Signalen, die nicht gemäß der vorliegenden Erfindung ist; und
78 ist ein Schaltbild einer Taktzeitversatzmessschaltung von 77.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden werden Prinzipien und Ausführungsformen der vorliegenden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
2 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einem Prinzip der vorliegenden Erfindung. Eine Zeitversatzreduktionsschaltung 10 enthält eine Phasenabgleichschaltung 11, eine Phasenverzögerungsschaltung 12 und eine Phasenvergleichsschaltung 13. Die Phasenabgleich schaltung 11 empfängt ein Taktsignal CLK, und gleicht eine Phase des Taktsignals CLK ab, um ein phasenabgeglichenes Taktsignal CLK1 auszugeben. Das phasenabgeglichene Taktsignal CLK1 wird einer Phasenverzögerungsschaltung 12 zugeführt. Die Phasenverzögerungsschaltung 12 verzögert das phasenabgeglichene Taktsignal CLK1 um einen vorherbestimmten Phasenbetrag, um ein verzögertes Taktsignal CLK2 zu generieren. Das phasenabgeglichene Taktsignal CLK1 und das verzögerte Taktsignal CLK2 werden in eine Phasenvergleichsschaltung 13 eingegeben. Die Phasenvergleichsschaltung 13 vergleicht Phasen von Kanten zwischen dem phasenabgeglichenen Taktsignal CLK1 und dem verzögerten Taktsignal CLK2, und steuert die Phasenabgleichschaltung 11 so, dass diese Kanten eine vorherbestimmte Phasenbeziehung erfüllen. Detailliert wird die Phasenabgleichschaltung 11 gesteuert, um das phasenabgeglichene Taktsignal CLK1 mit der Periode Thigh und der Periode Tlow auszugeben, die einander gleichen.
Die Phasenabgleichschaltung 11 hat eine Funktion zum Abgleichen einer Anstiegzeiteinstellung und einer Abfallzeiteinstellung des Taktsignals CLK jeweils in verschiedenen Richtungen. Ein Abgleich, um eine Anstiegzeiteinstellung hinsichtlich der Zeit vorwärts oder rückwärts zurückzusetzen, kann nämlich in einer anderen Richtung vorgenommen werden als ein Abgleich, um eine Abfallzeiteinstellung vorwärts oder rückwärts zurückzusetzen. Beispielsweise kann die Anstiegzeiteinstellung verzögert werden, wohingegen die Abfallzeiteinstellung vorgesetzt wird. Durch solche Abgleiche wird das phasenabgeglichene Taktsignal CLK1 gesteuert, um die Periode Thigh und die Periode Tlow aufzuweisen, die einander gleichen.
Die Phasenverzögerungsschaltung 12 setzt eine Serie von Verzögerungselementen ein, um das phasenabgeglichene Taktsignal CLK1 um einen vorherbestimmten Phasenbetrag zu verzö gern. Dieser vorherbestimmte Phasenbetrag ist 180°, so dass das phasenabgeglichene Taktsignal CLK1 um T/2 verzögert wird, wenn der Zyklus des phasenabgeglichenen Taktsignals CLK1 T ist.
Die Phasenvergleichsschaltung 13 vergleicht Phasen zwischen einer Anstiegkante des phasenabgeglichenen Taktsignals CLK1 und einer Abfallkante des verzögerten Taktsignals CLK2 und steuert die Phasenabgleichschaltung 11 so, dass diese Kanten dieselbe Zeiteinstellung aufweisen. Abwechselnd können eine Abfallkante des phasenabgeglichenen Taktsignals CLK1 und eine Anstiegkante des verzögerten Taktsignals CLK2 hinsichtlich ihrer Phasen miteinander verglichen werden, und die Phasenabgleichschaltung 11 wird gesteuert, um diese Kanten auf dieselbe Zeiteinstellung zu setzen. Durch solche Abgleiche wird das phasenabgeglichene Taktsignal CLK1 gesteuert, um die Periode Thigh und die Periode Tlow aufzuweisen, die einander gleichen.
3 ist ein Blockbild, das eine Konfiguration zeigt, in der die Zeitversatzreduktionsschaltung 10 für eine Zeitversatzreduktion eines weiteren Signals zusätzlich zu einem Taktsignal verwendet wird. In 3 wird das Steuersignal von der Phasenvergleichsschaltung 13 nicht nur der Phasenabgleichschaltung 11 zugeführt, die das Taktsignal CLK empfängt, sondern auch einer Phasenabgleichschaltung 11A zugeführt, die ein weiteres Signal empfängt. Die Phasenabgleichschaltung 11A führt denselben Phasenabgleich durch wie jener der Phasenabgleichschaltung 11 in Bezug auf das empfangene Signal.
Faktoren, die einen Anstieg-Abfall-Zeitversatz verursachen, wirken identisch an jedem Signal, wie vorher beschrieben. Wenn ein Phasenabgleich zur Reduktion eines Anstieg-Abfall-Zeitversatzes des Taktsignals auch an das andere Signal angelegt wird, wie in 3 gezeigt, kann daher auch ein Anstieg-Abfall-Zeitversatz dieses Signals reduziert werden. Auf diese Weise werden Anstieg-Abfall-Zeitversätze anderer Signale auf der Basis des Taktsignals CLK reduziert.
Die Zeitversatzreduktionsschaltung 10 der vorliegenden Erfindung, wie oben beschrieben, enthält die Phasenabgleichschaltung 11 zum Abgleichen einer Phase des Taktsignals CLK und die Phasenverzögerungsschaltung 12 zum Verzögern des phasenabgeglichenen Taktsignals CLK1 um den vorherbestimmten Phasenbetrag, und vergleicht Phasen von Kanten zwischen dem phasenabgeglichenen Taktsignal CLK1 und dem verzögerten Taktsignal CLK2, um die Phasenabgleichschaltung 11 so zu steuern, dass diese Kanten eine vorherbestimmte Phasenbeziehung erfüllen. Dies erzielt einen geeigneten Abgleich des phasenabgeglichenen Taktsignals CLK1, so dass das phasenabgeglichene Taktsignal CLK1 die Periode Thigh und die Periode Tlow aufweist, die einander gleichen, wodurch der Anstieg-Abfall-Zeitversatz des Taktsignals CLK reduziert wird. Ferner können, auf der Basis des Taktsignals CLK, auch Anstieg-Abfall-Zeitversätze anderer Signale reduziert werden, indem die Tatsache genutzt wird, dass Anstieg-Abfall-Zeitversätze in Bezug auf jedes Signal identisch sind.
Im Folgenden werden Ausführungsformen des oben beschriebenen Prinzips mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
4 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung. 5A bis 5O sind Zeitdiagramme, die Signale S1 bis S15 von 4 zeigen. In 5A bis 5O zeigt eine linke Hälfte der Figuren Phasenbeziehungen zwischen den Signalen vor der Vollendung eines gewünschten Phasenabgleichs, und eine rechte Hälfte der Figuren veranschaulicht die Phasenbeziehungen nach der Vollendung des gewünschten Phasenabgleichs.
Die Zeitversatzreduktionsschaltung von 4 empfängt das Taktsignal CLK (Signal S2), und gibt das phasenabgeglichene Taktsignal CLK1 (Signal S3) nach einer Reduktion eines Anstieg-Abfall-Zeitversatzes des Taktsignals CLK aus.
Die Zeitversatzreduktionsschaltung von 4 enthält die Phasenabgleichschaltung 11, die Phasenverzögerungsschaltung 12 und die Phasenvergleichsschaltung 13.
Die Phasenabgleichschaltung 11 enthält eine Phasenabgleichschaltung 21 und ein Schieberegister 22. Die Phasenabgleichschaltung 21 gleicht eine Phase des empfangenen Signals S2 (CLK) ab, und generiert das phasenabgeglichene Signal S3 (CLK1). Das Signal S3 wird der Phasenverzögerungsschaltung 12 zugeführt.
Die Phasenverzögerungsschaltung 12 enthält einen Komplementsignalgenerator 23, Frequenzteiler 24-1 bis 24-4, Verzögerungsleitungen 25-1 und 25-2, und ein Schieberegister 26. Betriebe der Phasenverzögerungsschaltung 12 werden nachstehend detailliert beschrieben. Kurz gefasst, der Komplementsignalgenerator 23 generiert Komplementsignale S4 und S5 ansprechend auf das Signal S3, wie in 5D und 5E gezeigt. Die Frequenzteiler 24-1 und 24-2 teilen eine Frequenz des Signals S4 in die Hälfte, um Komplementsignale S6 und S8 zu generieren, die an Anstiegkanten des Signals S4 umschalten. Die Frequenzteiler 24-3 und 24-4 teilen eine Frequenz des Signals S5 in die Hälfte, um Signale S7 und S11 zu generieren, die an Anstiegkanten des Signals S5 umschalten. Die Verzögerungsleitung 25-1 verzögert das Signal S6, um ein Signal S9 zu generieren, und die Verzögerungsleitung 25-2 verzögert ein Signal S7, um ein Signal S10 zu generieren. Die durch die Verzögerungsleitung 25-1 und die Verzögerungsleitung 25-2 eingeführten Verzögerungen sind gleich. Die Signale S8, S9, S10 und S11 werden von der Phasenverzögerungsschaltung 12 der Phasenvergleichsschaltung 13 zugeführt.
Das Schieberegister 26 der Phasenverzögerungsschaltung 12 wird zur Steuerung der Verzögerungen der Verzögerungsleitungen 25-1 und 25-2 verwendet. Um die Verzögerungen der Verzögerungsleitungen 25-1 und 25-2 mit einem vorherbestimmten Verzögerungsbetrag abzugleichen, operiert das Schieberegister 26 unter der Steuerung einer Phasenvergleichsfunktion der Phasenvergleichsschaltung 13. Die Phasenvergleichsfunktion der Phasenvergleichsschaltung 13 in Bezug auf die Steuerung der Phasenverzögerungsschaltung 12 kann in der Phasenverzögerungsschaltung 12 enthalten sein. In diesem Fall sind keine Rückkopplungseingänge in die Phasenverzögerungsschaltung 12 mehr notwendig, und eine Konfiguration wird gleich wie jene von 2. In 4 wird die Phasenvergleichsfunktion in Bezug auf die Phasenverzögerungsschaltung 12 unter Nutzung der Phasenvergleichsfunktion der Phasenvergleichsschaltung 13 vorgenommen, um eine Größe der Schaltung zu verringern.
Unter den von der Phasenverzögerungsschaltung 12 der Phasenvergleichsschaltung 13 zugeführten Signalen koinzidiert jede Kante des Signals S8 mit Anstiegkanten des phasenabgeglichenen Taktsignals CLK1 (Signal S3), und jede Kante des Signals S9 entspricht Anstiegkanten des phasenabgeglichenen Taktsignals CLK1 (Schaltung S3) mit einer bestimmten Verzögerung. Ferner entspricht jede Kante des Signals S10 mit Abfallkanten des phasenabgeglichenen Taktsignals CLK1 (Signal S3) mit einer bestimmten Verzögerung, und jede Kante des Signals S11 koinzidiert mit Abfallkanten des phasenabgeglichenen Taktsignals CLK1 (Signal 3). 6A und 6B sind Zeitdiagramme zur Erläuterung, wie sich Kantenzeiteinstellungen der Signals S8 bis S11 auf Kanten des phasenabgeglichenen Taktsignals CLK1 und des (imaginären) verzögerten Taktsignals CLK2 beziehen.
Die Phasenvergleichsschaltung 13 enthält die Phasenver gleichsschaltungen 27-1 und 27-2, Schieberegister-Treibschaltungen 28 und 29, und NICHT-UND-Schaltungen 31 bis 34. Die Phasenvergleichsschaltung 27-1 vergleicht Anstiegkanten zwischen dem Signal S8 und dem Signal S10, und stellt ein Signal S12 auf HOCH, wenn die Anstiegkante des Signals S8 vor der Anstiegkante des Signals S10 liegt. Wenn die Anstiegkante des Signals S10 vor der anderen liegt, wird hingegen ein Signal S13 auf HOCH gestellt. Da der Zielphasenbetrag 180° beträgt, ist das Signal S12 HOCH, wenn die Verzögerung zu groß ist, und das Signal S13 ist HOCH, wenn die Verzögerung zu klein ist, wie in 6A und 6B ersichtlich ist.
Die Phasenvergleichsschaltung 27-2 vergleicht Anstiegkanten zwischen dem Signal S9 und dem Signal S11, und stellt ein Signal S14 auf HOCH, wenn die Anstiegkante des Signals S9 vor der Anstiegkante des Signals S11 liegt. Wenn die Anstiegkante des Signals S11 vor der anderen liegt, wird hingegen ein Signal S15 auf HOCH gestellt. Da der Zielphasenbetrag 180° beträgt, ist das Signal S14 HOCH, wenn die Verzögerung zu klein ist, und das Signal S15 ist HOCH, wenn die Verzögerung zu groß ist, wie in 6A und 6B ersichtlich ist.
Die Prüfung des Verzögerungsbetrags durch die Phasenvergleichsschaltung 27-1 betrifft Abfallkanten des verzögerten Taktsignals CLK2, das in 6B gezeigt ist. Die Prüfung des Verzögerungsbetrags durch die Phasenvergleichsschaltung 27-2 wird in Bezug auf Anstiegkanten des verzögerten Taktsignals CLK2 vorgenommen. Während eines Prozesses des Abgleichs eines Zeitversatzes sind die Periode Thigh und die Periode Tlow des phasenabgeglichenen Taktsignals CLK1 nicht gleich, so dass die Prüfung des Verzögerungsbetrags durch die Phasenvergleichsschaltung 27-1 ein von der Prüfung des Verzögerungsbetrags durch die Phasenvergleichsschaltung 27-2 verschiedenes Ergebnis erzeugen kann. 7A und 7B sind Zeitdiagramme, die eine Situation zeigen, in der die Verzögerung zu groß ist, wenn sie unter Verwendung der Anstiegkanten des verzögerten Taktsignals CLK2 beurteilt wird, und zu klein ist, wenn sie auf der Basis der Abfallkanten des verzögerten Taktsignals CLK2 beurteilt wird.
Die NICHT-UND-Schaltung 31 der Phasenvergleichsschaltung 13 steuert die Schieberegister-Treibschaltung 28, um den Betrag der Verzögerung zu reduzieren, wenn beide der Phasenvergleichsschaltungen 27-1 und 27-2 finden, dass die Verzögerung zu groß ist. Das heißt, die Verzögerung wird verringert, wenn sowohl die Anstiegkanten als auch die Abfallkanten des verzögerten Taktsignals CLK2 eine zu große Verzögerung zeigen. Die NICHT-UND-Schaltung 32 steuert die Schieberegister-Treibschaltung 28, um den Betrag der Verzögerung zu erhöhen, wenn beide der Phasenvergleichsschaltungen 27-1 und 27-2 finden, dass die Verzögerung zu klein ist. Das heißt, die Verzögerung wird erhöht, wenn sowohl die Anstiegkanten als auch die Abfallkanten des verzögerten Taktsignals CLK2 eine zu kleine Verzögerung zeigen. Die Schieberegister-Treibschaltung 28 steuert die Phasenverzögerungsschaltung 12, um eine geeignete Verzögerung zu erzielen.
Die NICHT-UND-Schaltung 33 der Phasenvergleichsschaltung 13 steuert die Schieberegister-Treibschaltung 29, um zu bewirken, dass in dem phasenabgeglichenen Taktsignal CLK1 hinsichtlich der Zeit Anstiegkanten verzögert werden, und Abfallkanten vorgesetzt werden, wenn die Phasenvergleichsschaltung 27-1 eine zu große Verzögerung findet, und die Phasenvergleichsschaltung 27-2 eine zu kleine Verzögerung detektiert. Wenn hingegen die Phasenvergleichsschaltung 27-1 eine zu kleine Verzögerung detektiert, und die Phasenvergleichsschaltung 27-2 eine zu große Verzögerung findet (z.B. wie in 7A und 7B gezeigt), steuert die NICHT-UND-Schal tung 34 die Schieberegister-Treibschaltung 29, um zu bewirken, dass in dem phasenabgeglichenen Taktsignal CLK1 die Anstiegkanten vorgesetzt und die Abfallkanten verzögert werden. Die Schieberegister-Treibschaltung 29 steuert die Phasenabgleichschaltung 11, um das phasenabgeglichene Taktsignal CLK1 so abzugleichen, dass das phasenabgeglichene Taktsignal CLK1 die Periode Thigh und die Periode Tlow aufweist, die einander gleichen.
In der linken Hälfte von 5A bis 5O ist ein Fall gezeigt, in dem beide der Phasenvergleichsschaltungen 27-1 und 27-2 eine zu kleine Verzögerung detektieren. Die Signale S13 und S14, wie in der linken Hälfte gezeigt, werden generiert, um die Verzögerung durch die Schieberegister-Treibschaltung 28 abzugleichen. Auf der rechten Seite von 5A bis 5O ist ein Fall gezeigt, in dem die Verzögerung bereits mit dem Zielverzögerungsbetrag (180°) abgeglichen wurde. Die Signale S13 und S15 werden generiert, um die Periode Thigh und die Periode Tlow durch die Schieberegister-Treibschaltung 29 abzugleichen.
Die Zeitversatzreduktionsschaltung von 4 enthält, wie oben beschrieben, die Phasenvergleichsschaltung 13, um Phasen zwischen den Signalen äquivalent zu dem phasenabgeglichenen Taktsignal CLK1 und den der Phasenverzögerungsschaltung 12 entsprechenden Signalen zu vergleichen. Auf der Basis der Phasenvergleichsergebnisse wird die Verzögerung der Phasenverzögerungsschaltung 12 mit dem vorherbestimmten Verzögerungsbetrag (180°) abgeglichen, und die Phasenabgleichschaltung 11 wird auch gesteuert, um das phasenabgeglichene Taktsignal CLK1 mit der Periode Thigh und der Periode Tlow auszugeben, die einander gleichen.
Im Folgenden wird jedes Element der in 4 gezeigten Zeitversatzreduktionsschaltung beschrieben.
8 ist ein Schaltbild des Komplementsignalgenera tors 23 der in 4 gezeigten Phasenverzögerungsschaltung 12. Der Komplementsignalgenerator 23 enthält Inverter 41 bis 45. Das Signal S3 (phasenabgeglichenes Taktsignal CLK1) wird eingegeben, und das Signal S4 mit derselben Phase und das Signal S5 mit der entgegengesetzten Phase werden ausgegeben.
9 ist ein Schaltbild eines Frequenzteilers 24. Der Frequenzteiler 24 wird als beliebiger der Frequenzteiler 24-1 bis 24-4 in der Phasenverzögerungsschaltung 12 von 4 verwendet.
Der Frequenzteiler 24 enthält NICHT-UND-Schaltungen 46 bis 53 und Inverter 54 bis 56, und teilt eine Frequenz eines Eingangssignals in die Hälfte. Der Frequenzteiler 24 empfängt entweder das Signal S4 oder das Signal S5 (jeweils in 5D oder 5E gezeigt) als Eingangssignal, und generiert das Signal S6, S7, S8 oder S11. Ein in 5A gezeigtes Rücksetzsignal S1 wird entweder einem Knoten N1 oder einem Knoten N2 zugeführt, um die Phase des Ausgangssignals zu invertieren. Eine Konfiguration des Frequenzteilers 24 liegt im Umfang des üblichen Standes der Technik, und eine Beschreibung seiner Betriebe wird weggelassen.
10 ist ein Schaltbild einer Phasenvergleichsschaltung 27. Die Phasenvergleichsschaltung 27 wird als beliebige der Phasenvergleichsschaltungen 27-1 und 27-2 in der Phasenvergleichsschaltung 13 verwendet, die in 4 gezeigt ist. Die Phasenvergleichsschaltung 27 empfängt die Signale S8 und S10 (oder die Signale S9 oder S11), und gibt die Signale S12 und S13 (oder die Signale S14 und S15) aus.
Die Phasenvergleichsschaltung 27 enthält NICHT-UND-Schaltungen 60 bis 64 und Inverter 65 bis 69. Die NICHT-UND-Schaltungen 63 und 64 bilden zusammen eine Verriegelung. In dieser Verriegelung sind zwei Eingänge NIEDER in einem Initialstatus, und zwei Ausgänge sind HOCH, wie in 10 gezeigt. Es wird angenommen, dass eine Anstiegkante des Si gnals S10 (oder S11) vor einer Anstiegkante des Signals S8 (oder S9) liegt. In diesem Fall wird ein Ausgang der NICHT-UND-Schaltung 62 HOCH, bevor ein Ausgang der NICHT-UND-Schaltung 61 HOCH wird. Die NICHT-UND-Schaltung 64 stellt so einen Ausgang davon auf NIEDER, wohingegen die NICHT-UND-Schaltung 63 einen Ausgang davon auf einem HOCH-Pegel hält. Dieser Zustand wird verriegelt, und ändert sich so nicht, auch wenn der Ausgang der NICHT-UND-Schaltung 61 durch die Anstiegkante des Signals S8 (oder S9) auf HOCH geändert wird.
Wenn die Anstiegkante des Signals S10 (oder S11) vor der Anstiegkante des Signals S8 (oder S9) liegt, bleibt auf diese Weise das aus der Phasenvergleichsschaltung 27 ausgegebene Signal S12 (oder S14) auf einem NIEDER-Pegel, und das Signal S13 (oder S15) wechselt von NIEDER auf HOCH. Wenn hingegen die Anstiegkante des Signals S8 (oder S9) vor der Anstiegkante des Signals S10 (oder S11) liegt, wechselt das Signal S12 (oder S14) von NIEDER auf HOCH, während das Signal S13 (oder S15) auf dem NIEDER-Pegel bleibt.
Auf diese Weise kann eine Prüfung dahingehend vorgenommen werden, welche der beiden Anstiegkanten, die in die Phasenvergleichsschaltung 27 eingegeben werden, vor der anderen liegt, indem herausgefunden wird, welches der beiden Ausgangssignale der Phasenvergleichsschaltung 27 auf HOCH geändert wird.
Ein Ausgang des Inverters 67 wird zum Zurücksetzen des Zustands der Verriegelung in einen Initialzustand verwendet, indem gleichzeitig die Ausgänge der NICHT-UND-Schaltungen 61 und 62 zu einer geeigneten Zeiteinstellung auf NIEDER geändert werden. Wenn eine solche Konfiguration nicht eingesetzt wird, wird der Zustand der Verriegelung umgekehrt, wenn das Signal S10 (oder S11) vor dem Signal S8 (oder S9) auf NIEDER zurückkehrt, nachdem die Ausgänge der NICHT-UND-Schaltungen 61 und 62 HOCH werden, wodurch das Signal S12 (oder S14) auf HOCH geändert wird. Um dies zu vermeiden, werden die Ausgänge der NICHT-UND-Schaltungen 61 und 62 zur selben Zeit auf NIEDER zurückgesetzt.
11 ist ein Schaltbild der Schieberegister-Treibschaltung 28 (oder 29).
Die Schieberegister-Treibschaltung 28 (29) enthält NICHT-UND-Schaltungen 71 bis 74, Inverter 75 bis 78, eine NICHT-UND-Schaltung 79, einen Inverter 80, WEDER-NOCH-Schaltungen 81 und 82, NICHT-UND-Schaltungen 83 bis 90 und Inverter 91 bis 93. Die NICHT-UND-Schaltungen 83 bis 90 und die Inverter 91 bis 93 bilden zusammen einen Binärzähler.
Hier werden Eingänge in die Schieberegister-Treibschaltung 28 (29) als Signale SA und SB bezeichnet. In dem Fall der Schieberegister-Treibschaltung 28 wechselt entweder das Signal SA oder das Signal SB in konstanten Intervallen zwischen HOCH und NIEDER, in Abhängigkeit davon, ob die Verzögerung zu erhöhen oder zu verringern ist. In dem Fall der Schieberegister-Treibschaltung 29 wechselt entweder das Signal SA oder das Signal SB in konstanten Intervallen zwischen HOCH und NIEDER, in Abhängigkeit davon, ob die Periode Thigh des phasenabgeglichenen Taktsignals CLK1 zu verlängern oder zu verkürzen ist.
12A bis 12G sind Zeitdiagramme, die in 11 gezeigte Signale SA bis SG zeigen. In einem Beispiel von 12A bis 12G schaltet das Signal SA in konstanten Intervallen zwischen HOCH und NIEDER, und das Signal SB bleibt auf HOCH.
Ein Signal SC, das erhalten wird, indem eine NICHT-UND-Operation zwischen dem Signal SA und dem Signal SB vorgenommen wird, wird dem Binärzähler zugeführt. Betriebe des Binärzählers liegen im Umfang des üblichen Standes der Technik, und eine Beschreibung davon wird weggelassen. Der Bi närzähler gibt Signale SF und SG aus, die ein Signal, das durch das Teilen einer Frequenz des Signals SC in die Hälfte erhalten wird, bzw. ein inverses dieses frequenzgeteilten Signals sind, wie in 12F und 12G gezeigt.
Die Signale SA und SB gehen durch die WEDER-NOCH-Schaltungen 81 und 82 hindurch, um Signale SD bzw. SE zu werden.
Das Signal SD wird von der WEDER-NOCH-Schaltung 81 den NICHT-UND-Schaltungen 71 und 72 zugeführt, und das Signal SE wird von der WEDER-NOCH-Schaltung 82 an die NICHT-UND-Schaltungen 73 und 74 geliefert. Die NICHT-UND-Schaltungen 71 und 72 empfangen auch das Signal SF von dem Binärzähler, wohingegen die NICHT-UND-Schaltungen 73 und 74 das Signal SG von dem Binärzähler empfangen.
Wenn das Signal SD aus HOCH-Impulsen zusammengesetzt ist, wie in 12D gezeigt, geben daher die Inverter 75 und 76 zum Invertieren der Ausgänge der NICHT-UND-Schaltungen 71 bzw. 72 diese HOCH-Impulse nacheinander aus.
Ein in 12D gezeigter Impuls P1 geht nämlich durch die NICHT-UND-Schaltung 71 und den Inverter 75 hindurch, wenn die NICHT-UND-Schaltung 71 durch das Signal SF geöffnet wird, und ein Impuls P2 geht durch die NICHT-UND-Schaltung 72 und den Inverter 76 hindurch, wenn die NICHT-UND-Schaltung 72 durch das Signal SG geöffnet wird. Das Gleiche gilt in dem Fall, wo das Signal SE aus HOCH-Impulsen zusammengesetzt ist. In diesem Fall werden diese HOCH-Impulse nacheinander aus den Invertern 77 und 78 ausgegeben.
Auf diese Weise gibt die Schieberegister-Treibschaltung 28 HOCH-Impulse entweder aus den Invertern 75 und 76 oder aus den Invertern 77 und 78 aus, in Abhängigkeit davon, ob die Verzögerung erhöht oder verringert werden muss. Diese Impulssignale werden dem Schieberegister 26 der in 4 gezeigten Phasenverzögerungsschaltung 12 zugeführt.
Die Schieberegister-Treibschaltung 29 gibt HOCH-Impulse entweder aus den Invertern 75 und 76 oder aus den Invertern 77 und 78 aus, in Abhängigkeit davon, ob die Periode Thigh verlängert oder verkürzt werden muss. Diese Impulssignale werden dem Schieberegister 22 der Phasenabgleichschaltung 11 in 4 zugeführt.
13 ist ein Schaltbild des Schieberegisters 22 der Phasenabgleichschaltung 11. Das Schieberegister 22 enthält Inverter 101-1 bis 101-8, Inverter 102-1 bis 102-8, NICHT-UND-Schaltungen 103-1 bis 103-8, NMOS-Transistoren 104-1 bis 104-8, NMOS-Transistoren 105-1 bis 105-8, NMOS-Transistoren 106-1 bis 106-8, und NMOS-Transistoren 107-1 bis 107-8. Wenn das Rücksetzsignal S1 NIEDER wird, wird das Schieberegister 22 zurückgesetzt. Das heißt, wenn das Rücksetzsignal S1 auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 103-1 bis 103-8 HOCH, und Ausgänge der Inverter 102-1 bis 102-8 werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 103-1 bis 103-8 und einem entsprechenden der Inverter 102-1 bis 102-8 gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal S1 eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal S1 auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 13 gezeigt, sind Ausgänge Q1 bis Q4 der Inverter 101-1 bis 101-4 HOCH, und Ausgänge Q5 bis Q8 der Inverter 101-5 bis 101-8 sind NIEDER.
Wenn die Periode Thigh des phasenabgeglichenen Taktsignals CLK1 verlängert werden muss, werden HOCH-Impulse Signalleitungen A und B nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung B zugeführt wird, wird der NMOS-Transistor 104-5 eingeschaltet. Da der NMOS-Transistor 106-5 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 103-5 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 102-5 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 103-5 und dem Inverter 102-5 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q5 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q5 sind nämlich HOCH, und die Ausgänge Q6 bis Q8 sind NIEDER.
Wenn der Signalleitung A ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 104-6 eingeschaltet. Da der NMOS-Transistor 106-6 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 103-6 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 102-6 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 103-6 und dem Inverter 102-6 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q6 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q6 sind nämlich HOCH, und die Ausgänge Q7 und Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen A und B nacheinander zugeführten HOCH-Impulse die Anzahl von HOCH-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Wenn die Periode Thigh des phasenabgeglichenen Taktsignals CLK1 verkürzt werden muss, werden HOCH-Impulse nacheinander den Signalleitungen C und D zugeführt. Wenn der Signalleitung C ein HOCH-Impuls in dem in 13 gezeigten Initialstatus zugeführt wird, wird der NMOS-Transistor 105-4 eingeschaltet. Da der NMOS-Transistor 107-4 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 103-4 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 102-4 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 103-4 und dem Inverter 102-4 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q4 von HOCH auf NIEDER geändert. Die Ausgänge Q1 bis Q3 sind nämlich HOCH, und die Ausgänge Q4 bis Q8 sind NIEDER.
Wenn der Signalleitung D ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 105-3 eingeschaltet. Da der NMOS-Transistor 107-3 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 103-3 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 102-3 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 103-3 und dem Inverter 102-3 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q3 von HOCH auf NIEDER geändert. Die Ausgänge Q1 und Q2 sind nämlich HOCH, und die Ausgänge Q3 bis Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen C und D nacheinander zugeführten HOCH-Impulse die Anzahl von NIEDER-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Die Ausgangssignale Q1 bis Q8 werden der Phasenabgleichschaltung 21 zugeführt, um eine Phase des phasenabgeglichenen Taktsignals CLK1 abzugleichen.
14 ist ein Schaltbild der Phasenabgleichschaltung 21.
Die Phasenabgleichschaltung 21 enthält PMOS-Transistoren 111-1 bis 111-8, PMOS-Transistoren 112-0 bis 112-8, NMOS-Transistoren 113-0 bis 113-8, NMOS-Transistoren 114-1 bis 114-8 und einen Inverter 115.
Die Signale Q1 bis Q8 vom Schieberegister 22 werden Gates der PMOS-Transistoren 111-1 bis 111-8 bzw. der NMOS-Transistoren 114-1 bis 114-8 zugeführt. Die PMOS-Transistoren 112-0 bis 112-8 und die NMOS-Transistoren 113-0 bis 113-8 bilden gemeinsam einen Inverter, der das Taktsignal CLK als Gate-Eingang empfängt. Der Inverter 115 gibt so das phasenabgeglichene Taktsignal CLK1 mit derselben Phasenbeziehung wie das Eingangssignal aus.
In dem Initialstatus, in dem die Signale Q1 bis Q4 HOCH sind, und die Signale Q5 bis Q8 NIEDER sind, werden die PMOS-Transistoren 111-5 bis 111-8 auf der Energiespannungsseite eingeschaltet, und die NMOS-Transistoren 114-1 bis 114-4 werden auf der Erdspannungsseite eingeschaltet. In diesem Zustand veranlasst ein HOCH-Impuls des Taktsignals CLK, dass die fünf NMOS-Transistoren 113-0 bis 113-4 getrieben werden. Ferner führt ein NIEDER-Impuls des Taktsignals CLK dazu, dass die fünf PMOS-Transistoren 112-0 und 112-5 bis 112-8 getrieben werden. Auf diese Weise ist eine Treibkraft in Bezug auf eine Anstiegkante des Taktsignals CLK gleich wie eine Treibkraft für eine Abfallkante des Taktsignals CLK.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 erhöht wird, erhöht sich die Anzahl von NMOS-Transistoren, die getrieben werden, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Taktsignals CLK schrittweise erhöht, und gleichzeitig wird eine Treibkraft für eine Abfallkante des Taktsignals CLK unterdrückt, wenn die Anzahl getriebener PMOS-Transistoren verringert wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des Taktsignals CLK verkürzt, wodurch eine Anstiegkante des phasenabgeglichenen Taktsignals CLK1 vorgesetzt wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des Taktsignals CLK verlängert, wodurch eine Abfallkante des phasenabgeglichenen Taktsignals CLK1 verzögert wird.
Wenn hingegen die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 verringert wird, verringert sich die Anzahl von NMOS-Transistoren, die getrieben werden, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Taktsignals CLK reduziert, während eine Treibkraft für eine Abfallkante des Taktsignals CLK hochgetrieben wird, wenn die Anzahl getriebener PMOS-Transistoren erhöht wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des Taktsignals CLK verlängert, wodurch eine Anstiegkante des phasenabgeglichenen Taktsignals CLK1 verzögert wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des Taktsignals CLK verkürzt, wodurch eine Abfallkante des phasenabgeglichenen Taktsignals CLK1 vorgesetzt wird.
15 ist ein Schaltbild des Schieberegisters 26 der Phasenverzögerungsschaltung 12. Das Schieberegister 26 enthält WEDER-NOCH-Schaltungen 201-0 bis 201-n, Inverter 202-1 bis 202-n, NICHT-UND-Schaltungen 203-1 bis 203-n, NMOS-Transistoren 204-1 bis 204-n, NMOS-Transistoren 205-1 bis 205-n, NMOS-Transistoren 206-1 bis 206-n, und NMOS-Transistoren 207-1 bis 207-n. Wenn das Rücksetzsignal S1 NIEDER wird, wird das Schieberegister 26 zurückgesetzt. Das heißt, wenn das Rücksetzsignal S1 auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 203-1 bis 203-n HOCH, und Ausgänge der Inverter 202-1 bis 202-n werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 203-1 bis 203-n und einem entsprechenden der Inverter 202-1 bis 202-n gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal S1 eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal S1 auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 15 gezeigt, ist ein Ausgang P(0) der WEDER-NOCH-Schaltung 201-0 HOCH, wohingegen Ausgänge P(1) bis P(n) der WEDER-NOCH-Schaltungen 201-1 bis 201-n NIEDER sind. Das heißt, nur der Ausgang P(0) ist HOCH.
Wenn die Verzögerung erhöht werden muss, werden HOCH-Impulse Signalleitungen A und B nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung B zugeführt wird, wird der NMOS-Transistor 204-1 eingeschaltet. Da der NMOS-Transistor 206-1 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 203-1 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 202-1 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 203-1 und dem Inverter 202-1 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang P(0) von HOCH auf NIEDER geändert, und der Ausgang P(1) wird von NIEDER auf HOCH gestellt. In diesem Fall ist nämlich nur der Ausgang P(1) HOCH.
Wenn der Signalleitung A ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 204-2 eingeschaltet. Da der NMOS-Transistor 206-2 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 203-2 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 202-2 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 203-2 und dem Inverter 202-2 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang P(1) von HOCH auf NIEDER geändert, und der Ausgang P(2) wird von NIEDER auf HOCH gestellt. In diesem Fall ist nämlich nur der Ausgang P(2) HOCH.
Auf diese Weise kann jeder den Signalleitungen A und B nacheinander zugeführte HOCH-Impuls nur einen HOCH-Ausgang P(x) unter den Ausgängen P(0) bis P(n) einen nach dem ande ren nach links verschieben.
Wenn die Verzögerung verringert werden muss, werden HOCH-Impulse nacheinander den Signalleitungen C und D zugeführt. In diesem Fall sind Operationen des Schieberegisters 26 umgekehrt zu den oben beschriebenen, und eine Beschreibung davon wird weggelassen.
Die Ausgangssignale P(1) bis P(n) werden den Verzögerungsleitungen 25-1 und 25-2 zugeführt, um die Verzögerung der Signale abzugleichen.
16 ist ein Schaltbild einer Verzögerungsleitung 25. Die Verzögerungsleitung 25 wird als eine der Verzögerungsleitung 25-1 und der Verzögerungsleitung 25-2 verwendet.
Die Verzögerungsleitung 25 enthält einen Inverter 210, NICHT-UND-Schaltungen 211-1 bis 211-n, NICHT-UND-Schaltungen 212-1 bis 212-n, und Inverter 213-1 bis 213-n. Die NICHT-UND-Schaltungen 212-1 bis 212-n und die Inverter 213-1 bis 213-n bilden eine Serie von Verzögerungselementen.
Die NICHT-UND-Schaltungen 211-1 bis 211-n empfangen an einem Eingang davon ein inverses eines Eingangssignals SI von dem Inverter 210, und empfangen am anderen Eingang davon jeweils die Signale P(1) bis P(n). Das nur eine HOCH-Signal unter den Signalen P(1) bis P(n) wird als P(x) bezeichnet.
Die NICHT-UND-Schaltungen 211-1 bis 211-n, ausgenommen die NICHT-UND-Schaltung 211-x, haben ein NIEDER-Pegelsignal an einem Eingang davon, und geben so ein HOCH-Pegelsignal aus. Die anderen NICHT-UND-Schaltungen 212-1 bis 212-n als die NICHT-UND-Schaltung 212-x empfangen dieses HOCH-Pegelsignal an einem Eingang davon, und dienen so als Inverter für ein dem anderen Eingang davon zugeführtes Signal.
Demgemäß ermöglicht die Serie von Verzögerungselementen, die aus den NICHT-UND-Schaltungen 212-n bis zu dem Inverter 213-x+1 zusammengesetzt sind, dass sich ein HOCH- Pegelsignal durch diese ausbreitet, wenn der feste HOCH-Pegel einem Eingang der NICHT-UND-Schaltung 212-n zugeführt wird. Ein Eingang der NICHT-UND-Schaltung 212-x ist so HOCH. Der andere Eingang der NICHT-UND-Schaltung 212-x empfängt das Eingangssignal SI über den Inverter 210 und die NICHT-UND-Schaltung 211-x. In diesem Fall ermöglicht die Serie von Verzögerungselementen, die aus der NICHT-UND-Schaltung 212-x bis zu dem Inverter 213-1 zusammengesetzt ist, dass sich das Eingangssignal SI durch diese ausbreitet, während es eine bestimmte Verzögerung erfährt. Ein durch diese Ausbreitung verzögertes Signal wird als Ausgangssignal S0 erhalten. Das Ausgangssignal S0 ist, verglichen mit dem Eingangssignal SI, um eine Verzögerung verzögert, die mit der Anzahl (x) von Verzögerungselementen übereinstimmt.
Wie in Verbindung mit dem Schieberegister 26 von 15 beschrieben wurde, kann das nur eine HOCH-Signal P(x) unter den Signalen P(1) bis P(n) eine Position davon innerhalb eines Bereichs von 1 ≤ x ≤ n verschieben. Die Verwendung der Verzögerungsleitung 25 von 16 macht es daher möglich, einen gewünschten Abgleich der Signalverzögerung zu erzielen.
Unter Verwendung aller oben beschriebenen Elemente ermöglicht die Zeitversatzreduktionsschaltung von 4 der Phasenvergleichsschaltung 13, Phasen zwischen den Signalen, die dem phasenabgeglichenen Taktsignal CLK1 entsprechen, und den Signalen, die dem verzögerten Taktsignal CLK2 entsprechen, zu vergleichen, und sie stellt die Verzögerung der Phasenverzögerungsschaltung 12 auf den vorherbestimmten Phasenbetrag (180°) auf der Basis von Phasenvergleichsergebnissen ein. Ferner steuert die Zeitversatzreduktionsschaltung die Phasenabgleichschaltung 11, um das phasenabgeglichene Taktsignal CLK1 mit der Periode Thigh und der Periode Tlow zu generieren, die einander gleichen.
17 ist ein Blockbild, das eine Variation der Zeitversatzreduktionsschaltung von 4 zeigt. In 17 werden die gleichen Elemente wie jene von 4 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Eine Zeitversatzreduktionsschaltung von 17 unterscheidet sich von der Zeitversatzreduktionsschaltung von 4 nur dadurch, dass die Verzögerungsleitung 25 in einer vorherigen Stufe der Frequenzteiler 24-1 und 24-4 und des Komplementsignalgenerators 23 angeordnet ist. Jedes Element hat die gleiche Konfiguration wie in der vorhergehenden Ausführungsform, und Betriebe der Zeitversatzreduktionsschaltung sind auch gleich. So wird eine Beschreibung der Konfigurationen und der Betriebe weggelassen.
18 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung von 2 oder 3 angewendet wird. Eine Halbleiteranordnung 300 von 18 enthält eine Eingangsschaltung 301, eine Kernschaltung 302 und eine Ausgangsschaltung 303. Die Eingangsschaltung 301 empfängt Eingangssignale von einer externen Quelle, und führt die empfangenen Signale der Kernschaltung 302 zu. Ausgangssignale von der Kernschaltung 302 werden von der Halbleiteranordnung 300 über die Ausgangsschaltung 303 ausgesendet.
Die Zeitversatzreduktionsschaltung kann als Eingabeschnittstellenschaltung wie die Eingangsschaltung 301 zum Empfangen von Eingangssignalen verwendet werden, und kann als Ausgabeschnittstellenschaltung wie die Ausgangsschaltung 303 zur Transmission von Ausgangssignalen verwendet werden.
19 ist ein Blockbild einer Ausführungsform einer Eingabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird. In 19 werden die gleichen Elemente wie jene von 4 mit den selben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Das über einen Eingabepuffer 14 eingegebene Taktsignal CLK erfährt einen Phasenabgleich in der Phasenabgleichschaltung 21, und wird als phasenabgeglichenes Taktsignal CLK1 einer internen Schaltung (z.B. der Kernschaltung 302 von 18) zugeführt. Die Phasenverzögerungsschaltung 12, die Phasenvergleichsschaltung 13 und das Schieberegister 22 funktionieren auf gegenseitig verbundene Weise, um die Phasenabgleichschaltung 21 so zu steuern, dass das phasenabgeglichene Taktsignal CLK1 die Periode Thigh und die Periode Tlow aufweist, die einander gleichen. Derselbe Phasenabgleich durch die Phasenabgleichschaltung 21 und das Schieberegister 22 wird auch an ein weiteres Eingangssignal SS angelegt. Als Ergebnis wird ein Eingangssignal SS1 nach der Reduktion eines Anstieg-Abfall-Zeitversatzes des Eingangssignals SS erhalten. Das Eingangssignal SS1, das keinen Anstieg-Abfall-Zeitversatz aufweist, wird der internen Schaltung (z.B. der Kernschaltung 302 von 18) zugeführt.
20 ist ein Blockbild einer Ausführungsform einer Ausgabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird. In 20 werden die gleichen Elemente wie jene von 19 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Ausgabeschnittstellenschaltung von 20 empfängt das Taktsignal CLK und ein internes Signal SS von einer internen Schaltung (z.B. der Kernschaltung 302 von 18). Ein Anstieg-Abfall-Zeitversatz des internen Signals SS wird unter Verwendung des Taktsignals CLK reduziert. Ein Signal SS1, das einen reduzierten Anstieg-Abfall-Zeitversatz aufweist, wird von der Phasenabgleichschaltung 21 über den Ausgabepuffer 15 an die Außenseite der Anordnung ausgegeben.
21 ist ein Blockbild, das eine Variation der Ausführungsform einer Ausgabeschnittstellenschaltung zeigt, bei der die Zeitversatzreduktionsschaltung von 4 angewendet wird. In 21 werden die gleichen Elemente wie jene von 20 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Ausgabeschnittstellenschaltung von 21 empfängt das Taktsignal CLK und ein internes Signal SS von einer internen Schaltung (z.B. der Kernschaltung 302 von 18). Ein Anstieg-Abfall-Zeitversatz des internen Signals SS wird unter Verwendung des Taktsignals CLK reduziert. Ein Signal SS1, das einen reduzierten Anstieg-Abfall-Zeitversatz aufweist, wird von der Phasenabgleichschaltung 21 über einen Ausgabepuffer 15-1 an die Außenseite der Anordnung ausgegeben.
Ein mit dem Ausgabepuffer 15-1 identischer Ausgabepuffer 15-2 ist vorgesehen, um das phasenabgeglichene Taktsignal CLK1 zu empfangen. Ein Ausgang des Ausgabepuffers 15-2 wird der Phasenabgleichschaltung 12 und der Phasenvergleichsschaltung 13 über den Eingabepuffer 14 zugeführt.
In der Konfiguration von 21 ist der mit dem Ausgabepuffer 15-1 identische Ausgabepuffer 15-2 in eine Rückkopplungsschleife für den Phasenabgleich eingebaut, um zu verhindern, dass sich ein Anstieg-Abfall-Zeitversatz in das Ausgangssignal SS1 in dem Ausgabepuffer 15-1 einschleicht. Diese Konfiguration stellt sicher, dass eine Anstieg-Abfall-Zeitversatzreduktion in Bezug auf das phasenabgeglichene Taktsignal CLK1 vorgenommen wird, nachdem es durch den Ausgabepuffer 15-2 hindurchgeht. Auf diese Weise wird eine Anstieg-Abfall-Zeitversatzreduktion in Bezug auf das Ausgangssignal SS1 erzielt, nachdem es durch den Ausgabepuffer 15-1 hindurchgegangen ist. In der Konfiguration von 21 wird angenommen, dass ein in dem Eingabepuffer 14 erzeugter Anstieg-Abfall-Zeitversatz so klein wie tolerierbar ist.
22 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß einem weiteren Prinzip, das nicht Teil des Umfangs der vorliegenden Erfindung ist. Eine Zeitversatzreduktionsschaltung 310 enthält eine Phasenabgleichschaltung 311 und eine Zeiteinstellungsdetektionsschaltung 312. Die Phasenabgleichschaltung 311 empfängt Taktsignalinformationen, und gleicht eine Phase der Taktsignalinformationen ab, um ein phasenabgeglichenes Taktsignal auszugeben. Das phasenabgeglichene Taktsignal wird einer Zeiteinstellungsdetektionsschaltung 312 zugeführt. Die Zeiteinstellungsdetektionsschaltung 312 detektiert relative Zeiteinstellungen einer Anstiegkante und einer Abfallkante des phasenabgeglichenen Taktsignals, und steuert die Phasenabgleichschaltung 311 so, dass diese Kanten eine vorherbestimmte Phasenbeziehung erfüllen. Detailliert wird die Phasenabgleichschaltung 311 gesteuert, um das phasenabgeglichene Taktsignal mit der Periode Thigh und der Periode Tlow auszugeben, die einander gleichen.
Die Phasenabgleichschaltung 311 hat eine Funktion zum Abgleichen einer Anstiegzeiteinstellung und einer Abfallzeiteinstellung des Taktsignals CLK jeweils in verschiedenen Richtungen. Ein Abgleich, um eine Anstiegzeiteinstellung hinsichtlich der Zeit vorwärts oder rückwärts zurückzusetzen, kann nämlich in einer anderen Richtung vorgenommen werden als ein Abgleich, um eine Abfallzeiteinstellung vorwärts oder rückwärts zurückzusetzen. Beispielsweise kann die Anstiegzeiteinstellung verzögert werden, wohingegen die Abfallzeiteinstellung vorgesetzt wird. Durch solche Abgleiche wird das phasenabgeglichene Taktsignal CLK1 gesteuert, um die Periode Thigh und die Periode Tlow aufzuweisen, die einander gleichen.
Die Zeiteinstellungsdetektionsschaltung 312 detektiert relative Zeiteinstellungen einer Anstiegkante und einer Abfallkante des phasenabgeglichenen Taktsignals, und steuert die Phasenabgleichschaltung 311 auf der Basis der detektierten relativen Zeiteinstellungen. Beispielsweise wird eine Prüfung dahingehend vorgenommen, welche der Periode Thigh und der Periode Tlow länger ist als die andere auf der Basis der relativen Zeiteinstellungen der Anstiegkante und der Abfallkante des phasenabgeglichenen Taktsignals, und Ergebnisse dieser Prüfung können zur Steuerung der Phasenabgleichschaltung 311 verwendet werden.
23 ist ein Blockbild, das eine Konfiguration zeigt, bei der die Zeitversatzreduktionsschaltung 310 für eine Zeitversatzreduktion eines anderen Signals zusätzlich zu einem Taktsignal verwendet wird. In 23 wird das Steuersignal von der Zeiteinstellungsdetektionsschaltung 312 nicht nur der Phasenabgleichschaltung 311 zugeführt, die die Taktsignalinformationen empfängt, sondern auch einer Phasenabgleichschaltung 311A zugeführt, die ein weiteres Signal empfängt. Die Phasenabgleichschaltung 311A führt den gleichen Phasenabgleich wie jener der Phasenabgleichschaltung 311 in Bezug auf das empfangene Signal durch.
Faktoren, die einen Anstieg-Abfall-Zeitversatz verursachen, wirken identisch an jedem Signal, wie vorher beschrieben. Wenn ein Phasenabgleich zur Reduktion eines Anstieg-Abfall-Zeitversatzes des Taktsignals auch an das andere Signal angelegt wird, wie in 23 gezeigt, kann daher auch ein Anstieg-Abfall-Zeitversatz dieses Signals reduziert werden. Auf diese Weise werden Anstieg-Abfall-Zeitversätze anderer Signale auf der Basis des Taktsignals CLK reduziert.
Die Zeitversatzreduktionsschaltung 310, wie oben beschrieben, enthält die Phasenabgleichschaltung 311 zum Abgleichen einer Phase der Taktsignalinformationen, und die Zeiteinstellungsdetektionsschaltung 312 zum Steuern der Pha senabgleichschaltung 311 auf der Basis relativer Zeiteinstellungen einer Anstiegkante und einer Abfallkante des phasenabgeglichenen Taktsignals, so dass das phasenabgeglichene Taktsignal die Periode Thigh und die Periode Tlow aufweist, die einander gleichen, wodurch ein Anstieg-Abfall-Zeitversatz des Taktsignals reduziert wird. Ferner können, auf der Basis der Taktsignalinformationen, auch Anstieg-Abfall-Zeitversätze anderer Signale reduziert werden, indem die Tatsache genutzt wird, dass Anstieg-Abfall-Zeitversätze in Bezug auf jedes Signal identisch sind.
Im Folgenden werden Beispiele des oben beschriebenen Prinzips mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
24 ist ein Blockbild einer Zeitversatzreduktionsschaltung, die nicht gemäß einer Ausführungsform der vorliegenden Erfindung ist. 25A bis 25L sind Zeitdiagramme, die Signale S0 bis S9 von 24 zeigen. In 25A bis 25L zeigt eine linke Hälfte der Figuren Phasenbeziehungen zwischen den Signalen vor der Vollendung eines gewünschten Phasenabgleichs, und eine rechte Hälfte der Figuren veranschaulicht die Phasenbeziehungen nach der Vollendung des gewünschten Phasenabgleichs.
Die Zeitversatzreduktionsschaltung von 24 empfängt drei Eingänge, d.h. ein Taktsignal CLK, ein inverses Taktsignal/CLK (ein komplementäres Signal des Taktsignals CLK) und ein Eingangssignal S0. Die Zeitversatzreduktionsschaltung gibt ein Signal S9 aus, das durch die Reduktion eines Anstieg-Abfall-Zeitversatzes des Eingangssignals S0 erhalten wurde, und gibt auch ein Signal S5 aus, das von dem Taktsignal CLK nach der Reduktion eines Anstieg-Abfall-Zeitversatzes des Taktsignals CLK abgeleitet wurde.
Die Zeitversatzreduktionsschaltung von 24 enthält eine Phasenabgleichschaltung 311B, die Phasenverzögerungs schaltung 312 und Eingabepuffer 313-1 bis 313-3. Die Phasenabgleichschaltung 311B kombiniert die Phasenabgleichschaltung 311 und die Phasenabgleichschaltung 311A von 23. Die Eingabepuffer 313-1 bis 313-3 sind für das Eingangssignal S0, das Taktsignal CLK bzw. das inverse Taktsignal/CLK vorgesehen, und geben ein Signal S3, ein Signal S1 bzw. ein Signal S2 aus. Wie in 25A bis 25L gezeigt ist, haben das Taktsignal CLK, das inverse Taktsignal/CLK und das Eingangssignal S0 eine Übergangsperiode einer Anstiegkante, die von einer Übergangsperiode einer Abfallkante verschieden ist, so dass die aus den Eingabepuffern ausgegebenen Signale S1 bis S3 die Periode Thigh aufweisen, die von der Periode Tlow verschieden ist. Die Signale S1 bis S3 werden der Phasenabgleichschaltung 311B zugeführt.
Die Phasenabgleichschaltung 311B enthält Phasenabgleichschaltungen 321-1 bis 321-3 und ein Schieberegister 322, das zur Steuerung der Phasenabgleichschaltungen 321-1 bis 321-3 verwendet wird. Die Phasenabgleichschaltungen 321-1 bis 321-3 gleichen Phasen der Signale S3, S1 bzw. S2 ab, und geben phasenabgeglichene Signale S9, S5 und S7 aus. Das Signal S9 ist nämlich ein Produkt eines Phasenabgleichs des Eingangssignals S0, und das Signal S5 ist ein Produkt eines Phasenabgleichs des Taktsignals CLK. Das Signal S7 wird aus dem inversen Taktsignal/CLK auch durch einen Phasenabgleich erhalten. Jede der Phasenabgleichschaltungen 321-1 bis 321-3 ist ausgebildet, komplementäre Signale auszugeben, die invers zueinander sind, so dass ein Signal S8 invers zum Signal S9, ein Signal S4 invers zum Signal S5 und ein Signal S6 invers zum Signal S7 erhalten werden.
Das Signal S5, das ein Produkt eines Phasenabgleichs des Taktsignals CLK ist, und das Signal S6, das ein Produkt eines Phasenabgleichs des inversen Taktsignals/CLK ist, werden der Zeiteinstellungsdetektionsschaltung 312 zuge führt.
Die Zeiteinstellungsdetektionsschaltung 312 enthält einen Frequenzteiler 323, einen Binärzähler 324, eine Phasenvergleichsschaltung 325, NICHT-UND-Schaltungen 311 bis 334, und Inverter 335 bis 338. Betriebe der Zeiteinstellungsdetektionsschaltung 312 werden nachstehend detailliert beschrieben. Kurz gefaßt, die Zeiteinstellungsdetektionsschaltung 312 detektiert Zeiteinstellungsbeziehungen von Anstiegkanten zwischen dem Signal S5 und S6, wie in 25H und 25I gezeigt, und prüft, ob eine Anstiegkante des Signals S5 vor einer Anstiegkante des Signals S6 liegt. Ausgänge aus der Zeiteinstellungsdetektionsschaltung 312 zeigen Ergebnisse der Prüfung und werden dem Schieberegister 322 der Phasenabgleichschaltung 311B zugeführt.
Wenn eine Anstiegkante des Signals S5 vor einer Anstiegkante des Signals S6 liegt, steuert das Schieberegister 322 die Phasenabgleichschaltungen 321-1 bis 321-3, um hinsichtlich der Zeit die Anstiegkante des Signals 5 zu verzögern, und die Abfallkante des Signals S5 vorzusetzen. Wenn hingegen eine Anstiegkante des Signals S5 hinter einer Anstiegkante des Signals S6 liegt, wie in 25H und 25I gezeigt, steuert das Schieberegister 322 die Phasenabgleichschaltungen 321-1 bis 321-3, um hinsichtlich der Zeit die Anstiegkante des Signals S5 vorzusetzen, und die Abfallkante des Signals S5 zu verzögern.
26A und 26B sind Zeitdiagramme zur Erläuterung dieses Phasenabgleichs. In Übereinstimmung mit 25H und 25I zeigen 26A und 26B einen Fall, in dem eine Anstiegkante des Signals S5 hinter einer Anstiegkante des Signals S6 liegt. Das Signal S5 wird von dem Taktsignal CLK abgeleitet, und das Signal S6 ist ein inverses des Signals S7, das von dem inversen Taktsignal/CLK abgeleitet wird. Deshalb sollten die Signale S5 und S6 gleich sein, wenn kein Anstieg-Abfall-Zeitversatz in dem Taktsignal CLK vorliegt. Wenn eine Anstiegkante des Signals S5 hinter einer Anstiegkante des Signals S6 liegt, wie in 26A und 26B gezeigt, bedeutet dies, dass die Periode Thigh des Signals S5 kürzer ist als eine korrekte Länge (1/2 Zyklus), und dass die Periode Tlow länger ist als eine korrekte Ausdehnung (1/2 Zyklus). In diesem Fall sollte daher das Signal S5 so abgeglichen werden, dass hinsichtlich der Zeit die Anstiegkante davon vorgesetzt wird, und die Abfallkante davon verzögert wird. Wenn dieser Abgleich durchgeführt wird, werden alle Signale S5, S7 und S9, die keine invertierten Signale unter den Signalen S4 bis S9 sind, auf die gleiche Weise abgeglichen, und die invertierten Signale S4, S6 und S8 werden auf umgekehrte Weise abgeglichen, um Anstiegkanten davon, die verzögert sind, und Abfallkanten davon, die vorgesetzt sind, aufzuweisen. Wenn dieser Abgleich eine Ausrichtung der Anstiegkanten zwischen den Signalen S5 und S6 erzielt, haben die Periode Thigh und die Periode Tlow eine korrekte Länge.
Durch diesen Abgleich sind Anstiegkanten des Signals S5 und Anstiegkanten des Signals S6 miteinander ausgerichtet, wie in dem Abschnitt in der rechten Hälfte von 25H und 25I gezeigt. Wenn dies geschieht, werden die Periode Thigh und die Periode Tlow der Signale S4 bis S9 miteinander gleich.
Im Folgenden wird jedes Element der in 24 gezeigten Zeitversatzreduktionsschaltung beschrieben.
27 ist ein Schaltbild eines Eingabepuffers 313, der den Eingabepuffern 313-1 bis 313-3 entspricht. Der Eingabepuffer 313 von 27 wird als beliebiger der Eingabepuffer 313-1 bis 313-3 verwendet.
Der Eingabepuffer 313 enthält PMOS-Transistoren 371 und 372, NMOS-Transistoren 373 bis 377 und einen Inverter 378. Der Eingabepuffer 313 vergleicht einen Spannungspegel eines Eingangssignals mit einer Referenzspannung Vref, und erzeugt ein HOCH-Ausgangssignal, wenn die Spannung des Eingangssignals höher ist. Wenn die Spannung des Eingangssignals niedriger ist als die Referenzspannung Vref, ist das Ausgangssignal NIEDER. Der Eingabepuffer 313 ist ein im Stand der Technik allgemein bekannter Stromspiegelpuffer, und eine detaillierte Beschreibung davon wird weggelassen.
28 ist ein Schaltbild des Frequenzteilers 323, der in der Zeiteinstellungsdetektionsschaltung 312 von 24 enthalten ist. Der Frequenzteiler 323 enthält zwei Frequenzteiler 326, die miteinander identisch sind. Der Frequenzteiler 326 teilt eine Eingangsfrequenz in die Hälfte, und enthält NICHT-UND-Schaltungen 381 bis 388 und Inverter 389 und 390. Einer der beiden Frequenzteiler 326 empfängt das Signal S5, und gibt ein Signal mit einer Frequenz aus, die die Hälfte von jener des Signals S5 beträgt. Der andere Frequenzteiler 326 empfängt das Signal S6, und generiert ein Signal mit der Hälfte der Frequenz des Signals S6. Die Frequenzteiler 326 werden verwendet, um es zu erleichtern, Anstiegkantenzeiteinstellungen zwischen den Signalen S5 und S6 zu vergleichen, indem die Frequenzen dieser Signale gesenkt werden. Das heißt, eine Frequenzteilung macht Signalzyklen länger, so dass eine Entsprechung von Kanten zwischen den Signalen S5 und S6 nicht zwischen falschen Kanten herangezogen wird, und ein Zeiteinstellungsvergleich zwischen richtig entsprechenden Kanten zuverlässig vorgenommen wird. Eine Konfiguration des Frequenzteilers 326 liegt im Umfang des üblichen Standes der Technik, und eine Beschreibung davon wird weggelassen.
Mit erneuter Bezugnahme auf 24 werden im Folgenden Betriebe der Zeiteinstellungsdetektionsschaltung 312 beschrieben. 29A bis 29I sind Zeitdiagramme, die Signaländerungen an Knoten N1 bis N9 der in 24 gezeigten Zeiteinstellungsdetektionsschaltung 312 zeigen.
Die Signals S5 und S6 (N1 und N2 in 29A und 29B), die in die Zeiteinstellungsdetektionsschaltung 312 eingegeben werden, werden einer Frequenzteilung durch den Frequenzteiler 323 unterworfen, und werden in Signale umgewandelt, die als N3 und N4 in 29C bzw. 29D gezeigt sind. Zwischen den beiden Ausgängen des Frequenzteilers 323 verglichene Kanten sind Abfallkanten, wie in den Figuren gezeigt. Die Signale an den Knoten N3 und N4 werden der Phasenvergleichsschaltung 325 zugeführt.
Die Phasenvergleichsschaltung 325 enthält NICHT-UND-Schaltungen 341 bis 345 und Inverter 346 bis 349. Die NICHT-UND-Schaltungen 344 und 345 bilden zusammen eine Verriegelung. In dieser Verriegelung sind zwei Eingänge NIEDER in einem Initialstatus, und zwei Ausgänge sind HOCH, wie in 24 gezeigt. Eine Anstiegkante des Signals N4 liegt vor einer Anstiegkante des Signals N3, wie in 29C und 29D gezeigt. In diesem Fall wird ein Ausgang der NICHT-UND-Schaltung 343 HOCH, bevor ein Ausgang der NICHT-UND-Schaltung 342 HOCH wird. Die NICHT-UND-Schaltung 345 stellt so einen Ausgang davon auf NIEDER, wohingegen die NICHT-UND-Schaltung 344 einen Ausgang davon auf einem HOCH-Pegel hält. Dieser Zustand wird verriegelt, und ändert sich so nicht, auch wenn der Ausgang der NICHT-UND-Schaltung 342 durch die Abfallkante des Signals N3 auf HOCH geändert wird. Ein Ausgangssignal N5 der Phasenvergleichsschaltung 325 wird NIEDER gehalten, wohingegen ein Ausgangssignal N6 von NIEDER auf HOCH geändert wird, wie in 24 gezeigt. Wenn für einen Vergleich verwendete Abfallkanten eine Abfallkante des Signals N3 enthalten, die vor jener des Signals N4 kommt, wird im Gegensatz dazu das Signal N5 auf HOCH geändert, wohingegen das Signal N6 auf einem NIEDER-Pegel bleibt.
Auf diese Weise kann eine Prüfung dahingehend vorgenom men werden, welches von dem Signal S5 und dem Signal S6 eine Anstiegkante aufweist, die vor der anderen kommt, indem untersucht wird, welches von dem Signal N5 und dem Signal N6 auf HOCH geändert wird. Wenn das Signal N5 auf HOCH geändert wird, ist dies eine Anzeige dafür, dass eine Anstiegkante des Signals S5 vor der anderen kommt. Wenn das Signal N6 hingegen auf HOCH gestellt wird, sollte eine Anstiegkante des Signals S6 vor der anderen liegen. Mit anderen Worten, es besteht eine Notwendigkeit, Anstiegkanten des Signals S5 zu verzögern, wenn das Signal N5 HOCH ist, und es besteht eine Notwendigkeit, Anstiegkanten des Signals S5 vorzusetzen, wenn das Signal N6 HOCH ist.
Ein Ausgang des Inverters 346 wird zum Zurücksetzen des Zustands der Verriegelung in einen Initialzustand verwendet, indem die Ausgänge der NICHT-UND-Schaltungen 342 und 343 zu einer geeigneten Zeiteinstellung gleichzeitig auf NIEDER gestellt werden. Wenn keine solche Konfiguration verwendet wird, wird der Zustand der Verriegelung umgekehrt, wenn das Signal N4 auf HOCH zurückkehrt, vor dem Signal N3, nachdem die Ausgänge der NICHT-UND-Schaltungen 342 und 343 HOCH werden, wodurch das Signal N5 auf HOCH geändert wird. Um dies zu vermeiden, werden die Ausgänge der NICHT-UND-Schaltungen 342 und 343 zur selben Zeit auf NIEDER zurückgesetzt.
Ein Signal am Knoten N7 (hier im Nachstehenden als Signal N7 bezeichnet) ist ein Produkt einer NICHT-UND-Operation zwischen dem Signal N3 und dem Signal N4 (in der Figur wird die Verzögerung ignoriert). Das Signal N7 wird dem Binärzähler 324 zugeführt. Signale N8 und N9 (an den Knoten N8 und N9) sind Ausgänge aus dem Binärzähler 324. Eines der Signale N8 und N9 ist ein Produkt einer 1/2-Frequenzteilung des Signals N7, und das andere ist das inverse des ersteren.
Der Binärzähler 324 enthält NICHT-UND-Schaltungen 351 bis 358 und Inverter 359 bis 361. Betriebe des Binärzählers 324 liegen im Umfang des üblichen Standes der Technik, und eine Beschreibung davon wird weggelassen. Die Ausgänge des Binärzählers 324 sind in 29H und 29I gezeigt.
Das Signal N5 wird einem Eingang der NICHT-UND-Schaltungen 331 und 332 zugeführt, und das Signal N6 wird an einen Eingang der NICHT-UND-Schaltungen 333 und 334 geliefert. Der andere Eingang der NICHT-UND-Schaltungen 331 und 333 empfängt das Signal S8 vom Binärzähler 324, und der andere Eingang der NICHT-UND-Schaltungen 332 und 334 empfängt das Signal N9 vom Binärzähler 324.
Wenn das Signal N8 periodisch HOCH wird, wie in 29F gezeigt, geben die Inverter 337 und 338, die Ausgänge der NICHT-UND-Schaltungen 333 bzw. 334 invertieren, demgemäß letztendlich nacheinander HOCH-Impulse aus. Das heißt, ein in 29F gezeigter Impuls P1 wird aus der Zeiteinstellungsdetektionsschaltung 312 ausgegeben, nachdem er durch die NICHT-UND-Schaltung 333 und den Inverter 337 hindurchgeht, die durch das Signal N8 geöffnet werden, und ein Impuls P2 wird ausgegeben, indem er durch die NICHT-UND-Schaltung 334 und den Inverter 338 hindurchgeht, die durch das Signal N9 geöffnet werden. Das Gleiche gilt in dem Fall, in dem das Signal N5 periodisch HOCH wird. In diesem Fall werden HOCH-Impulse aus den Invertern 335 und 336 nacheinander ausgegeben.
Wenn eine Notwendigkeit besteht, die Anstiegkanten des Signals S5 zu verzögern, werden nämlich HOCH-Impulse aus den Invertern 335 und 336 nacheinander ausgegeben. Wenn hingegen die Anstiegkanten des Signals S5 vorgesetzt werden müssen, werden HOCH-Impulse aus den Invertern 337 und 338 nacheinander ausgegeben. Diese HOCH-Impulse werden dem Schieberegister 322 von 24 zugeführt.
30 ist ein Schaltbild des Schieberegisters 322. Das Schieberegister 322 enthält Inverter 401-1 bis 401-8, Inverter 402-1 bis 402-8, NICHT-UND-Schaltungen 403-1 bis 403-8, NMOS-Transistoren 404-1 bis 404-8, NMOS-Transistoren 405-1 bis 405-8, NMOS-Transistoren 406-1 bis 406-8, und NMOS-Transistoren 407-1 bis 407-8. Wenn das Rücksetzsignal RESET NIEDER wird, wird das Schieberegister 322 zurückgesetzt. Das heißt, wenn das Rücksetzsignal RESET auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 403-1 bis 403-8 HOCH, und Ausgänge der Inverter 402-1 bis 402-8 werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 403-1 bis 403-8 und einem entsprechenden der Inverter 402-1 bis 402-8 gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal RESET eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal RESET auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 30 gezeigt, sind Ausgänge Q1 bis Q4 der Inverter 401-1 bis 401-4 HOCH, und Ausgänge Q5 bis Q8 der Inverter 401-5 bis 401-8 sind NIEDER.
Wenn Anstiegkanten des Signals S5 verzögert werden müssen, werden HOCH-Impulse Signalleitungen A und B nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung B zugeführt wird, wird der NMOS-Transistor 404-5 eingeschaltet. Da der NMOS-Transistor 406-5 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 403-5 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 402-5 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 403-5 und dem Inverter 402-5 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q5 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q5 sind nämlich HOCH, und die Ausgänge Q6 bis Q8 sind NIEDER.
Wenn der Signalleitung A ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 404-6 eingeschaltet. Da der NMOS-Transistor 406-6 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 403-6 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 402-6 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 403-6 und dem Inverter 402-6 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q6 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q6 sind nämlich HOCH, und die Ausgänge Q7 und Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen A und B nacheinander zugeführten HOCH-Impulse die Anzahl von HOCH-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Wenn Anstiegkanten des Signals S5 vorgesetzt werden müssen, werden HOCH-Impulse Signalleitungen C und D nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung C in dem in 30 gezeigten Initialstatus zugeführt wird, wird der NMOS-Transistor 405-4 eingeschaltet. Da der NMOS-Transistor 407-4 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 403-4 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 402-4 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 403-4 und dem Inverter 402-4 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q4 von HOCH auf NIEDER geändert. Die Ausgänge Q1 bis Q3 sind nämlich HOCH, und die Ausgänge Q4 bis Q8 sind NIEDER.
Wenn der Signalleitung D ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 405-3 eingeschaltet. Da der NMOS-Transistor 407-3 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 403-3 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 402-3 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 403-3 und dem Inverter 402-3 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q3 von HOCH auf NIEDER geändert. Die Ausgänge Q1 und Q2 sind nämlich HOCH, und die Ausgänge Q3 bis Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen C und D nacheinander zugeführten HOCH-Impulse die Anzahl von NIEDER-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Die Ausgangssignale Q1 bis Q8 werden den Phasenabgleichschaltungen 321-1 bis 321-3 zugeführt, um Signalphasen abzugleichen.
31 ist ein Schaltbild einer Phasenabgleichschaltung 321, die den Phasenabgleichschaltungen 321-1 bis 321-3 entspricht. Das heißt, die Phasenabgleichschaltung 321 wird als beliebige der Phasenabgleichschaltungen 321-1 bis 321-3 verwendet.
Die Phasenabgleichschaltung 321 enthält PMOS-Transistoren 411-1 bis 411-8, PMOS-Transistoren 412-0 bis 412-8, NMOS-Transistoren 413-0 bis 413-8, NMOS-Transistoren 414-1 bis 414-8, und Inverter 415 bis 420.
Die Signale Q1 bis Q8 vom Schieberegister 322 werden Gates der PMOS-Transistoren 411-1 bis 411-8 bzw. der NMOS-Transistoren 414-1 bis 414-8 zugeführt. Die PMOS-Transistoren 412-0 bis 412-8 und die NMOS-Transistoren 413-0 bis 413-8 bilden zusammen einen Inverter, der das Taktsignal CLK als Gate-Eingang empfängt. Ein Ausgangssignal/OUT hat so eine Phase, die eine inverse der Phase eines Eingangssignals ist, und ein Ausgangssignal OUT hat die gleiche Phase wie das Eingangssignal.
In dem Initialstatus, in dem die Signale Q1 bis Q4 HOCH sind, und die Signale Q5 bis Q8 NIEDER sind, werden die PMOS-Transistoren 411-5 bis 411-8 auf der Energiespannungsseite eingeschaltet, und die NMOS-Transistoren 414-1 bis 414-4 werden auf der Erdspannungsseite eingeschaltet. Wenn das Eingangssignal HOCH ist, werden so fünf NMOS-Transistoren 413-0 bis 413-4 getrieben. Wenn das Eingangssignal hingegen NIEDER ist, werden fünf PMOS-Transistoren 412-0 und 412-5 bis 412-8 getrieben. Auf diese Weise ist eine Treibkraft in Bezug auf eine Anstiegkante des Eingangssignals gleich wie eine Treibkraft für eine Abfallkante des Eingangssignals.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 erhöht wird, erhöht sich die Anzahl von NMOS-Transistoren, die getrieben werden, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Eingangssignals schrittweise erhöht, und gleichzeitig wird eine Treibkraft für eine Abfallkante des Eingangssignals unterdrückt, wenn die Anzahl getriebener PMOS-Transistoren verringert wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des Eingangssignals verkürzt, wodurch die Anstiegkante hinsichtlich der Zeit nach vorne gebracht wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des Eingangssignals verlängert, wodurch die Abfallkante verzögert wird.
Wenn hingegen die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 verringert wird, verringert sich die Anzahl von NMOS-Transistoren, die getrieben werden, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Eingangssignals reduziert, während eine Treibkraft für eine Abfallkante des Eingangssignals hochgetrieben wird, wenn die Anzahl getriebener PMOS-Transistoren erhöht wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des Eingangssignals verlängert, wodurch die Anstiegkante verzögert wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des Eingangssignals verkürzt, wodurch die Abfallkante nach vorne gebracht wird.
Auf diese Weise nimmt die Zeiteinstellungsdetektionsschaltung 312 eine Prüfung dahingehend vor, welches von dem Signal S5 und dem Signal S6 eine Anstiegkante aufweist, die vor der anderen kommt, und dann wird die Anzahl von HOCH-Signalen unter den Ausgangssignalen Q1 bis Q8 des Schieberegisters 322 auf der Basis der Prüfungsergebnisse abgeglichen. In Übereinstimmung mit der Anzahl der HOCH-Signale unter den Signalen Q1 bis Q8 steuern die Phasenabgleichschaltungen 321-1 bis 321-3 eine Treibkraft für Anstiegkanten und eine Treibkraft für Abfallkanten. Diese Steuerung ermöglicht einen Abgleich einer Anstiegkantenzeiteinstellung und einer Abfallkantenzeiteinstellung jedes Signals, so dass die Periode Thigh und die Periode Tlow des Taktsignals CLK gleich werden.
32 ist ein Schaltbild einer Variation der Phasenabgleichschaltung 321. In 32 werden die gleichen Elemente wie jene von 31 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. In einer Phasenabgleichschaltung 321A von 32 bilden die PMOS-Transistoren 412-0 und 412-1 und die NMOS-Transistoren 413-0 und 413-1 zusammen einen Inverter.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 steigt, sinkt die Anzahl getriebener Transistoren unter den PMOS-Transistoren 411-1 bis 411-8. Wenn dies geschieht, erhöht sich ein Widerstand, der auf der Energie spannungsseite des Inverters vorgesehen ist, wodurch bewirkt wird, dass Abfallkanten des Eingangssignals weniger steil werden. Gleichzeitig erhöht sich die Anzahl getriebener Transistoren unter den NMOS-Transistoren 414-1 bis 414-8, so dass ein auf der Erdspannungsseite des Inverters vorgesehener Widerstand sinkt, wodurch bewirkt wird, dass Anstiegkanten des Eingangssignals steiler werden. Als Ergebnis werden hinsichtlich der Zeit Anstiegkanten vorgesetzt, und Abfallkanten werden verzögert.
Wenn im Gegensatz dazu die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 sinkt, werden hinsichtlich der Zeit Anstiegkanten verzögert, und Abfallkante werden vorgesetzt.
33 ist ein Schaltbild einer weiteren Variation der Phasenabgleichschaltung 321. In 33 werden die gleichen Elemente wie jene von 31 und 32 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. In einer Phasenabgleichschaltung 321B von 33 bilden die PMOS-Transistoren 412-0 und die NMOS-Transistoren 413-0 zusammen einen Inverter.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 steigt, sinkt die Anzahl getriebener Transistoren unter den PMOS-Transistoren 411-1 bis 411-8. Wenn dies geschieht, erhöht sich ein Widerstand, der auf der Energiespannungsseite des Inverters vorgesehen ist, wodurch bewirkt wird, dass Abfallkanten des Eingangssignals weniger steil werden. Gleichzeitig steigt die Anzahl getriebener Transistoren unter den NMOS-Transistoren 414-1 bis 414-8, so dass ein auf der Erdspannungsseite des Inverters vorgesehener Widerstand sinkt, wodurch bewirkt wird, dass Anstiegkanten des Eingangssignals steiler werden. Als Ergebnis werden hinsichtlich der Zeit Anstiegkanten vorgesetzt, und Abfallkanten werden verzögert.
Wenn im Gegensatz dazu die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 sinkt, werden hinsichtlich der Zeit Anstiegkanten verzögert, und Abfallkante werden vorgesetzt.
In 33 sind der PMOS-Transistor 411-0 und der NMOS-Transistor 414-0 die ganze Zeit eingeschaltet. Deshalb stoppt der aus dem PMOS-Transistor 412-0 und dem NMOS-Transistor 413-0 zusammengesetzte Inverter seinen Betrieb nicht, auch wenn alle Signale Q1 bis Q8 HOCH werden, oder alle Signale Q1 bis Q8 NIEDER werden.
Die oben beschriebenen Beispiele in Bezug auf die Zeitversatzreduktionsschaltung 310 wurde hinsichtlich eines Beispiels gegeben, in dem die Zeitversatzreduktionsschaltung als Eingabeschnittstelle für einen Signaleingang verwendet wird. Die Zeitversatzreduktionsschaltung kann jedoch als Ausgangsschnittstelle zum Ausgeben von Signalen verwendet werden.
34 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung von 22 oder 23 angewendet wird. Eine Halbleiteranordnung 500 von 34 enthält eine Eingangsschaltung 501, eine Kernschaltung 502 und eine Ausgangsschaltung 503. Die Eingangsschaltung 501 empfängt Eingangssignale von einer externen Quelle, und führt die empfangenen Signale der Kernschaltung 502 zu. Ausgangssignale von der Kernschaltung 502 werden von der Halbleiteranordnung 500 über die Ausgangsschaltung 503 ausgesendet. Die vorher beschriebenen Beispiele betreffen eine Konfiguration, in der die Zeitversatzreduktionsschaltung der vorliegenden Erfindung als Eingangsschaltung 501 von 34 verwendet wird. Die Zeitversatzreduktionsschaltung kann jedoch in der Ausgangsschaltung 503 von 34 als Ausgabeschnittstelle zum Ausgeben von Signalen verwendet werden.
35 ist ein Blockbild eines Beispiels einer Ausga beschnittstelle, bei der die Zeitversatzreduktionsschaltung von 24 verwendet wird. In 35 werden die gleichen Elemente wie jene von 24 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
An die Zeitversatzreduktionsschaltung von 35 werden das Taktsignal CLK, das Taktsignal/CLK und interne Signale geliefert, welche innerhalb einer Anordnung verwendet werden, die die Ausgabeschnittstelle von 35 enthält. Wie in den vorherigen Ausführungsformen werden Anstieg-Abfall-Zeitversätze in dem Taktsignal CLK, dem Taktsignal/CLK und den internen Signalen unter Verwendung von Informationen reduziert, die in dem Taktsignal CLK und dem Taktsignal/CLK enthalten sind. Die internen Signale, die einen reduzierten Anstieg-Abfall-Zeitversatz davon aufweisen, werden aus der Phasenabgleichschaltung 321-1 ausgegeben, und werden aus der Anordnung über einen Ausgabepuffer 314-1 ausgesendet.
36 ist ein Blockbild eines weiteren Beispiels einer Ausgabeschnittstelle, bei der die Zeitversatzreduktionsschaltung von 24 verwendet wird. In 36 werden die gleichen Elemente wie jene von 35 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
An die Zeitversatzreduktionsschaltung von 36 werden das Taktsignal CLK, das Taktsignal/CLK und interne Signale geliefert, welche innerhalb einer Anordnung verwendet werden, die die Ausgabeschnittstelle von 36 enthält. Wie in der Ausführungsform von 35 werden Anstieg-Abfall-Zeitversätze in dem Taktsignal CLK, dem Taktsignal/CLK und den internen Signalen unter Verwendung von Informationen reduziert, die in dem Taktsignal CLK und dem Taktsignal/CLK enthalten sind. Die internen Signale, die einen reduzierten Anstieg-Abfall-Zeitversatz davon aufweisen, werden aus der Phasenabgleichschaltung 321-1 ausgegeben, und werden aus der Anordnung über einen Ausgabepuffer 314-1 ausgesendet. Ausgabepuffer 314-2 und 314-3, die mit dem Ausgabepuffer 314-1 identisch sind, sind mit der Phasenabgleichschaltung 321-2 für den Abgleich einer Phase des Taktsignals CLK bzw. mit der Phasenabgleichschaltung 321-3 für den Abgleich einer Phase des Taktsignals/CLK verbunden. Ausgänge der Ausgabepuffer 314-2 und 314-3 werden dem Frequenzteiler 323 der Zeiteinstellungsdetektionsschaltung 312 über Eingabepuffer 313 zugeführt.
In der Konfiguration von 36 sind die Ausgabepuffer 314-2 und 314-3, die mit dem Ausgabepuffer 314-1 identisch sind, in eine Rückkopplungsschleife für einen Phasenabgleich eingebaut, so dass der Ausgabepuffer 314-1 nicht bewirkt, dass ein Anstieg-Abfall-Zeitversatz in dem Ausgangssignal enthalten ist. Die Konfiguration von 36 reduziert nämlich Anstieg-Abfall-Zeitversätze in dem Taktsignal CLK und dem Taktsignal/CLK, nachdem diese Taktsignale durch die Ausgabepuffer 314-2 und 314-3 hindurchgehen. Dies stellt sicher, dass das Ausgangssignal aus dem Ausgabepuffer 314-1 einen reduzierten Anstieg-Abfall-Zeitversatz aufweist. Hier, in der Konfiguration von 36, wird angenommen, dass ein von dem Eingabepuffer 313 generierter Anstieg-Abfall-Zeitversatz nicht signifikant ist.
37 ist ein Blockbild einer Zeitversatzreduktionsschaltung gemäß noch einem weiteren Prinzip, das nicht Teil des Umfangs der vorliegenden Erfindung ist.
Eine Zeitversatzreduktionsschaltung 610 enthält eine Phasenabgleichschaltung 611 und eine Periodenvergleichsschaltung 612. Die Phasenabgleichschaltung 611 empfängt ein Taktsignal CLK, und gleicht eine Phase des Taktsignals CLK ab, um ein phasenabgeglichenes Taktsignal CLK1 auszugeben. Das phasenabgeglichene Taktsignal CLK1 wird einer Perioden vergleichsschaltung 612 zugeführt. Die Periodenvergleichsschaltung 612 vergleicht eine Periode Thigh mit einer Periode Tlow, wenn das phasenabgeglichene Taktsignal CLK1 während der Periode Thigh HOCH und während der Periode Tlow NIEDER ist, und steuert die Phasenabgleichschaltung 611, um die Periode Thigh und die Periode Tlow aufzuweisen, die einander gleichen.
Die Phasenabgleichschaltung 611 hat eine Funktion zum Abgleichen einer Anstiegzeiteinstellung und einer Abfallzeiteinstellung des Taktsignals CLK jeweils in verschiedenen Richtungen. Ein Abgleich, um eine Anstiegzeiteinstellung vorwärts oder rückwärts in Bezug auf die Zeit zurückzusetzen, kann nämlich in einer anderen Richtung vorgenommen werden als ein Abgleich, um eine Abfallzeiteinstellung vorwärts oder rückwärts zurückzusetzen. Beispielsweise kann die Anstiegzeiteinstellung verzögert werden, wohingegen die Abfallzeiteinstellung vorgesetzt wird. Durch solche Abgleiche wird das phasenabgeglichene Taktsignal CLK1 gesteuert, die Periode Thigh und die Periode Tlow aufzuweisen, die einander gleichen.
Die Periodenvergleichsschaltung 612 detektiert relative Zeiteinstellungen einer Anstiegkante und einer Abfallkante des phasenabgeglichenen Taktsignals CLK1, und steuert die Phasenabgleichschaltung 611 auf der Basis der detektierten relativen Zeiteinstellungen. Detailliert vergleicht die Periodenvergleichsschaltung 612 die Thigh, die von einer Anstiegkante zu einer Abfallkante verläuft, mit der Periode Tlow, die sich von einer Abfallkante zu einer Anstiegkante erstreckt, und ermittelt, welche dieser beiden Perioden die längste ist. Auf dieser steuert die Periodenvergleichsschaltung 612 die Phasenabgleichschaltung 611.
38 ist ein Blockbild, das eine Konfiguration zeigt, bei der die Zeitversatzreduktionsschaltung 610 für eine Zeitversatzreduktion eines weiteren Signals zusätzlich zu einem Taktsignal verwendet wird.
In 38 wird das Steuersignal von der Periodenvergleichsschaltung 612 nicht nur der Phasenabgleichschaltung 611 zugeführt, die das Taktsignal CLK empfängt, sondern auch einer Phasenabgleichschaltung 611A zugeführt, die ein weiteres Signal empfängt. Die Phasenabgleichschaltung 611A führt den gleichen Phasenabgleich wie jener der Phasenabgleichschaltung 611 in Bezug auf das empfangene Signal durch.
Faktoren, die einen Anstieg-Abfall-Zeitversatz verursachen, wirken identisch an jedem Signal, wie vorher beschrieben. Wenn ein Phasenabgleich zur Reduktion eines Anstieg-Abfall-Zeitversatzes des Taktsignals auch an das andere Signal angelegt wird, wie in 38 gezeigt, kann daher auch ein Anstieg-Abfall-Zeitversatz dieses Signals reduziert werden. Auf diese Weise werden Anstieg-Abfall-Zeitversätze anderer Signale auf der Basis des Taktsignals CLK reduziert.
Die Zeitversatzreduktionsschaltung 610, wie oben beschrieben, enthält die Phasenabgleichschaltung 611 zum Abgleichen einer Phase des Taktsignals CLK, und die Periodenvergleichsschaltung 612 zum Steuern der Phasenabgleichschaltung 611 auf der Basis eines Vergleichs der Periode Thigh, die von einer Anstiegkante zu einer Abfallkante verläuft, mit der Periode Tlow, die sich von einer Abfallkante zu einer Anstiegkante erstreckt. Mit dieser Konfiguration kann die Zeitversatzreduktionsschaltung 610 das Taktsignal CLK so abgleichen, dass das phasenabgeglichene Taktsignal CLK1 die Periode Thigh davon und die Periode Tlow davon aufweist, die einander gleichen, wodurch der Anstieg-Abfall-Zeitversatz des Taktsignals CLK reduziert wird. Ferner können, auf der Basis des Taktsignals CLK, auch Anstieg-Abfall-Zeitversätze anderer Signale reduziert werden, indem die Tatsache genutzt wird, dass Anstieg-Abfall-Zeitversätze in Bezug auf jedes Signal identisch sind.
Im Folgenden werden Beispiele des oben beschriebenen Prinzips (das nicht gemäß der vorliegenden Erfindung ist) mit Bezugnahme auf die beigeschlossenen Zeichnungen beschrieben.
39 ist ein Blockbild einer Zeitversatzreduktionsschaltung, die nicht gemäß einer Ausführungsform der vorliegenden Erfindung ist. 40A bis 40L sind Zeitdiagramme, die Signale R1, R2, CLK, CLK1, /CLK1 und SO bis S7 von 39 zeigen. Die Zeitversatzreduktionsschaltung von 39 empfängt das Taktsignal CLK, und gibt das phasenabgeglichene Taktsignal CLK1 aus.
Die Zeitversatzreduktionsschaltung von 39 enthält die Phasenabgleichschaltung 611 und die Periodenvergleichsschaltung 612 von 37. Das in die Zeitversatzreduktionsschaltung eingegebene Taktsignal CLK wird der Phasenabgleichschaltung 611 zugeführt.
Die Phasenabgleichschaltung 611 enthält eine Phasenabgleichschaltung 621 und ein Schieberegister 622. Die Phasenabgleichschaltung 621 gleicht eine Phase des Taktsignals CLK ab, und gibt das phasenabgeglichene Taktsignal CLK1 sowie ein inverses Taktsignal/CLK1 aus, das ein inverses des phasenabgeglichenen Taktsignals CLK1 ist. Das phasenabgeglichene Taktsignal CLK1 und das inverse Taktsignal/CLK, die aus der Phasenabgleichschaltung 611 ausgegeben werden, werden der Periodenvergleichsschaltung 612 zugeführt.
Die Periodenvergleichsschaltung 612 enthält Kantendetektionsschaltungen 623-1 bis 623-4, eine Periodenmessschaltung 624, einen Binärzähler 625, NICHT-UND-Schaltungen 531 bis 634, Inverter 635 bis 639, WEDER-NOCH-Schaltungen 639 bis 640, und Inverter 641 bis 647. Betriebe der Periodenvergleichsschaltung 612 nachstehend detailliert beschrieben. Kurz gefasst, die Kantendetektionsschaltungen 623-1 bis 623-4 der Periodenvergleichsschaltung 612 generieren ein Signal S1, das an einer ersten Anstiegkante des phasenabgeglichenen Taktsignals CLK1 auf HOCH wechselt, Signale S2 und S3, die an einer ersten Anstiegkante des inversen Taktsignals/CLK1 HOCH werden, bzw. ein Signal S4, das an einer zweiten Anstiegkante des phasenabgeglichenen Taktsignals CLK1 auf HOCH wechselt, wie in 40F bis 40I gezeigt. Die Periodenmessschaltung 624 der Periodenvergleichsschaltung 612 misst die Periode Thigh durch das Messen einer Periode zwischen der Anstiegkante des Signals S1 und der Anstiegkante des Signals S2. Ferner misst die Periodenmessschaltung 624 die Periode Tlow durch das Prüfen einer Periode zwischen der Anstiegkante des Signals S3 und der Anstiegkante des Signals S4. Auf der Basis einer Prüfung dahingehend, welche dieser beiden Perioden die längste ist, ändert die Periodenmessschaltung 624 eines der Signale S5 und S6 auf HOCH. Informationen darüber, welches der Signale S5 und S6 HOCH ist, werden dem Schieberegister 622 der Phasenabgleichschaltung 611 zu einer Zeit zugeführt, wenn das Zeitsignal S7 HOCH ist.
Wenn die Periode Thigh länger ist als die Periode Tlow, steuert das Schieberegister 622 die Phasenabgleichschaltung 621, um das phasenabgeglichene Taktsignal CLK1 so zu steuern, dass Anstiegkanten davon verzögert werden, und die Abfallkanten davon vorgesetzt werden. Wenn die Periode Thigh hingegen kürzer ist als die Periode Tlow, wird die Phasenabgleichschaltung 621 so gesteuert, dass die Anstiegkanten des phasenabgeglichenen Taktsignals CLK1 vorgesetzt werden, und die Abfallkanten davon verzögert werden. Durch diese Abgleiche weist das phasenabgeglichene Taktsignal CLK1 letztendlich die Periode Thigh und die Periode Tlow auf, die einander gleichen.
Im Folgenden wird jedes Element der Zeitversatzreduk tionsschaltung von 39 beschrieben.
Jede der Kantendetektionsschaltungen 623-1 bis 623-4, die miteinander identisch sind, enthält NICHT-UND-Schaltungen 651 bis 656 und Inverter 657 bis 659.
In der Kantendetektionsschaltung 623-1 ist das phasenabgeglichene Taktsignal CLK1 NIEDER, unmittelbar nachdem das Rücksetzsignal R1 auf HOCH geändert wird. Beim Empfang des phasenabgeglichenen Taktsignals CLK1 und des Rücksetzsignals R1 als Eingangssignale hält eine aus den NICHT-UND-Schaltungen 651 und 652 zusammengesetzte Verriegelung einen Status, in dem Ausgänge der NICHT-UND-Schaltungen 651 und 652 NIEDER bzw. HOCH sind. Dieser Status ändert sich nicht, auch wenn das phasenabgeglichene Taktsignal CLK1 geändert wird. Wenn das phasenabgeglichene Taktsignal CLK1 HOCH wird, werden die Ausgänge der NICHT-UND-Schaltungen 651 und 652 einer Verriegelung, die aus den NICHT-UND-Schaltungen 655 und 656 zusammengesetzt ist, über die NICHT-UND-Schaltungen 653 und 654 zugeführt. Die NICHT-UND-Schaltungen 655 und 656 haben so Ausgänge davon, die auf NIEDER bzw. HOCH festgelegt sind. Dieser Zustand ändert sich nicht, auch wenn das phasenabgeglichene Taktsignal CLK1 geändert wird. Deshalb wird der Ausgang der Kantendetektionsschaltung 623-1 an einer ersten Anstiegkante des phasenabgeglichenen Taktsignals CLK1 HOCH, nachdem das Rücksetzsignal R1 auf HOCH gestellt wird, und bleibt auf einem HOCH-Pegel, bis die Kantendetektionsschaltung 623-1 zurückgesetzt wird.
In den Kantendetektionsschaltungen 623-2 und 623-3 wird ein Signal mit derselben Wellenform wie das Signal S1 auf die gleiche Weise zugeführt, wie das Rücksetzsignal R1 der Kantendetektionsschaltung 623-1 zugeführt wird, und das inverse Taktsignal/CLK1 wird auf die gleiche Weise zugeführt, wie das phasenabgeglichene Taktsignal CLK1 der Kantendetektionsschaltung 623-1 zugeführt wird. Ein Ausgang der Kantendetektionsschaltungen 623-2 und 623-3 ändert sich daher auf HOCH an einer ersten Anstiegkante des inversen Taktsignals/CLK1, nachdem das Signal S1 auf HOCH gestellt wird. Nach der Änderung auf HOCH hält der Ausgang der Kantendetektionsschaltungen 623-2 und 623-3 einen HOCH-Pegel davon, bis diese Schaltungen zurückgesetzt werden.
In der Kantendetektionsschaltung 623-4 wird ein Signal mit derselben Wellenform wie das Signal S3 anstelle des Rücksetzsignals R1 im Vergleich mit der Kantendetektionsschaltung 623-1 zugeführt. Der Ausgang der Kantendetektionsschaltung 623-4 ändert sich so an einer ersten Anstiegkante des phasenabgeglichenen Taktsignals CLK1 auf HOCH, nachdem das Signal S3 auf HOCH gestellt wird, und hält dann einen HOCH-Pegel davon, bis die Kantendetektionsschaltung 623-4 zurückgesetzt wird.
Auf diese Weise generieren die Kantendetektionsschaltungen 623-1 bis 623-4 jeweils Signale S1 bis S4, wie in 40F bis 40I gezeigt.
41 ist ein Schaltbild eines ersten Beispiels der Periodenmessschaltung 624.
Die Periodenmessschaltung 624 von 41 enthält Inverter 691-1 bis 691-n (n: gerade Zahl), die in Serie geschaltet sind, NICHT-UND-Schaltungen 692-1 bis 692-n, wobei jedes Paar davon eine Verriegelung bildet, Inverter 693-1 bis 693-n, die in Serie geschaltet sind, NICHT-UND-Schaltungen 694-1 bis 694-n, wobei jedes Paar davon eine Verriegelung bildet, Inverter 695-1 bis 695-n/2, die Ausgänge der durch die NICHT-UND-Schaltungen 692-1 bis 692-n gebildeten Verriegelungen invertieren, Inverter 696-1 bis 696-n/2, die Ausgänge der durch die NICHT-UND-Schaltungen 694-1 bis 694-n gebildeten Verriegelungen invertieren, NICHT-UND-Schaltungen 697-1 bis 697-n, und NICHT-UND-Schaltungen 698-1 bis 698-n.
Eine Serie der Inverter 691-1 bis 691-n von 41 bildet eine Serie von Verzögerungselementen, und das Eingangssignal S1 breitet sich durch diese aus, wobei Verzögerungen anfallen. Das Signal S2 breitet sich entlang einer Signalleitung SA aus, die parallel zur Serie von Verzögerungselementen mit den Invertern 691-1 bis 691-n ausgelegt ist. In dieser Konfiguration konkurriert das Signal S1, das sich durch die Serie von Verzögerungselementen mit einer bestimmten Verzögerung ausbreitet, mit dem Signal S2, das sich durch die Signalleitung SA ohne jede Verzögerung ausbreitet.
Die durch die NICHT-UND-Schaltungen 692-1 bis 692-n gebildeten Verriegelungen verriegeln einen NIEDER-Ausgang davon, wenn das Signal S1 vor dem Signal S2 HOCH wird, und verriegeln einen HOCH-Ausgang davon, wenn das Signal S2 das erste ist, das HOCH wird. Das Signal S1, wie in 40F und 40G gezeigt, ist das erste, das zu einer Zeit HOCH wird, wenn die Signale S1 und S2 in die Schaltung eingegeben werden. Deshalb verriegeln auf der linken Seite von 41 vorgesehene Verriegelungen, die nahe bei den Eingangsknoten liegen, einen NIEDER-Ausgang davon. Da das Signal S1 eine erhöhte Verzögerung erfährt, während es sich in der Figur weiter nach rechts ausbreitet, verriegeln auf der rechten Seite von 41 vorgesehene Verriegelungen, die vom Eingangsknoten weit entfernt sind, einen HOCH-Ausgang davon. Eine Position einer Begrenzung zwischen den NIEDER verriegelnden Verriegelungen und den HOCH verriegelnden Verriegelungen zeigt eine Zeitdifferenz zwischen der Kante des Signals S1 und der Kante des Signals S2 an. Je kleiner die Zeitdifferenz, desto näher die Position der Begrenzung zu den Eingangsknoten.
Andererseits verriegeln die durch die NICHT-UND-Schaltungen 694-1 bis 694-n gebildeten Verriegelungen einen NIEDER-Ausgang davon, wenn das Signal S3 vor dem Signal S4 HOCH wird, und verriegeln einen HOCH-Ausgang davon, wenn das Signal S4 das erste ist, das HOCH wird. Das Signal S3, wie in 40H und 40I gezeigt, ist das erste, das zu einer Zeit HOCH wird, wenn die Signale S3 und S4 in die Schaltung eingegeben werden. Deshalb verriegeln auf der linken Seite von 41 vorgesehene Verriegelungen, die nahe bei den Eingangsknoten liegen, einen NIEDER-Ausgang davon. Da das Signal S3 eine erhöhte Verzögerung erfährt, während es sich in der Figur weiter nach rechts ausbreitet, verriegeln auf der rechten Seite von 41 vorgesehene Verriegelungen, die vom Eingangsknoten weit entfernt sind, einen HOCH-Ausgang davon. Eine Position einer Begrenzung zwischen den NIEDER verriegelnden Verriegelungen und den HOCH verriegelnden Verriegelungen zeigt eine Zeitdifferenz zwischen der Kante des Signals S3 und der Kante des Signals S4 an. Je kleiner die Zeitdifferenz, desto näher die Position der Begrenzung zu den Eingangsknoten.
In einem Beispiel von 41 ist eine Differenz in Kantenzeiteinstellungen zwischen dem Signal S1 und dem Signal S2 relativ klein, und die aus den NICHT-UND-Schaltungen 692-5 und 692-6 zusammengesetzte Verriegelung verriegelt einen HOCH-Ausgang. Dieser HOCH-Ausgang entspricht einer Begrenzung, die die Zeitdifferenz anzeigt. Diese Begrenzung wird als erste Begrenzung bezeichnet. Eine Differenz in Kantenzeiteinstellungen zwischen dem Signal S3 und dem Signal S4 ist relativ groß, und die aus den NICHT-UND-Schaltungen 694-n-3 und 694-n-2 zusammengesetzte Verriegelung verriegelt einen HOCH-Ausgang, der einer Begrenzung entspricht, die die Zeitdifferenz anzeigt. Diese Begrenzung wird als zweite Begrenzung bezeichnet. In diesem Fall erzeugen die ein Paar bildenden NICHT-UND-Schaltungen 697-2x-1 und 697-2x HOCH-Ausgänge auf der rechten Seite der zweiten Begrenzung. Auf der linken Seite der zweiten Begrenzung geben jedoch die NICHT-UND-Schaltungen 697-2x-1 und 697-2x HOCH bzw. NIEDER aus. Dasselbe Muster von Ausgängen wird sogar auf der linken Seite der ersten Begrenzung beobachtet. Finale Ausgänge, die die Signale S5 und S6 sind, sind so HOCH bzw. NIEDER.
Wenn die Zeiteinstellungsdifferenz von Kanten zwischen den Signalen S1 und S2 länger ist als die Zeiteinstellungsdifferenz von Kanten zwischen den Signalen S3 und S4, was der zu dem Beispiel von 41 entgegengesetzt Fall ist, geben die NICHT-UND-Schaltungen 697-2x-1 und 697-2x NIEDER bzw. HOCH auf der linken Seite einer Begrenzung aus, die die erste vom Punkt rechts außen ist (diese Begrenzung zeigt die Zeitdifferenz zwischen dem Signal S1 und dem Signal S2 an). Diese Ausgänge werden bis zu den finalen Ausgängen befördert, und die Signale S5 und S6, die Ausgänge der NICHT-UND-Schaltungen 697-1 bzw. 697-2 sind, werden so NIEDER bzw. HOCH.
Auf diese Weise misst die Periodenmessschaltung 624 die Zeitdifferenz (Thigh) zwischen den Signalen S1 und S2 und die Zeitdifferenz (Tlow) zwischen den Signalen S3 und S4, und vergleicht diese beiden Zeitdifferenzen, um eines der Signale S5 und S6 demgemäß auf HOCH zu ändern. In der Konfiguration von 41 wird das Signal S5 HOCH, wenn die Periode Thigh kürzer ist als die Periode Tlow, und das Signal S6 wird HOCH, wenn die Periode Thigh länger ist als die Periode Tlow.
Mit erneuter Bezugnahme auf 39 werden die Signale S5 und S6 von der Periodenmessschaltung 624 dem Schieberegister 622 über einen Satz von Gate-Schaltungen zugeführt, die WEDER-NOCH-Schaltungen 639 und 640, NICHT-UND-Schaltungen 631 bis 634, und Inverter 635 bis 638 enthalten.
Die WEDER-NOCH-Schaltungen 639 und 640 ermöglichen das Passieren der Signale S5 und S6 nur dann, wenn das Zeitsignal S7 HOCH ist. Das Zeitsignal S7 wird HOCH, wenn die Periodenmessschaltung 624 effektive Daten der Signale S5 und S6 ausgibt. In Übereinstimmung mit periodischen Ausgängen effektiver Daten durch die Periodenmessschaltung 624, die die Periode Thigh und die Periode Tlow des periodischen phasenabgeglichenen Taktsignals CLK1 vergleicht, ändert sich das Zeitsignal S7 zwischen HOCH und NIEDER vor und zurück.
42A bis 42E sind Zeitdiagramme, die das Zeitsignal S7, Signale S8 und S9, die aus den WEDER-NOCH-Schaltungen 639 bzw. 640 ausgegeben werden, und Signale S10 und S11 zeigen, die aus dem Binärzähler 625 ausgegeben werden, der das Zeitsignal S7 als Eingang davon empfängt.
Die Signale S8 und S9 entsprechen einer inversen Logik der Signale S5 bzw. S6, die aus der Periodenmessschaltung 624 ausgegeben werden. Wenn das Signal S6 ausgewählt wird, wird das Signal S8 HOCH, wie in 42B gezeigt. Das heißt, wenn die Periode Thigh länger ist als die Periode Tlow, wird das Signal S8 HOCH. Wenn die Periode Thigh kürzer ist als die Periode Tlow, wird hingegen das Signal S9 HOCH.
Das Zeitsignal S7 zeigt periodische Änderungen zwischen HOCH und NIEDER, wie in 42A gezeigt. Das Zeitsignal S7 wird dem Binärzähler 625 zugeführt. Der Binärzähler 625 enthält NICHT-UND-Schaltungen 661 bis 668 und Inverter 669 bis 671. Betriebe des Binärzählers 625 liegen im Umfang des üblichen Standes der Technik, und eine Beschreibung davon wird weggelassen. Die aus dem Binärzähler 625 ausgegebenen Signale S10 und S11 sind ein Signal, das aus dem Zeitsignal S7 durch Teilen einer Frequenz davon in die Hälfte erhalten wird, bzw. ein inverses dieses erhaltenen Signals, wie in 42D und 42E gezeigt.
Das Signal S8 wird von der WEDER-NOCH-Schaltung 639 den NICHT-UND-Schaltungen 631 und 632 zugeführt, und das Signal S9 wird von der WEDER-NOCH-Schaltung 640 den NICHT-UND-Schaltungen 633 und 634 zugeführt. Die NICHT-UND-Schaltungen 631 und 633 empfangen auch das Signal S10 vom Binärzähler 625, wohingegen die NICHT-UND-Schaltungen 632 und 634 das Signal S11 von dem Binärzähler 625 empfangen.
Wenn das Signal S8 aus HOCH-Impulsen zusammengesetzt ist, wie in 42B gezeigt, geben daher die Inverter 635 und 636, die die Ausgänge der NICHT-UND-Schaltungen 631 bzw. 632 invertieren, diese HOCH-Impulse nacheinander aus.
Die in 42A gezeigten Impulse P1 und P3 gehen nämlich durch die NICHT-UND-Schaltung 631 und den Inverter 635 hindurch, wenn die NICHT-UND-Schaltung 631 durch das Signal S10 geöffnet wird, und ein Impuls P2 geht durch die NICHT-UND-Schaltung 632 und den Inverter 636 hindurch, wenn die NICHT-UND-Schaltung 632 durch das Signal S11 geöffnet wird. Das Gleiche gilt in dem Fall, wo das Signal S9 aus HOCH-Impulsen zusammengesetzt ist. In diesem Fall werden diese HOCH-Impulse aus den Invertern 637 und 638 nacheinander ausgegeben.
Wenn die Periode Thigh länger ist als die Periode Tlow, werden demgemäß HOCH-Impulse aus den Invertern 635 und 636 nacheinander ausgegeben. Wenn die Periode Thigh hingegen kürzer ist als die Periode Tlow, werden HOCH-Impulse aus den Invertern 637 und 638 nacheinander ausgegeben. Diese Impulse werden dem in 39 gezeigten Schieberegister 622 zugeführt.
43 ist ein Schaltbild des Schieberegisters 622 der Phasenabgleichschaltung 611.
Das Schieberegister 622 enthält Inverter 701-1 bis 701-8, Inverter 702-1 bis 702-8, NICHT-UND-Schaltungen 703-1 bis 703-8, NMOS-Transistoren 704-1 bis 704-8, NMOS-Transistoren 705-1 bis 705-8, NMOS-Transistoren 706-1 bis 706-8, und NMOS-Transistoren 707-1 bis 707-8. Wenn das Rücksetzsignal RESET NIEDER wird, wird das Schieberegister 622 zurückgesetzt. Das heißt, wenn das Rücksetzsignal RESET auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 703-1 bis 703-8 HOCH, und Ausgänge der Inverter 702-1 bis 702-8 werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 703-1 bis 703-8 und einem entsprechenden der Inverter 702-1 bis 702-8 gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal RESET eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal RESET auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 43 gezeigt, sind Ausgänge Q1 bis Q4 der Inverter 701-1 bis 701-4 HOCH, und Ausgänge Q5 bis Q8 der Inverter 701-5 bis 701-8 sind NIEDER.
Wenn Anstiegkanten des phasenabgeglichenen Taktsignals CLK1 vorgesetzt werden müssen, werden HOCH-Impulse Signalleitungen A und B nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung B zugeführt wird, wird der NMOS-Transistor 704-5 eingeschaltet. Da der NMOS-Transistor 706-5 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 703-5 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 702-5 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 703-5 und dem Inverter 702-5 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q5 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q5 sind nämlich HOCH, und die Ausgänge Q6 bis Q8 sind NIEDER.
Wenn der Signalleitung A ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 704-6 eingeschaltet. Da der NMOS-Transistor 706-6 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 703-6 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 702-6 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 703-6 und dem Inverter 702-6 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q6 von NIEDER auf HOCH geändert. Die Ausgänge Q1 bis Q6 sind nämlich HOCH, und die Ausgänge Q7 und Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen A und B nacheinander zugeführten HOCH-Impulse die Anzahl von HOCH-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Wenn Anstiegkanten des phasenabgeglichenen Taktsignals CLK1 verzögert werden müssen, werden HOCH-Impulse Signalleitungen C und D nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung C in dem in 43 gezeigten Initialstatus zugeführt wird, wird der NMOS-Transistor 705-4 eingeschaltet. Da der NMOS-Transistor 707-4 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 703-4 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 702-4 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 703-4 und dem Inverter 702-4 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q4 von HOCH auf NIEDER geändert. Die Ausgänge Q1 bis Q3 sind nämlich HOCH, und die Ausgänge Q4 bis Q8 sind NIEDER.
Wenn der Signalleitung D ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 705-3 eingeschaltet. Da der NMOS-Transistor 707-3 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 703-3 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 702-3 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 703-3 und dem Inverter 702-3 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang Q3 von HOCH auf NIEDER geändert. Die Ausgänge Q1 und Q2 sind nämlich HOCH, und die Ausgänge Q3 bis Q8 sind NIEDER.
Auf diese Weise erhöhen die den Signalleitungen C und D nacheinander zugeführten HOCH-Impulse die Anzahl von NIEDER-Ausgängen unter den Ausgängen Q1 bis Q8. Diese Anzahl erhöht sich jeweils um Eins mit jedem zugeführten HOCH-Impuls. Die HOCH-Ausgänge unter den Ausgängen Q1 bis Q8 sind in der Figur links vorgesehen, und die NIEDER-Ausgänge sind rechts vorgesehen.
Die Ausgangssignale Q1 bis Q8 werden der Phasenabgleichschaltung 621 (39) zugeführt, um eine Phase des phasenabgeglichenen Taktsignals CLK1 abzugleichen.
44 ist ein Schaltbild einer Phasenabgleichschaltung 621.
Die Phasenabgleichschaltung 621 enthält PMOS-Transistoren 711-1 bis 711-8, PMOS-Transistoren 712-0 bis 712-8, NMOS-Transistoren 713-0 bis 713-8, NMOS-Transistoren 714-1 bis 714-8, und Inverter 715 bis 720.
Die Signale Q1 bis Q8 vom Schieberegister 622 werden Gates der PMOS-Transistoren 711-1 bis 711-8 bzw. der NMOS-Transistoren 714-1 bis 714-8 zugeführt. Die PMOS-Transistoren 712-0 bis 712-8 und die NMOS-Transistoren 713-0 bis 713-8 bilden gemeinsam einen Inverter, der das Taktsignal CLK als Gate-Eingang empfängt. Das inverse Taktsignal/CLK1 hat so eine Phase, die eine inverse der Phase des Eingangssignals ist, und das phasenabgeglichene Taktsignal CLK1 hat die gleiche Phase wie das Eingangssignal.
In dem Initialstatus, in dem die Signale Q1 bis Q4 HOCH sind, und die Signale Q5 bis Q8 NIEDER sind, werden die PMOS-Transistoren 711-5 bis 711-8 auf der Energiespannungsseite eingeschaltet, und die NMOS-Transistoren 714-1 bis 714-4 werden auf der Erdspannungsseite eingeschaltet. Wenn das Taktsignal CLK HOCH ist, werden so fünf NMOS-Transis toren 713-0 bis 713-4 getrieben. Wenn das Taktsignal CLK hingegen NIEDER ist, werden fünf PMOS-Transistoren 712-0 und 712-5 bis 712-8 getrieben. Auf diese Weise ist eine Treibkraft in Bezug auf eine Anstiegkante des Taktsignals CLK gleich wie eine Treibkraft für eine Abfallkante des Taktsignals CLK.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 erhöht wird, erhöht sich die Anzahl von NMOS-Transistoren, die getrieben werden, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Taktsignals CLK schrittweise erhöht, und gleichzeitig wird eine Treibkraft für eine Abfallkante des Taktsignals CLK unterdrückt, wenn die Anzahl getriebener PMOS-Transistoren verringert wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des phasenabgeglichenen Taktsignals CLK1 verkürzt, wodurch die Anstiegkante hinsichtlich der Zeit nach vorne gebracht wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des phasenabgeglichenen Taktsignals CLK1 verlängert, wodurch die Abfallkante verzögert wird.
Wenn hingegen die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 verringert wird, verringert sich die Anzahl getriebener NMOS-Transistoren, wenn das Taktsignal CLK HOCH ist. In diesem Fall wird eine Treibkraft für eine Anstiegkante des Taktsignals CLK reduziert, während eine Treibkraft für eine Abfallkante des Taktsignals CLK hochgetrieben wird, wenn die Anzahl getriebener PMOS-Transistoren erhöht wird. Als Ergebnis wird eine Übergangsperiode der Anstiegkante des phasenabgeglichenen Taktsignals CLK1 verlängert, wodurch die Anstiegkante verzögert wird. Gleichzeitig wird eine Übergangsperiode der Abfallkante des phasenabgeglichenen Taktsignals CLK1 verkürzt, wodurch die Abfallkante nach vorne gebracht wird.
Auf diese Weise nimmt die Periodenvergleichsschaltung 612 eine Prüfung dahingehend vor, welche von der Periode Thigh und der Periode Tlow des phasenabgeglichenen Taktsignals CLK1 die längste ist, und dann wird die Anzahl von HOCH-Signalen unter den Ausgangssignalen Q1 bis Q8 des Schieberegisters 622 auf der Basis der Prüfungsergebnisse abgeglichen. In Übereinstimmung mit der Anzahl der HOCH-Signale unter den Signalen Q1 bis Q8 steuert die Phasenabgleichschaltung 621 eine Treibkraft für Anstiegkanten des Taktsignals CLK und eine Treibkraft für Abfallkanten des Taktsignals CLK. Diese Steuerung ermöglicht einen Abgleich einer Anstiegkantenzeiteinstellung und einer Abfallkantenzeiteinstellung des phasenabgeglichenen Taktsignals CLK1, so dass die Periode Thigh und die Periode Tlow des phasenabgeglichenen Taktsignals CLK1 gleich werden.
45 ist ein Schaltbild einer Variation der Phasenabgleichschaltung 621. In 45 werden die gleichen Elemente wie jene von 44 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. In einer Phasenabgleichschaltung 621A von 45 bilden die PMOS-Transistoren 712-0 und 712-1 und die NMOS-Transistoren 713-0 und 713-1 zusammen einen Inverter.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 steigt, sinkt die Anzahl getriebener Transistoren unter den PMOS-Transistoren 711-1 bis 711-8. Wenn dies geschieht, erhöht sich ein Widerstand, der auf der Energiespannungsseite des Inverters vorgesehen ist, wodurch bewirkt wird, dass Abfallkanten des Eingangssignals weniger steil werden. Gleichzeitig steigt die Anzahl getriebener Transistoren unter den NMOS-Transistoren 714-1 bis 714-8, so dass ein auf der Erdspannungsseite des Inverters vorgesehener Widerstand sinkt, wodurch bewirkt wird, dass Anstiegkanten des Eingangssignals steiler werden. Als Ergebnis werden hinsichtlich der Zeit Anstiegkanten vorgesetzt, und Abfallkanten werden verzögert.
Wenn im Gegensatz dazu die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 sinkt, werden hinsichtlich der Zeit Anstiegkanten verzögert, und Abfallkante werden vorgesetzt.
46 ist ein Schaltbild einer weiteren Variation der Phasenabgleichschaltung 621. In 46 werden die gleichen Elemente wie jene von 44 und 45 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. In einer Phasenabgleichschaltung 621B von 46 bilden die PMOS-Transistoren 712-0 und die NMOS-Transistoren 713-0 zusammen einen Inverter.
Wenn die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 steigt, sinkt die Anzahl getriebener Transistoren unter den PMOS-Transistoren 711-0 bis 711-8. Wenn dies geschieht, erhöht sich ein Widerstand, der auf der Energiespannungsseite des Inverters vorgesehen ist, wodurch bewirkt wird, dass Abfallkanten des Eingangssignals weniger steil werden. Gleichzeitig steigt die Anzahl getriebener Transistoren unter den NMOS-Transistoren 714-1 bis 714-8, so dass ein auf der Erdspannungsseite des Inverters vorgesehener Widerstand sinkt, wodurch bewirkt wird, dass Anstiegkanten des Eingangssignals steiler werden. Als Ergebnis werden hinsichtlich der Zeit Anstiegkanten vorgesetzt, und Abfallkanten werden verzögert.
Wenn im Gegensatz dazu die Anzahl von HOCH-Signalen unter den Signalen Q1 bis Q8 sinkt, werden hinsichtlich der Zeit Anstiegkanten verzögert, und Abfallkante werden vorgesetzt.
In 46 sind der PMOS-Transistor 711-0 und der NMOS-Transistor 714-0 die ganze Zeit eingeschaltet. Deshalb stoppt der aus dem PMOS-Transistor 712-0 und dem NMOS-Tran sistor 713-0 zusammengesetzte Inverter seinen Betrieb nicht, auch wenn alle Signale Q1 bis Q8 HOCH werden, oder alle Signale Q1 bis Q8 NIEDER werden.
47 ist ein Schaltbild eines zweiten Beispiels der Periodenmessschaltung 624. In 47 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Eine Periodenmessschaltung 624A von 47 enthält NICHT-UND-Schaltungen 750-1 bis 750-n und NICHT-UND-Schaltungen 751-1 bis 751-n anstelle der NICHT-UND-Schaltungen 697-1 bis 697-n und der NICHT-UND-Schaltungen 698-1 bis 698-n von 41. Betriebe der Periodenmessschaltung 624A sind nahezu gleich wie jene der Periodenmessschaltung 624 von 41, und eine Beschreibung davon wird weggelassen.
48 ist ein Schaltbild eines dritten Beispiels der Periodenmessschaltung 624. In 48 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
In einer Periodenmessschaltung 624B von 48 sind die Inverter 695-1 bis 695-n/2 von 41 entfernt. Durch diese Entfernung werden unter Ausgängen der Verriegelungen, die aus den NICHT-UND-Schaltungen 692-1 bis 692-n zusammengesetzt sind, die Ausgänge verwendet, die auf einer Seite gegenüber der in 41 verwendeten Seite vorgesehen sind. Ferner sind die Inverter 696-1 bis 696-n/2 von 41 entfernt. Dann werden unter Ausgängen der Verriegelungen, die aus den NICHT-UND-Schaltungen 694-1 bis 694-n zusammengesetzt sind, die Ausgänge verwendet, die auf einer Seite gegenüber der in 41 verwendeten Seite vorgesehen sind. Betriebe der Periodenmessschaltung 624B sind nahezu gleich wie jene der Periodenmessschaltung 624 von 41, und eine Beschreibung davon wird weggelassen.
49 ist ein Schaltbild eines vierten Beispiels der Periodenmessschaltung 624. In 49 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
In einer Periodenmessschaltung 624C von 49 sind die Inverter 695-1 bis 695-n/2 und die Inverter 696-1 bis 696-n/2 von 41 entfernt. Ferner werden NICHT-UND-Schaltungen 752-1 bis 752-n und NICHT-UND-Schaltungen 753-1 bis 753-n verwendet, um eine Schaltung zu implementieren, welche eine identische Schaltungsstruktur mit der Schaltung aufweist, die aus den NICHT-UND-Schaltungen 697-1 bis 697-n und den NICHT-UND-Schaltungen 698-1 bis 698-n von 41 zusammengesetzt ist. Diese Schaltung ist in 49 an einer Platzierung gegenüber der Platzierung der Schaltung von 41 angeordnet. Betriebe der Periodenmessschaltung 624C sind nahezu gleich wie jene der Periodenmessschaltung 624 von 41, und eine Beschreibung davon wird weggelassen.
50 ist ein Schaltbild eines fünften Beispiels der Periodenmessschaltung 624. In 50 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. Hier werden die gleichen Elemente wie jene von 41 mit Zahlen bezeichnet, deren Suffixe aufgrund einer klaren Zeichnung und Beschreibung weggelassen werden.
In einer Periodenmessschaltung 624 von 41 breiten sich Signale von der rechten Seite der Figur zur linken Seite aus, bis sie als Signale S5 und S6 ausgegeben werden, und diese Ausbreitung findet durch die Gates statt, die aus den NICHT-UND-Schaltungen 697 und 698 zusammengesetzt sind. Um die für die Signalausbreitung erforderliche Zeit zu reduzieren, enthält eine Periodenmessschaltung 624D von 50 NICHT-UND-Schaltungen 762-1 und 762-2 mit drei Eingängen, NICHT-UND-Schaltungen 763-1 und 763-2 mit zwei Eingängen, und NICHT-UND-Schaltungen 764-1 und 764-2 mit zwei Eingängen.
Ausgänge der NICHT-UND-Schaltungen 764-1 und 764-2 überspringen eine Vielzahl von Gates und werden direkt den NICHT-UND-Schaltungen 762-1 und 763-1 bzw. den NICHT-UND-Schaltungen 762-2 und 763-2 zugeführt, die in der nächsten Stufe vorgesehen sind. Wenn beide Ausgänge der NICHT-UND-Schaltungen 764-1 und 764-2 HOCH sind, werden Ausgänge der NICHT-UND-Schaltungen 762-1 und 763-1 und der NICHT-UND-Schaltungen 762-2 und 763-2 in der nächsten Stufe nicht beeinträchtigt.
Wenn der Ausgang der NICHT-UND-Schaltung 764-1 beispielsweise NIEDER ist, erzeugen die NICHT-UND-Schaltungen 762-1 und 763-1 in der nächsten Stufe HOCH-Ausgänge. Die diese HOCH-Ausgänge empfangende NICHT-UND-Schaltung 764-1 erzeugt einen NIEDER-Ausgang. Auf diese Weise breiten sich Ausgänge der NICHT-UND-Schaltungen 764-1 und 764-2 aus, bis sie als Signale S5 und S6 am Punkt links außen in 50 durch das Überspringen einer Vielzahl von Gates jedesmal ausgegeben werden. Andere Betriebe als die hier beschriebenen sind gleich wie jene der Periodenmessschaltung 624 von 41, und eine Beschreibung davon wird weggelassen.
Auf diese Weise kann die Periodenmessschaltung 624D von 50 die Signale S5 und S6 in einer kürzeren Zeit ausgeben, als es die Periodenmessschaltung 624 von 41 kann.
51 ist ein Schaltbild eines sechsten Beispiels der Periodenmessschaltung 624. In 51 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. Hier werden die gleichen Elemente wie jene von 41 mit Zahlen bezeichnet, deren Suffixe aufgrund einer klaren Zeichnung und Beschreibung weggelassen werden.
In einer Periodenmessschaltung 624E von 51 ist eine Vielzahl von Invertern 770 und 771 in die Signalleitun gen SA bzw. SB entlang ihrer Länge eingesetzt. Die Inverter 770 und 771 haben eine Verzögerung, die kleiner ist als die Verzögerung der Inverter 691 und 693. Ein sich durch die Inverter 770 und 771 ausbreitendes Signal wandert nämlich schneller als ein durch die Inverter 691 und 693 gehendes Signal. Wenn das sich durch die Inverter 691 ausbreitende Signal S1 und das sich durch die Inverter 770 ausbreitende Signal S2 verglichen werden, kann deshalb eine Differenz in Kantenzeiteinstellungen zwischen dem Signal S1 und dem Signal S2 mit einer höheren Genauigkeit gemessen werden, als wenn die Periodenmessschaltung 624 von 41 verwendet wird.
Andere Betriebe der Periodenmessschaltung 624E als die oben beschriebenen sind gleich wie jene der Periodenmessschaltung 624 von 41, und eine Beschreibung davon wird weggelassen.
52 ist ein Schaltbild eines siebenten Beispiels der Periodenmessschaltung 624. In 52 werden die gleichen Elemente wie jene von 41 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen. Hier werden die gleichen Elemente wie jene von 41 mit Zahlen bezeichnet, deren Suffixe aufgrund einer klaren Zeichnung und Beschreibung weggelassen werden.
In einer Periodenmessschaltung 624F von 52 unterscheidet sich eine Schaltung, die Signale von der rechten Seite der Figur zur linken Seite der Figur bis zu den Signalen S5 und S6 befördert, von jener der in 41 gezeigten Periodenmessschaltung 624. Diese Schaltung von 52 enthält eine Vielzahl von NICHT-UND-Schaltungen 772, eine Vielzahl von NICHT-UND-Schaltungen 773, zwei Inverter 774, zwei NICHT-UND-Schaltungen 775, die eine Verriegelung bilden, eine NICHT-UND-Schaltung 776 und einen Inverter 777. Eingangs/Ausgangssignalpegel dieser Gates, die in 52 gezeigt sind, zeigen einen Zustand, in dem die Signale S1 bis S4 den Punkt rechts außen in der Figur bereits erreicht haben, eine Signalleitung SC jedoch weiterhin auf einem NIEDER-Pegel bleibt. Wenn die Signalleitung SC auf einen HOCH-Pegel geändert wird, gehen Ausgänge der NICHT-UND-Schaltungen 773, die durch einen Buchstaben H in einem Kreis und einen Buchstaben L in einem Kreis gezeigt sind, durch eine Vielzahl von NICHT-UND-Schaltungen 772 und 773 hindurch, von denen jede als Inverter dient, und werden über die Inverter 774 der aus den NICHT-UND-Schaltungen 775 zusammengesetzten Verriegelung zugeführt. In dem Beispiel von 52 wird daher das Signal S7 HOCH, und das Signal S5 wird NIEDER. Auf die gleiche Weise wie in 41 bestimmt welche der Periode Thigh und der Periode Tlow die längste ist, welches der Signale S5 und S6 auf HOCH geändert wird.
Wie aus einem Vergleich der Periodenmessschaltung 624F von 52 mit der Periodenmessschaltung 624 von 41 ersichtlich ist, wird die Periodenmessschaltung 624F von 52 unter Verwendung einer einfacheren Schaltungsstruktur implementiert.
53 ist ein Schaltbild eines achten Beispiels der Periodenmessschaltung 624. In 53 werden die gleichen Elemente wie jene von 52 durch dieselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Eine Periodenmessschaltung 624G von 53 enthält NICHT-UND-Schaltungen 781 und 782 und Inverter 783 anstelle der NICHT-UND-Schaltungen 772 und 773 der Periodenmessschaltung 624F von 52. Prinzipiell sind Betriebe der Periodenmessschaltung 624G gleich wie jene der Periodenmessschaltung 624F, und eine Beschreibung davon wird weggelassen.
54 ist ein Schaltbild eines neunten Beispiels der Periodenmessschaltung 624.
Eine Periodenmessschaltung 624H von 54 enthält eine Vielzahl von Invertern 801, eine Vielzahl von NICHT-UND-Schaltungen 802, eine Vielzahl von Invertern 803, eine Vielzahl von NICHT-UND-Schaltungen 804, wobei jedes Paar davon eine Verriegelung bildet, eine Vielzahl von NICHT-UND-Schaltungen 805, eine Vielzahl von Invertern 806, eine Vielzahl von Invertern 807, und NICHT-UND-Schaltungen 808 und 809, die eine Verriegelung bilden.
In 54 bilden die Vielzahl von Invertern 801 und die Vielzahl von NICHT-UND-Schaltungen 802 zusammen eine Serie von Verzögerungselementen, und das Signal S1 breitet sich durch diese aus. Das Signal S2 breitet sich durch eine Signalleitung SA aus, die parallel zur Serie von Verzögerungselementen ausgelegt ist. In dieser Konfiguration konkurriert das Signal S1, das sich durch die Serie von Verzögerungselementen ausbreitet, wobei Verzögerungen anfallen, mit dem Signal S2, das sich durch die Signalleitung SA ausbreitet, wobei keine Verzögerung anfällt.
Die durch die NICHT-UND-Schaltungen 804 gebildeten Verriegelungen verriegeln einen HOCH-Ausgang davon, wenn das Signal S1 vor dem Signal S2 HOCH wird, und verriegeln einen NIEDER-Ausgang davon, wenn das Signal S2 das erste ist, das HOCH wird. Das Signal S1, wie in 40R und 40G gezeigt, ist das erste, das zu einer Zeit HOCH wird, wenn die Signale S1 und S2 in die Schaltung eingegeben werden. Deshalb verriegeln auf der linken Seite von 54 vorgesehene Verriegelungen, die nahe bei den Eingangsknoten liegen, einen HOCH-Ausgang davon. Da das Signal S1 eine erhöhte Verzögerung erfährt, während es sich weiter nach rechts in der Figur ausbreitet, verriegeln auf der rechten Seite von 54 vorgesehene Verriegelungen, die vom Eingangsknoten weit entfernt sind, einen NIEDER-Ausgang davon. Eine Position einer Begrenzung zwischen den NIEDER verriegelnden Verriegelungen und den HOCH verriegelnden Verriegelungen zeigt eine Zeit differenz zwischen der Kante des Signals S1 und der Kante des Signals S2 an. Je kleiner die Zeitdifferenz, desto näher die Position der Begrenzung zu den Eingangsknoten.
Ein Ausgang der Verriegelung, der links außen unter den einen NIEDER-Ausgang haltenden Verriegelungen positioniert ist, ist mit einem Buchstaben L in einem Kreis gezeigt. Dieser NIEDER-Ausgang breitet sich durch eine Serie von Verzögerungselementen aus, die aus der Vielzahl von NICHT-UND-Schaltungen 805 und der Vielzahl von Invertern 806 zusammengesetzt sind, und wird der aus den NICHT-UND-Schaltungen 808 und 809 zusammengesetzten Verriegelung zugeführt. Die Serie von Verzögerungselementen, die aus der Vielzahl von NICHT-UND-Schaltungen 805 und der Vielzahl von Invertern 806 zusammengesetzt sind, ist äquivalent zu der Serie von Verzögerungselementen, die aus der Vielzahl von NICHT-UND-Schaltungen 802 und der Vielzahl von Invertern 801 zusammengesetzt sind. Das heißt, die Signale breiten sich durch diese Serien von Verzögerungselementen mit derselben Geschwindigkeit aus.
55A bis 55E sind Zeitdiagramme, die die in die Periodenmessschaltung 624H von 54 eingegebenen Signale S1, S2 und S4 und ein Signal SS zeigen, das in die NICHT-UND-Schaltungen 808 der Verriegelung eingegeben wird, die am Ausgang der Periodenmessschaltung 624H vorgesehen ist. Wie aus der oben gegebenen Beschreibung hervorgeht, breitet sich das Signal S1 durch die erste Serie von Verzögerungselementen für die Periode Thigh aus, bis das Signal S2 HOCH wird, und wird dann durch eine aus den NICHT-UND-Schaltungen 804 zusammengesetzte Verriegelung verriegelt. Das verriegelte Signal breitet sich über dieselbe Distanz durch die zweite Serie von Verzögerungselementen mit identischen Charakteristika aus, und wird dann als Schaltung SS der NICHT-UND-Schaltungen 808 zugeführt. Das Signal SS, wie in 55E gezeigt, weist einen Anstieg davon auf, der um die Periode Thigh verzögert ist, hinter dem Anstieg des Signals S2.
Die aus den NICHT-UND-Schaltungen 808 und 809 zusammengesetzte Verriegelung verriegelt einen Anstieg in einem von dem Signal S4 und dem Signal SS, welches auch immer zuerst kommt. In dem Beispiel von 55D und 55E sind die Signale S5 und S6 von 54 NIEDER bzw. HOCH. In einem solchen Fall, wie in 55A gezeigt, ist die Periode Thigh des phasenabgeglichenen Taktsignals CLK1 kürzer als die Periode Tlow. Wenn die Periode Thigh länger ist als die Periode Tlow sind die Positionen der Signale S5 und S6 hingegen umgekehrt.
Die Periodenmessschaltung 624H von 54 kann unter Verwendung einer einfacheren Schaltungsstruktur implementiert werden als beliebige Schaltungsstrukturen der vorhergehenden Ausführungsformen, und hat so einen Vorteil einer kleinen Schaltungsgröße. Es ist zu beachten, dass, auch wenn die Rollen der Periode Thigh und der Periode Tlow ausgetauscht werden, eine ähnliche Schaltung auf der Basis desselben Prinzips für einen Vergleich dieser beiden Perioden verwendet werden kann.
56 ist ein Blockbild einer Halbleiteranordnung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird.
Eine Halbleiteranordnung 900 von 56 enthält eine Eingangsschaltung 901, eine Kernschaltung 902 und eine Ausgangsschaltung 903. Die Eingangsschaltung 901 empfängt Eingangssignale von einer externen Quelle, und führt die empfangenen Signale der Kernschaltung 902 zu. Ausgangssignale von der Kernschaltung 902 werden von der Halbleiteranordnung 900 über die Ausgangsschaltung 903 ausgesendet.
Die Zeitversatzreduktionsschaltung kann als Eingabeschnittstellenschaltung wie die Eingangsschaltung 901 zum Empfangen von Eingangssignalen verwendet werden, und kann als Ausgabeschnittstellenschaltung wie die Ausgangsschaltung 903 zum Senden von Ausgangssignalen verwendet werden.
57 ist ein Blockbild eines Beispiels einer Eingabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird. In 57 werden die gleichen Elemente wie jene von 39 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Das über einen Eingabepuffer 613 eingegebene Taktsignal CLK wird einem Phasenabgleich in der Phasenabgleichschaltung 621 unterworfen, und wird als phasenabgeglichenes Taktsignal CLK1 einer internen Schaltung (z.B. der Kernschaltung 902 von 56) zugeführt. Die Periodenmessschaltung 612 und das Schieberegister 622 steuern die Phasenabgleichschaltung 621 so, dass die Periode Thigh und die Periode Tlow des phasenabgeglichenen Taktsignals CLK1 miteinander gleich werden. Derselbe Phasenabgleich durch das Schieberegister 622 und die Phasenabgleichschaltung 621 wird auch an ein weiteres Eingangssignal SI angelegt. Als Ergebnis wird ein Eingangssignal SI1 erhalten, das einen reduzierten Anstieg-Abfall-Zeitversatz davon aufweist. Das Eingangssignal SI1, das keinen Anstieg-Abfall-Zeitversatz aufweist, wird der internen Schaltung (z.B. der Kernschaltung 902 von 56) zugeführt.
58 ist ein Blockbild eines Beispiels einer Ausgabeschnittstellenschaltung, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird. In 58 werden die gleichen Elemente wie jene von 39 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Ausgabeschnittstellenschaltung von 58 empfängt das Taktsignal CLK und ein internes Signal SI von einer in ternen Schaltung (z.B. der Kernschaltung 902 von 56). Anstieg-Abfall-Zeitversätze des Taktsignals CLK und des internen Signals SI werden unter Verwendung des Taktsignals CLK reduziert. Ein Signal SI1, das einen reduzierten Anstieg-Abfall-Zeitversatz aufweist, wird von der Phasenabgleichschaltung 621 über den Ausgabepuffer 614 an die Außenseite der Anordnung ausgegeben.
59 ist ein Blockbild, das eine Variation des Beispiels einer Ausgabeschnittstellenschaltung zeigt, bei der die Zeitversatzreduktionsschaltung von 39 angewendet wird. In 59 werden die gleichen Elemente wie jene von 58 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Ausgabeschnittstellenschaltung von 59 empfängt das Taktsignal CLK und das interne Signal SI von einer internen Schaltung (z.B. der Kernschaltung 902 von 56). Anstieg-Abfall-Zeitversätze des Taktsignals CLK und des internen Signals SI werden unter Verwendung des Taktsignals CLK reduziert. Ein Signal SI1, das einen reduzierten Anstieg-Abfall-Zeitversatz aufweist, wird von der Phasenabgleichschaltung 621 über den Ausgabepuffer 614-1 an die Außenseite der Anordnung ausgegeben.
Mit dem Ausgabepuffer 614-1 identische Ausgabepuffer 614-2 und 614-3 sind vorgesehen, um das phasenabgeglichene Taktsignal CLK1 bzw. das inverse Taktsignal/CLK1 zu empfangen. Ausgänge der Ausgabepuffer 614-2 und 614-3 werden der Periodenvergleichsschaltung 612 über Eingabepuffer 613 zugeführt.
In der Konfiguration von 59 sind die mit dem Ausgabepuffer 614-1 identischen Ausgabepuffer 614-2 und 614-3 in eine Rückkopplungsschleife für den Phasenabgleich eingebaut, um zu verhindern, dass sich ein Anstieg-Abfall-Zeitversatz in das Ausgangssignal SI1 in dem Ausgabepuffer 614-1 einschleicht. Diese Konfiguration stellt sicher, dass eine Anstieg-Abfall-Zeitversatzreduktion in Bezug auf das phasenabgeglichene Taktsignal CLK1 und das inverse Taktsignal/CLK1 vorgenommen wird, nachdem sie durch die Ausgabepuffer 614-2 bzw. 614-3 hindurchgehen. Auf diese Weise wird eine Anstieg-Abfall-Zeitversatzreduktion in Bezug auf das Ausgangssignal SI1 erzielt, das durch den Ausgabepuffer 614-1 hindurchgegangen ist. In der Konfiguration von 59 wird angenommen, dass der in den Eingabepuffern 613 erzeugte Anstieg-Abfall-Zeitversatz so klein wie tolerierbar ist.
Im Folgenden erfolgt eine Beschreibung in Bezug auf die Reduktion von Zeitversätzen zwischen Signalen.
60 ist ein Blockbild einer Schaltung der verwandten Technik zur Reduktion eines Zeitversatzes zwischen Signalen.
Eine Zeitversatzreduktionsschaltung 1500 von 60 enthält eine Verzögerungsleitung 1501, ein Verzögerungssteuerregister 1502 und einen Komparator 1503. Die Verzögerungsleitung 1501 enthält eine Serie digitaler Verzögerungselemente, und steuert eine Länge einer Verzögerung, die an ein Eingangssignal davon angelegt wird. Diese Steuerung wird erzielt, indem die Anzahl operierender Verzögerungselemente auf der Basis eines Steuersignals geändert wird, das von dem Verzögerungssteuerregister 1502 zugeführt wird. Der Komparator 1503 empfängt ein verzögertes Eingangssignal von der Verzögerungsleitung 1501 und ein Taktsignal CLK, und vergleicht Phasen zwischen diesen beiden Signalen. Ein Phasenvergleichsergebnis wird dem Verzögerungssteuerregister 1502 zugeführt. Das Verzögerungssteuerregister 1502 stellt den Verzögerungsbetrag der Verzögerungsleitung 1501 so ein, dass das verzögerte Eingangssignal und das Taktsignal CLK dieselbe Phase aufweisen. Wenn das Verzögerungssteuerregister 1502 diesen Zustand einer Null-Phasendifferenz hält, ist das verzögerte Eingangssignal von der Verzögerungsleitung 1501 in einer synchronisierten Phasenbeziehung mit dem Taktsignal CLK. Ein Zeitversatz zwischen dem Eingangssignal und dem Taktsignal CLK wird nämlich reduziert. Durch das Vorsehen der Zeitversatzreduktionsschaltung 1500 für jeden Signaleingang kann ein Zeitversatz zwischen Signalen zwischen dem Taktsignal CLK und jedem Eingangssignal reduziert werden.
Die Verwendung einer wie in 60 gezeigten Zeitversatzreduktionsschaltung ermöglicht es, einen Zeitversatz zwischen Signalen zu reduzieren. Das Problem ist, dass Zeitversätze nicht nur zwischen Signalen vorliegen, sondern auch in jedem Signal vorliegen, d.h. jedes Signal erfährt einen Anstieg-Abfall-Zeitversatz.
61 ist ein Blockbild eines Beispiels einer Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, das nicht gemäß der vorliegenden Erfindung ist.
Eine Zeitversatzreduktionsschaltung 1010 von 61 enthält eine HF(Anstieg-Abfall)-Zeitversatzreduktionsschaltung 1011, eine Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen, und eine Taktpufferschaltung 1013. Die Zeitversatzreduktionsschaltung 1010 der vorliegenden Erfindung wird hauptsächlich in einer Eingabeschnittstelle einer Halbleiteranordnung verwendet.
Die HF-Zeitversatzreduktionsschaltung 1011 reduziert einen Anstieg-Abfall-Zeitversatz in einem Taktsignal CLK und einen Anstieg-Abfall-Zeitversatz in einem Signal A auf der Basis des Taktsignals CLK, und gibt ein Signal A1 und ein Taktsignal CLK1 aus. Das Signal A1 ist das Signal A mit einem reduzierten Anstieg-Abfall-Zeitversatz, und das Taktsignal CLK1 ist das Taktsignal CLK mit einem reduzierten Anstieg-Abfall-Zeitversatz. Die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen empfängt ein Taktsi gnal CLK3, das durch das Verzögern des Taktsignals CLK1 in der Taktpufferschaltung 1013 generiert wird, und reduziert einen Zeitversatz zwischen dem Taktsignal CLK3 und dem Signal A1. Die Taktpufferschaltung 1013 legt einen geeigneten Verzögerungsbetrag an das Taktsignal CLK1 an, und gibt ein Taktsignal CLK2 in einem Normalbetriebsmodus und das Taktsignal CLK3 in einem Kalibrierungsmodus aus.
61 zeigt nur ein anderes Signal (Signal A) als das Taktsignal CLK. Es ist jedoch klar, dass eine Vielzahl von Signalen mit dem Taktsignal CLK ausgerichtet werden kann, auf die gleiche Weise wie das Signal A mit dem Taktsignal CLK ausgerichtet wird. Das heißt, Zeitversätze zwischen einer Vielzahl von Signalen können durch das Bewirken einer Ausrichtung zwischen der Vielzahl von Signalen reduziert werden.
Die HF-Zeitversatzreduktionsschaltung 1011 enthält eine HF-Zeitversatzmessschaltung 1021 und eine Vielzahl (zwei in der Figur) von Kantenabgleichschaltungen 1022. Die HF-Zeitversatzmessschaltung 1021 empfängt ein Taktsignal CLK1, das durch den Abgleich von Kantenpositionen eines Taktsignals CLK in einer Kantenabgleichschaltung 1022 erhalten wird, und misst einen Anstieg-Abfall-Zeitversatz des Taktsignals CLK1. Auf der Basis der Messung des Anstieg-Abfall-Zeitversatzes steuert die HF-Zeitversatzmessschaltung 1021 die Kantenabgleichschaltung 1022 so, dass eine Periode Thigh und eine Periode Tlow des Taktsignals CLK1 miteinander gleich werden. Hier ist das Taktsignal CLK1 während der Periode Thigh HOCH, und ist während der Periode Tlow NIEDER. Auf diese Weise wird der Anstieg-Abfall-Zeitversatz des Taktsignals CLK1 reduziert. Ferner legt die HF-Zeitversatzmessschaltung 1021 dieselbe Steuerung an eine weitere Kantenabgleichschaltung 1022 an, die das Signal A empfängt. Durch diese Steuerung wird ein Anstieg-Abfall-Zeitversatz des Signals A reduziert, und das Signal A1 mit einem reduzierten Zeitversatz wird ausgegeben.
Die Taktpufferschaltung 1013 enthält eine erste Verzögerungsschaltung 1026, eine zweite Verzögerungsschaltung 1027, eine dritte Verzögerungsschaltung 1028, einen ersten Puffer 1029, einen zweiten Puffer 1030, einen ersten Schalter SW1, einen zweiten Schalter SW2 und einen dritten Schalter SW3. Die Taktpufferschaltung 1013 empfängt das Taktsignal CLK1, das einen reduzierten Anstieg-Abfall-Zeitversatz davon aufweist. Im Kalibrierungsmodus ist der erste Schalter SW1 geschlossen (eingeschaltet). Im Normalbetriebsmodus ist entweder der zweite Schalter SW2 oder der dritte Schalter SW3 geschlossen (eingeschaltet). Das von der ersten Verzögerungsschaltung 1026 verzögerte Taktsignal CLK3 wird so der Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen im Kalibrierungsmodus zugeführt, und das entweder von der zweiten Verzögerungsschaltung 1027 oder der dritten Verzögerungsschaltung 1028 verzögerte Taktsignal CLK2 wird der Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen im Normalbetriebsmodus zugeführt. Im Normalbetriebsmodus wird ferner das Taktsignal CLK2 einer internen Schaltung der Anordnung zugeführt, welche die Zeitversatzreduktionsschaltung 1010 als Eingabeschnittstelle aufweist.
Die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen enthält eine Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen, eine Verzögerungsschaltung 1024 und eine Verriegelung 1025. Während des Kalibrierungsmodus misst die Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen eine Phasendifferenz zwischen dem Taktsignal CLK3 und dem Signal A1, das von der Verzögerungsschaltung 1024 verzögert wird, und gleicht eine Verzögerung der Verzögerungsschaltung 1024 ab, um die Phasendifferenz zu eliminieren. Durch diesen Abgleich wird ein Zeitversatz zwischen dem Signal A1 und dem Taktsignal CLK3 so reduziert, dass die Signale miteinander ausgerichtet sind.
Im Normalbetriebsmodus verriegelt die Verriegelung 1025 das Signal A1 unter Verwendung des Taktsignals CLK2 als Synchronisationssignal, wenn das Signal A1 bereits ausgerichtet ist. Das Taktsignal CLK2 wird von der Taktpufferschaltung 1013 erhalten, und wird ferner hinter das Taktsignal CLK3 um einen geeigneten Verzögerungsbetrag verzögert. Wenn dieser Verzögerungsbetrag gleich einer Setup-Zeit der Verriegelung 1025 gesetzt wird, wird eine geeignete Datenverriegelungsoperation in der Verriegelung 1025 erzielt. Das von der Verriegelung 1025 verriegelte Signal wird als Signal A2 ausgegeben.
Auf diese Weise hat die Zeitversatzreduktionsschaltung 1010 die HF-Zeitversatzreduktionsschaltung 1011, die die Anstieg-Abfall-Zeitversätze des Taktsignals CLK und des Signals A auf der Basis von Zeitversatzinformationen des Taktsignals CLK reduziert. Ferner richtet die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen das Signal A mit dem Taktsignal CLK aus, um einen Zeitversatz zwischen Signalen zu reduzieren. Anstieg-Abfall-Zeitversätze, die übliche Zeitversätze sind und in verschiedenen Signalen gleichermaßen vorliegen, werden nämlich in einer ersten Stufe reduziert, und ein Zeitversatz zwischen Signalen wird in einer der ersten Stufe folgenden zweiten Stufe unterdrückt, wodurch es möglich wird, Zeitversätze zwischen Signalen zu reduzieren, ohne von üblichen Zeitversätzen beeinträchtigt zu werden.
62 ist ein Blockbild der in 61 gezeigten HF-Zeitversatzmessschaltung 1021.
Die HF-Zeitversatzmessschaltung 1021 enthält Vergleichssignalgeneratoren 1041 bis 1044, Zeitdifferenz messschaltungen 1045 und 1046, und einen Inverter 1048.
63A bis 63G sind Zeitdiagramme zur Erläuterung von Betrieben der HF-Zeitversatzmessschaltung 1021 von 62. Die Betriebe der HF-Zeitversatzmessschaltung 1021 werden mit Bezugnahme auf 62 und 63A bis 63G beschrieben.
Die Vergleichssignalgeneratoren 1041 bis 1044 haben eine identische Schaltungsstruktur, und ändern einen Ausgang davon auf HOCH, wenn ein einem Signaleingang In zugeführtes Signal eine erste Anstiegkante davon aufweist, nachdem ein Rücksetzeingang Reset auf HOCH geändert wird. Der Signaleingang In der Vergleichssignalgeneratoren 1041 und 1044 empfängt das Taktsignal CLK1, und der Signaleingang In der Vergleichssignalgeneratoren 1042 und 1043 empfängt ein inverses des Taktsignals CLK1 von dem Inverter 1048.
An den Rücksetzeingang Reset des Vergleichssignalgenerators 1041 wird ein Rücksetzsignal RST geliefert. Ein Ausgang S1 des Vergleichssignalgenerators 1041 ändert sich so auf HOCH an einer ersten Anstiegkante des Taktsignals CLK1, nachdem das Rücksetzsignal RST auf HOCH geändert wird.
An den Rücksetzeingang Reset des Vergleichssignalgenerators 1042 wird das aus dem Vergleichssignalgenerator 1041 ausgegebene Signal S1 geliefert. Ein Ausgang E1 des Vergleichssignalgenerators 1042 ändert sich so auf HOCH an einer ersten Anstiegkante des invertierten Taktsignals/CLK1, nachdem das Signal S1 auf HOCH geändert wird. Das Gleiche gilt für einen Ausgang S2 des Vergleichssignalgenerators 1043.
An den Rücksetzeingang Reset des Vergleichssignalgenerators 1044 wird das aus dem Vergleichssignalgenerator 1043 ausgegebene Signal S2 geliefert. Ein Ausgang E2 des Vergleichssignalgenerators 1044 ändert sich so auf HOCH an einer ersten Anstiegkante des Taktsignals CLK1, nachdem das Signal S2 auf HOCH geändert wird.
Anstiegkanten der Signale S1 und E1, wie in 63D bis 63G gezeigt, zeigen einen Start und ein Ende der Periode Thigh an, während welcher das Taktsignal CLK1 einen HOCH-Pegel hält, und Anstiegkanten der Signale S2 und E2 zeigen einen Start und ein Ende der Periode Tlow an, während welcher das Taktsignal CLK1 NIEDER ist.
Die Zeitdifferenzmessschaltung 1045 misst eine Differenz in Kantenzeiteinstellungen zwischen dem Signal S1 und dem Signal E1, und Ausgänge der gemessenen Zeitdifferenz, d.h. eine Dauer der Periode Thigh, in einer digitalen Darstellung. Andererseits misst die Zeitdifferenzmessschaltung 1046 eine Differenz in Kantenzeiteinstellungen zwischen dem Signal S2 und dem Signal E2, und gibt die gemessene Zeitdifferenz, d.h. eine Dauer der Periode Tlow, in einer digitalen Darstellung aus.
Die Ausgänge der Zeitdifferenzmessschaltungen 1045 und 1046 werden vom Komparator 1047 miteinander verglichen. Der Komparator 1047 ändert ein Signal FBF auf HOCH, wenn die Periode Thigh länger ist als die Periode Tlow, wobei das Signal FBF eine Notwendigkeit anzeigt, eine Abfallkante hinsichtlich der Zeit vorzusetzen (nach vorne zu bringen). Wenn die Periode Tlow hingegen länger ist als die Periode Thigh, wird ein Signal RBF, das eine Notwendigkeit anzeigt, eine Anstiegkante hinsichtlich der Zeit vorzusetzen, auf HOCH geändert. Diese Signale FBF und RBF werden zur Steuerung der Kantenabgleichschaltungen 1022 von 61 verwendet.
64 ist ein Schaltbild der HF-Zeitversatzmessschaltung 1021. Jeder der Vergleichssignalgeneratoren 1041 bis 1044 enthält NICHT-UND-Schaltungen 1051 bis 1056 und einen Inverter 1057.
Es erfolgt eine Beschreibung von Betrieben, indem der Vergleichssignalgenerator 1041 als Beispiel herangezogen wird. Wenn das Signal RST NIEDER ist, bleibt ein Ausgang der NICHT-UND-Schaltung 1055 auf einem HOCH-Pegel, so dass das aus dem Inverter 1057 ausgegebene Signal S1 NIEDER ist. Wenn das Signal RST auf HOCH geändert wird, verriegelt eine aus den NICHT-UND-Schaltungen 1052 und 1053 zusammengesetzte Verriegelung einen Signalstatus, in dem die Ausgänge der NICHT-UND-Schaltungen 1052 und 1053 NIEDER bzw. HOCH sind. Solange das Taktsignal CLK1 einen NIEDER-Pegel davon hält, ist der Ausgang der NICHT-UND-Schaltung 1054 HOCH, und eine aus den NICHT-UND-Schaltungen 1055 und 1056 zusammengesetzte Verriegelung verriegelt einen Signalstatus, in dem die Ausgänge der NICHT-UND-Schaltungen 1055 und 1056 HOCH bzw. NIEDER sind.
In diesem Signalzuständen ist ein Ausgang der NICHT-UND-Schaltung 1051 HOCH. Wenn das Taktsignal CLK1 auf HOCH geändert wird, wird ein Ausgang der NICHT-UND-Schaltung 1054 auf NIEDER geändert. Wenn dies geschieht, verriegelt die aus den NICHT-UND-Schaltungen 1055 und 1056 zusammengesetzte Verriegelung einen Signalstatus davon, so dass die Ausgänge der NICHT-UND-Schaltungen 1055 und 1056 NIEDER bzw. HOCH werden. Das aus dem Inverter 1057 ausgegebene Signal S1 wird so auf HOCH geändert. Auch wenn das Taktsignal CLK1 zwischen HOCH und NIEDER wechselt, ändert die aus den NICHT-UND-Schaltungen 1055 und 1056 zusammengesetzte Verriegelung einen Signalstatus davon nicht, so dass das Signal S1 auf dem HOCH-Pegel bleibt, solange das Rücksetzsignal RST HOCH ist. Wenn das Signal RST nach einer vorherbestimmten Zeitperiode auf NIEDER geändert wird, wird der Ausgang der NICHT-UND-Schaltung 1055 auf HOCH geändert, so dass das aus dem Inverter 1057 ausgegebene Signal S1 auf NIEDER zurückkehrt.
Auf diese Weise kann der Vergleichssignalgenerator 1041 eine erste Anstiegkante des Taktsignals CLK1 detektieren, nachdem das Signal RST auf HOCH geändert wird. Betriebe der Vergleichssignalgeneratoren 1042 bis 1044 sind grundsätzlich identisch mit dem Betrieb des Vergleichssignalgenerators 1041, und sie generieren jeweils in 63E bis 63G gezeigte Signale.
Jede der Zeitdifferenzmessschaltungen 1045 und 1046 enthält eine Vielzahl von Invertern 1061, die in Serie geschaltet sind, NICHT-UND-Schaltungen 1062 und 1063, wobei jedes Paar von ihnen eine Verriegelung bildet, und eine Vielzahl von Invertern 1064, die Ausgänge der von den NICHT-UND-Schaltungen 1062 und 1063 gebildeten Verriegelungen invertieren.
Es erfolgt eine Beschreibung von Betrieben, indem die Zeitdifferenzmessschaltung 1045 als Beispiel herangezogen wird. Die Vielzahl von Invertern 1061 bildet eine Serie von Verzögerungselementen, und ein Eingangssignal S1 breitet sich durch die Serie von Verzögerungselementen aus, wobei eine bestimmte Verzögerung anfällt. Das Signal E1 breitet sich entlang einer Signalleitung SA aus, die parallel zur die Inverter 1061 umfassenden Serie von Verzögerungselementen ausgelegt ist. In dieser Konfiguration konkurriert das Signal S1, das sich durch die Serie von Verzögerungselementen mit einer bestimmten Verzögerung ausbreitet, mit dem Signal E1, das sich durch die Signalleitung SA ohne jede Verzögerung ausbreitet.
Die durch die NICHT-UND-Schaltungen 1062 und 1063 gebildeten Verriegelungen verriegeln einen NIEDER-Ausgang davon, wenn das Signal S1 vor dem Signal E1 HOCH wird, und verriegeln einen HOCH-Ausgang davon, wenn das Signal E1 das erste ist, das HOCH wird. Das Signal S1, wie in 63D und 63E gezeigt, ist das erste, das zu einer Zeit HOCH wird, wenn die Signale S1 und E1 in die Schaltung eingegeben werden. Deshalb verriegeln auf der linken Seite von 64 vorgesehene Verriegelungen, die nahe bei Eingangsknoten lie gen, einen NIEDER-Ausgang davon. Da das Signal S1 eine erhöhte Verzögerung erfährt, während es sich in der Figur weiter nach rechts ausbreitet, verriegeln auf der rechten Seite von 64 vorgesehene Verriegelungen, die vom Eingangsknoten weit entfernt sind, einen HOCH-Ausgang davon. Eine Position einer Begrenzung zwischen den NIEDER verriegelnden Verriegelungen und den HOCH verriegelnden Verriegelungen zeigt eine Zeitdifferenz zwischen der Kante des Signals S1 und der Kante des Signals E1 an. Je kleiner die Zeitdifferenz, desto näher die Position der Begrenzung zu den Eingangsknoten.
Auf diese Weise misst die Zeitdifferenzmessschaltung 1045 eine Differenz in Anstiegkantenzeiteinstellungen zwischen dem Signal S1 und dem Signal E1, d.h. sie misst die Länge der Periode Thigh des Taktsignals CLK1. Die Zeitdifferenzmessschaltung 1046 arbeitet in der gleichen Weise, und misst eine Differenz in Anstiegkantenzeiteinstellungen zwischen dem Signal S2 und dem Signal E2, d.h. sie misst die Länge der Periode Tlow des Taktsignals CLK1.
Der Komparator 1047 enthält eine Vielzahl von NICHT-UND-Schaltungen 1071, eine Vielzahl von NICHT-UND-Schaltungen 1072, eine Vielzahl von NICHT-UND-Schaltungen 1073, eine Vielzahl von NICHT-UND-Schaltungen 1074, und Inverter 1075 und 1076.
Die Ausgänge der Inverter 1064, die die Ausgänge der Zeitdifferenzmessschaltungen 1045 und 1046 sind, sind HOCH auf der linken Seite der Figur, und NIEDER auf der rechten Seite der Figur. Wenn beispielsweise die NICHT-UND-Schaltungen 1071 und 1072 und die NICHT-UND-Schaltungen 1073 und 1074, die in der Figur die ersten von links sind, HOCH-Signale an einem Eingang davon von den Invertern 64 empfangen, die die ersten von links sind und an einer oberen Seite und an einer unteren Seite vorgesehen sind, dienen diese NICHT- UND-Schaltungen als Inverter für den anderen Eingang davon. Die NICHT-UND-Schaltungen 1071 und 1072 und die NICHT-UND-Schaltungen 1073 und 1074 lassen Signale nämlich nur durch, wenn sich diese Signale von der rechten Seite der Figur ausgebreitet haben.
Wenn die NICHT-UND-Schaltungen 1071 und 1072, die in der Figur die ersten von rechts sind, NIEDER-Signale an einem Eingang davon von den Invertern 1064 empfangen, die die ersten von rechts sind, geben diese NICHT-UND-Schaltungen ein HOCH-Signal aus, ungeachtet eines dem anderen Eingang davon zugeführten Signalpegels.
Wenn die ein Paar zwischen der oberen Seite und der unteren Seite bildenden Inverter 1064 HOCH-Signale ausgeben, gestattet nämlich der Komparator 1047, dass Signale von der rechten Seite der Figur zur linken Seite hindurchgehen. Wenn die Inverter 1064 NIEDER-Signale ausgeben, geben die NICHT-UND-Schaltungen 1071 und 1072 HOCH-Signale aus.
Wenn die Periode Thigh und die Periode Tlow unterschiedliche Längen aufweisen, geben die ein Paar zwischen der oberen Seite und der unteren Seite bildenden Inverter 1064 unterschiedliche Signale irgendwo in dem Komparator 1047 aus. Es wird angenommen, dass ein Inverter 1064 der oberen Seite eines gegebenen Paars einen HOCH-Ausgang generiert, und ein Inverter 1064 der unteren Seite einen NIEDER-Ausgang generiert. In diesem Fall geben entsprechende NICHT-UND-Schaltungen 1071 und 1072 NIEDER bzw. HOCH aus. Dieser NIEDER-Ausgang und HOCH-Ausgang breiten sich zu dem Abschnitt links außen des Komparators 1047 aus, wodurch ermöglicht wird, dass eine Prüfung dahingehend vorgenommen wird, welche der Periode Thigh und der Periode Tlow länger ist als die andere.
Detailliert ist das Signal FBF HOCH, wenn die Periode Thigh länger ist, und das Signal RBF ist HOCH, wenn die Pe riode Tlow länger ist. Die Signale FBF und RBF werden zur Steuerung der Kantenabgleichschaltungen 1022 von 61 verwendet.
65 ist ein Schaltbild der Kantenabgleichschaltung 1022 von 61.
Die Kantenabgleichschaltung 1022 enthält eine Schieberegister-Treibschaltung 1081, ein Schieberegister 1082 und eine Kantenverschiebungsschaltung 1083.
Die Schieberegister-Treibschaltung 1081 empfängt die Signale RBF und FBF und einen Kalibrierungstakt CAL-CLK, der als Synchronisationssignal im Kalibrierungsmodus verwendet wird. Der Kalibrierungstakt CAL-CLK ist ein gewöhnliches Taktsignal mit einem geeigneten Taktzyklus, und die Schieberegister-Treibschaltung 1081 ändert Ausgänge davon synchron mit dem Kalibrierungstakt CAL-CLK.
Die Schieberegister-Treibschaltung 1081 enthält WEDER-NOCH-Schaltungen 1091 und 1092, NICHT-UND-Schaltungen 1093 bis 1096, und einen Binärzähler 1097. Der Binärzähler 1097 enthält NICHT-UND-Schaltungen 1101 bis 1108 und Inverter 1109 bis 1111. Betriebe des Binärzählers 1097 liegen im Umfang des üblichen Standes der Technik, und eine Beschreibung davon wird weggelassen. Aus dem Binärzähler 1097 ausgegebene Signale SA und SB sind ein Signal, das durch Teilen einer Frequenz des Kalibrierungstakts CAL-CLK in die Hälfte erhalten wird, und ein Signal, das durch das Invertieren dieses Signals erhalten wird.
Die WEDER-NOCH-Schaltungen 1091 und 1092 dienen als Gates, die das Hindurchgehen der Signale RBF und FBF gestatten, nur wenn der Kalibrierungstakt CAL-CLK HOCH ist.
Das Signal RBF (um genau zu sein, ein inverses davon) wird von der WEDER-NOCH-Schaltung 1091 einem Eingang der NICHT-UND-Schaltungen 1093 und 1094 zugeführt, und das Signal FBF (um genau zu sein, ein inverses davon) wird von der WEDER-NOCH-Schaltung 1092 einem Eingang der NICHT-UND-Schaltungen 1095 und 1096 zugeführt. Der andere Eingang der NICHT-UND-Schaltungen 1093 und 1095 empfängt das Signal SA von dem Binärzähler 1097, und der andere Eingang der NICHT-UND-Schaltungen 1094 und 1096 empfängt das Signal SB von dem Binärzähler 1097.
Wenn das Signal RBF HOCH ist, geben nämlich die NICHT-UND-Schaltungen 1093 und 1094 HOCH-Impulse nacheinander aus. Wenn das Signal FBF HOCH ist, geben hingegen die NICHT-UND-Schaltungen 1095 und 1096 HOCH-Impulse nacheinander aus. Diese HOCH-Impulse werden zum Treiben des Schieberegisters 1082 verwendet.
66 ist ein Schaltbild des Schieberegisters 1082.
Das Schieberegister 1082 enthält NICHT-UND-Schaltungen 1121-1 bis 1121-7, Inverter 1122-1 bis 1122-8, NICHT-UND-Schaltungen 1123-1 bis 1123-8, NMOS-Transistoren 1124-1 bis 1124-8, NMOS-Transistoren 1125-1 bis 1125-8, NMOS-Transistoren 1126-1 bis 1126-8, NMOS-Transistoren 1127-1 bis 1127-8, NICHT-UND-Schaltungen 1128-1 bis 1128-8, und einen Inverter 1129. Wenn das Rücksetzsignal R NIEDER wird, wird das Schieberegister 1082 zurückgesetzt. Das heißt, wenn das Rücksetzsignal R auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 1123-1 bis 1123-8 HOCH, und Ausgänge der Inverter 1122-1 bis 1122-8 werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 1123-1 bis 1123-8 und einem entsprechenden der Inverter 1122-1 bis 1122-8 gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal R eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal R auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 66 gezeigt, sind Ausgänge der NICHT-UND-Schaltungen 1128-1 bis 1128-7 NIEDER, wohingegen ein Ausgang der NICHT-UND-Schaltung 1128-8 HOCH ist.
Wenn die Abfallkanten des Taktsignals CLK1 hinsichtlich der Zeit vorgesetzt werden müssen, werden HOCH-Impulse Signalleitungen C und D nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung C zugeführt wird, wird der NMOS-Transistor 1125-8 eingeschaltet. Da der NMOS-Transistor 1127-8 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 1123-8 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 1122-8 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 1123-8 und dem Inverter 1122-8 zusammengesetzt ist. Als Ergebnis wird ein Ausgang des Inverters 1129 von NIEDER auf HOCH geändert, und der Ausgang der NICHT-UND-Schaltung 1121-7 von HOCH auf NIEDER geändert. In diesem Fall sind daher die Ausgänge der NICHT-UND-Schaltungen 1128-7 und 1128-8 HOCH, und die übrigen Ausgänge sind NIEDER.
Wenn der Signalleitung D ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 1125-7 eingeschaltet. Da der NMOS-Transistor 1127-7 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 1123-7 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 1122-7 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 1123-7 und dem Inverter 1122-7 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang der NICHT-UND-Schaltung 1121-7 von NIEDER auf HOCH geändert, und der Ausgang der NICHT-UND-Schaltung 1121-6 wird von HOCH auf NIEDER geändert. Die Ausgänge der NICHT-UND-Schaltungen 1128-6 und 1128-7 sind nämlich HOCH, und die übrigen Ausgänge sind NIEDER.
Auf diese Weise verschieben den Signalleitungen C und D nacheinander zugeführte HOCH-Impulse aufeinanderfolgend Positionen der einzigen beiden HOCH-Ausgänge unter den Ausgängen der NICHT-UND-Schaltungen 1128-1 bis 1128-8 nach links.
Wenn eine Notwendigkeit besteht, die Anstiegkanten des Taktsignals CLK1 hinsichtlich der Zeit vorzusetzen, werden HOCH-Impulse den Signalleitungen A und B zugeführt. Durch diese Operation werden Positionen von nur zwei HOCH-Ausgängen unter den Ausgängen der NICHT-UND-Schaltungen 1128-1 bis 1128-8 aufeinanderfolgend nach rechts verschoben. Betriebe in diesem Fall sind grundsätzlich gleich wie die oben beschriebenen, und eine Beschreibung davon wird weggelassen.
Die Vielzahl von Ausgängen aus dem Schieberegister 1082 ist NIEDER, ausgenommen zwei benachbarte Ausgänge, die HOCH sind, wie oben beschrieben. In Abhängigkeit davon, ob eine Notwendigkeit besteht, die Anstiegkanten vorzusetzen, oder eine Notwendigkeit, die Abfallkanten vorzusetzen, werden Positionen der beiden HOCH-Ausgänge nach rechts oder nach links verschoben. Die Vielzahl von Ausgängen aus dem Schieberegister 1082 wird zur Steuerung der Kantenverschiebungsschaltungen 1083 von 65 verwendet.
Die Kantenverschiebungsschaltung 1083 von 65 enthält eine Vielzahl von NICHT-UND-Schaltungen 1131, eine Vielzahl von NICHT-UND-Schaltungen 1132, eine Vielzahl von Invertern 1133, eine Vielzahl von NICHT-UND-Schaltungen 1134, eine Vielzahl von NICHT-UND-Schaltungen 1135, eine Vielzahl von Invertern 1136, eine WEDER-NOCH-Schaltung 1137, einen Inverter 1138, einen PMOS-Transistor 1139, einen NMOS-Transistor 1140, und Inverter 1139 und 1140. Die Vielzahl der NICHT-UND-Schaltungen 1132 und die Vielzahl von Invertern 1133 bilden zusammen eine erste Serie von Verzögerungselementen, und die Vielzahl der NICHT-UND-Schaltungen 1135 und die Vielzahl der Inverter 1136 bilden zusammen eine zweite Serie von Verzögerungselementen.
Die Vielzahl von NICHT-UND-Schaltungen 1131 empfängt die Ausgänge des Schieberegisters 1082 an einem Eingang davon, und empfängt das Taktsignal CLK am anderen Eingang davon. Das Taktsignal CLK tritt so in die erste Serie von Verzögerungselementen an einer Position ein, wo die Ausgänge aus dem Schieberegister 1082 HOCH sind. Das Taktsignal CLK breitet sich durch die erste Serie von Verzögerungselementen aus, und wird der WEDER-NOCH-Schaltung 1137 zugeführt.
Die Vielzahl von NICHT-UND-Schaltungen 1134 empfängt die Ausgänge des Schieberegisters 1082 an einem Eingang davon, und empfängt das Taktsignal CLK am anderen Eingang davon. Das Taktsignal CLK tritt so in die zweite Serie von Verzögerungselementen an einer Position ein, wo die Ausgänge aus dem Schieberegister 1082 HOCH sind. Das Taktsignal CLK breitet sich durch die zweite Serie von Verzögerungselementen aus, und wird der WEDER-NOCH-Schaltung 1137 und dem Inverter 1138 zugeführt.
Die beiden HOCH-Ausgänge unter den Ausgängen aus dem Schieberegister 1082 sind nebeneinander positioniert. Wenn die beiden HOCH-Ausgänge nach rechts verschoben werden, wird eine Verzögerung verringert, die das Taktsignal CLK durch die Ausbreitung durch die erste Serie von Verzögerungselementen erfährt, wohingegen eine Verzögerung erhöht wird, die das Taktsignal CLK durch die Ausbreitung durch die zweite Serie von Verzögerungselementen erfährt. Wenn die beiden HOCH-Ausgänge nach links verschoben werden, wird andererseits eine Verzögerung erhöht, die das Taktsignal CLK durch die Ausbreitung durch die erste Serie von Verzögerungselementen erfährt, wohingegen eine Verzögerung verringert wird, die das Taktsignal CLK durch die Ausbreitung durch die zweite Serie von Verzögerungselementen erfährt.
Eine aus den Invertern 1141 und 1142 zusammengesetzte Verriegelung verriegelt einen HOCH-Pegel an einer Anstieg kante des Taktsignals CLK, das sich durch die zweite Serie von Verzögerungselementen ausgebreitet hat. Ferner verriegelt diese Verriegelung einen NIEDER-Pegel, wenn sowohl das Taktsignal CLK, das sich durch die erste Serie von Verzögerungselementen ausgebreitet hat, als auch das Taktsignal CLK, das sich durch die zweite Serie von Verzögerungselementen ausgebreitet hat, NIEDER werden.
Demgemäß weist das aus der Kantenverschiebungsschaltung 1083 ausgegebene Taktsignal CLK1 die Periode Thigh und die Periode Tlow auf, die in Abhängigkeit von Positionen der beiden HOCH-Ausgänge unter der Vielzahl von Ausgängen aus dem Schieberegister 1082 abgeglichen werden.
Auf diese Weise empfängt die Kantenabgleichschaltung 1022 das Taktsignal CLK als Eingang, und gleicht die Periode Thigh und die Periode Tlow des ausgegebenen Taktsignals CLK1 auf der Basis der von der HF-Zeitversatzmessschaltung 1021 zugeführten Steuersignale ab. Als Ergebnis dieses Abgleichs wird bewirkt, dass die Periode Thigh und die Periode Tlow des Taktsignals CLK1 einander gleichen, wodurch ein Anstieg-Abfall-Zeitversatz des Taktsignals CLK reduziert wird.
Wie in Verbindung mit 61 beschrieben wurde, legen die Kantenabgleichschaltungen 1022 denselben Kantenabgleich an das Signal A wie an das Taktsignal CLK an, wodurch ein Anstieg-Abfall-Zeitversatz des Signals A reduziert wird.
67 ist ein Blockbild der Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen, die in 61 gezeigt ist.
Die Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen enthält einen Zeitsignalgenerator 1151, Vergleichssignalgeneratoren 1152 und 1153, und einen Phasenkomparator 1154.
Der Zeitsignalgenerator 1151 empfängt das Taktsignal CLK3 und ein Signal DATA, welches das von der Verzögerungs schaltung 1024 verzögerte Signal A ist, und generiert ein Zeitsignal T auf der Basis dieser empfangenen Signale. Das Zeitsignal T wird den Vergleichssignalgeneratoren 1152 und 1153 zugeführt. Der Vergleichssignalgenerator 1152 ändert ein Ausgangssignal CE auf HOCH an einer ersten Anstiegkante des Taktsignals CLK3, nachdem das Zeitsignal T auf HOCH geändert wird. Der Vergleichssignalgenerator 1153 stellt ein Ausgangssignal DE auf HOCH an einer ersten Anstiegkante des Signals DATA, nachdem das Zeitsignal T auf HOCH geändert wird.
68A bis 68E sind Zeitdiagramme, die Signale von 67 zeigen. Ein Vergleich von Anstiegkanten zwischen dem Signal CE und dem Signal DE, die in 68D und 68E gezeigt sind, ermöglicht es, eine relative Phasenbeziehung zwischen dem Taktsignal CLK3 und dem Signal DATA zu prüfen.
Mit erneuter Bezugnahme auf 67 empfängt der Phasenkomparator 1154 die Signale CE und DE, und prüft, welches dieser Signale eine Anstiegkante zu einer früheren Zeiteinstellung aufweist. Wenn das Signal DATA vorgesetzt werden muss, um Phasen zwischen dem Taktsignal CLK3 und dem Signal DATA auszurichten, ändert der Phasenkomparator 1154 ein Ausgangssignal SF auf HOCH. Wenn das Signal DATA verzögert werden muss, um eine Phasenausrichtung zu erzielen, ändert der Phasenkomparator 1154 ein Ausgangssignal SD auf HOCH.
69 ist ein Schaltbild der Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen.
Der Zeitsignalgenerator 1151 enthält NICHT-UND-Schaltungen 1161 bis 1168, einen Inverter 1169, eine NICHT-UND-Schaltung 1170, NICHT-UND-Schaltungen 1171 bis 1178, und einen Inverter 1179. In dem Zeitsignalgenerator 1151 nimmt die NICHT-UND-Schaltung 1170 eine NICHT-UND-Operation zwischen dem Taktsignal CLK3 und dem Signal DATA vor, und das Zeitsignal T wird auf der Basis einer Zeiteinstellung eines Ausgangssignals der NICHT-UND-Schaltung 1170 generiert.
Die Vergleichssignalgeneratoren 1152 und 1153 haben eine Konfiguration, die mit den in 64 gezeigten Vergleichssignalgeneratoren 1041 bis 1044 identisch ist, und eine Beschreibung davon wird weggelassen.
Der Phasenkomparator 1154 enthält NICHT-UND-Schaltungen 1181 bis 1193 und Inverter 1194 und 1195. Die NICHT-UND-Schaltungen 1181 und 1182 bilden zusammen eine erste Verriegelung, und die NICHT-UND-Schaltungen 1183 und 1184 bilden eine zweite Verriegelung. Die erste Verriegelung verriegelt eine Anstiegkante des Signals CE oder eine Anstiegkante des Signals DE, welches auch immer zuerst kommt. Die zweite Verriegelung verriegelt eine Anstiegkante des Signals DE oder eine Anstiegkante des Signals CE, die von den Invertern 1194 und 1195 verzögert werden, welches auch immer zuerst kommt. Ein Signalpegel des Ausgangssignals SF wird in Abhängigkeit von einem Status der ersten Verriegelung bestimmt, und ein Signalpegel des Ausgangssignals SD wird in Abhängigkeit von einem Status der zweiten Verriegelung bestimmt.
Das Signal SF wird HOCH, wenn das Signal DATA vorgesetzt werden muss, um eine Phasenausrichtung zu erzielen, und das Signal SD wird HOCH, wenn das Signal DATA verzögert werden muss, um Phasen auszurichten.
Die Signale SF und SD werden zur Steuerung der Verzögerungsschaltung 1024 von 61 verwendet.
70 ist ein Schaltbild der Verzögerungsschaltung 1024.
Die Verzögerungsschaltung 1024 enthält eine Schieberegister-Treibschaltung 1081, ein Schieberegister 1201, und eine Verzögerungsleitung 1202. In 70 werden die gleichen Elemente wie jene von 65 mit denselben Zahlen bezeichnet.
Die Schieberegister-Treibschaltung 1081 empfängt die Signale SF und SD und den Kalibrierungstakt CAL-CLK, der als Synchronisationssignal während des Kalibrierungsmodus verwendet wird. Die Schieberegister-Treibschaltung 1081 von 70 hat eine Konfiguration, die mit jener der Schieberegister-Treibschaltung von 65 identisch ist, und eine Beschreibung davon wird weggelassen.
71 ist ein Schaltbild des Schieberegisters 1201. In 71 werden die gleichen Elemente wie jene von 66 mit denselben Zahlen bezeichnet.
Das Schieberegister 1201 enthält Sie NICHT-UND-Schaltungen 1121-1 bis 1121-7, die Inverter 1122-1 bis 1122-8, die NICHT-UND-Schaltungen 1123-1 bis 1123-8, die NMOS-Transistoren 1124-1 bis 1124-8, die NMOS-Transistoren 1125-1 bis 1125-8, die NMOS-Transistoren 1126-1 bis 1126-8, die NMOS-Transistoren 1127-1 bis 1127-8, den Inverter 1129, einen Inverter 1211, und Inverter 1212-0 bis 1212-8. Wenn das Rücksetzsignal R NIEDER wird, wird das Schieberegister 1201 zurückgesetzt. Das heißt, wenn das Rücksetzsignal R auf NIEDER geändert wird, werden Ausgänge der NICHT-UND-Schaltungen 1123-1 bis 1123-8 HOCH, und Ausgänge der Inverter 1122-1 bis 1122-8 werden NIEDER. Jedes Paar, das von einer der NICHT-UND-Schaltungen 1123-1 bis 1123-8 und einem entsprechenden der Inverter 1122-1 bis 1122-8 gebildet wird, bildet eine Verriegelung, indem jedes Element des Paars einen Ausgang davon an das andere Element des Paars liefert. Aufgrund dieser Verriegelungsfunktion wird ein von dem Rücksetzsignal R eingestellter Initialstatus beibehalten, sogar nachdem das Rücksetzsignal R auf HOCH zurückkehrt.
In diesem Initialstatus, wie in 71 gezeigt, sind Ausgänge der Inverter 1212-0 bis 1212-7 NIEDER, wohingegen ein Ausgang des Inverters 1212-8 HOCH. ist.
Wenn die Verzögerung der Verzögerungsschaltung 1024 erhöht werden muss, werden HOCH-Impulse Signalleitungen C und D nacheinander zugeführt. Wenn ein HOCH-Impuls der Signalleitung C in dem in 71 gezeigten Initialstatus zugeführt wird, wird der NMOS-Transistor 1125-8 eingeschaltet. Da der NMOS-Transistor 1127-8 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 1123-8 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 1122-8 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 1123-8 und dem Inverter 1122-8 zusammengesetzt ist. Als Ergebnis wird ein Ausgang des Inverters 1129 von NIEDER auf HOCH geändert, und der Ausgang der NICHT-UND-Schaltung 1121-7 wird von HOCH auf NIEDER geändert. In diesem Fall ist daher nur der Ausgang des Inverters 1212-7 HOCH, und die übrigen Ausgänge sind NIEDER.
Wenn der Signalleitung D ein HOCH-Impuls zugeführt wird, wird der NMOS-Transistor 1125-7 eingeschaltet. Da der NMOS-Transistor 1127-7 ein ist, wird ein Ausgang der NICHT-UND-Schaltung 1123-7 mit Erde verbunden, und wird gezwungen, von HOCH auf NIEDER zu wechseln. Ein Ausgang des Inverters 1122-7 wird so auf HOCH geändert, und dieser Zustand wird von der Verriegelung gehalten, die aus der NICHT-UND-Schaltung 1123-7 und dem Inverter 1122-7 zusammengesetzt ist. Zu dieser Zeit wird der Ausgang der NICHT-UND-Schaltung 1121-7 von NIEDER auf HOCH geändert, und der Ausgang der NICHT-UND-Schaltung 1121-6 wird von HOCH auf NIEDER geändert. In diesem Fall ist daher nur der Ausgang des Inverters 1212-6 HOCH, und die übrigen Ausgänge sind NIEDER.
Auf diese Weise verschieben den Signalleitungen C und D nacheinander zugeführte HOCH-Impulse aufeinanderfolgend eine Position des einzigen HOCH-Ausgangs unter den Ausgängen der Inverter 1212-0 bis 1212-8 nach links.
Wenn eine Notwendigkeit besteht, die Verzögerung der Verzögerungsschaltung 1024 zu verringern, werden HOCH-Impul se den Signalleitungen A und B zugeführt. Durch diese Operation wird eine Position des nur einen HOCH-Ausgangs unter den Ausgängen der Inverter 1212-0 bis 1212-8 aufeinanderfolgend nach rechts verschoben. Betriebe in diesem Fall sind grundsätzlich gleich wie die oben beschriebenen, und eine Beschreibung davon wird weggelassen.
Die Vielzahl von Ausgängen aus dem Schieberegister 1201 wird zur Steuerung der Verzögerungsleitung 1202 von 70 verwendet.
Die Verzögerungsleitung 1202 von 70 enthält eine Vielzahl von NICHT-UND-Schaltungen 1221, eine Vielzahl von NICHT-UND-Schaltungen 1222, und eine Vielzahl von Invertern 1223. Die Vielzahl von NICHT-UND-Schaltungen 1222 und die Vielzahl von Invertern 1223 bilden zusammen eine Serie von Verzögerungselementen.
Die Vielzahl von NICHT-UND-Schaltungen 1221 empfängt die Ausgänge des Schieberegisters 1201 an einem Eingang davon, und empfängt das Signal A1 von der HF-Zeitversatzreduktionsschaltung 1011 am anderen Eingang davon. Das Signal A1 tritt so in die Serie von Verzögerungselementen an einer Position ein, wo der nur eine HOCH-Ausgang unter den Ausgängen des Schieberegisters 1201 lokalisiert ist. Das Signal A1 breitet sich durch die Serie von Verzögerungselementen aus, und wird als Datensignal DATA ausgegeben.
Wenn der nur eine HOCH-Ausgang unter den Ausgängen des Schieberegisters 1201 nach rechts verschoben wird, wird eine Verzögerung verringert, die das Signal A1 durch die Ausbreitung durch die Serie von Verzögerungselementen erfährt. Wenn der nur eine HOCH-Ausgang nach links verschoben wird, wird andererseits eine Verzögerung erhöht, die das Signal A1 durch die Ausbreitung durch die Serie von Verzögerungselementen erfährt.
Demgemäß weist das aus der Verzögerungsleitung 1202 ausgegebene Signal DATA eine Verzögerung auf, die in Abhängigkeit von der Position des nur einen HOCH-Ausgangs unter der Vielzahl von Ausgängen des Schieberegisters 1201 abgeglichen wird.
Auf diese Weise empfängt die Verzögerungsschaltung 1024 das Signal A1 als Eingang, und gleicht die Verzögerung des Ausgangssignals DATA auf der Basis der Steuersignale von der Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen ab. Als Ergebnis dieses Abgleichs werden das Signal DATA und das Taktsignal CLK3 hinsichtlich ihrer Phasen ausgerichtet, wodurch ein Zeitversatz zwischen Signalen zwischen dem Signal DATA und dem Taktsignal CLK3 reduziert wird.
Wie in Verbindung mit 61 beschrieben wurde, kann die Verzögerungsschaltung 1024 dieselbe Ausrichtung zwischen Signalen (Phasenausrichtung) an andere Signale anlegen, zusätzlich zu dem Signal A, wodurch Zeitversätze zwischen Signalen zwischen diesen Signalen reduziert werden können.
72A bis 72E sind Zeitdiagramme, die 68A bis 68E entsprechen, und zeigen Signale, wenn ein Kalibrierungssignal DATA, das von jenem von 68A bis 68E verschieden ist, im Kalibrierungsmodus zur Reduktion von Zeitversätzen zwischen Signalen verwendet wird. Ein Signal, das den doppelten Zyklus des Taktsignals CLK3 aufweist, kann als Kalibrierungssignal DATA verwendet werden, wie in 72A bis 72E gezeigt.
73A bis 73F sind Zeitdiagramme, die Signale zeigen, wenn ein anderes Kalibrierungstaktsignal CLK3 im Kalibrierungsmodus zur Reduktion von Zeitversätzen zwischen Signalen verwendet wird. Ein Signal, das den doppelten Zyklus des normalen Taktsignals CLK3 aufweist, kann als Kalibrierungssignal DATA verwendet werden, und gleichzeitig kann ein Taktsignal CLK3 für Kalibrierungszwecke mit dem doppelten Taktzyklus des normalen Taktsignals verwendet werden, wie in 73A bis 73F gezeigt.
Eine Kalibrierung zur Reduktion von Zeitversätzen zwischen Signalen kann unter verschiedensten Kalibrierungsbedingungen durchgeführt werden, so dass eine flexible Zeitversatzreduktion zwischen Signalen erzielbar ist, um verschiedenste Signalzustände zu bewältigen, wie in 72A bis 72E und 73A bis 73F gezeigt.
74 ist ein Blockbild eines zweiten Beispiels einer Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, das nicht gemäß der vorliegenden Erfindung ist. In 74 werden die gleichen Elemente wie jene von 61 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Zeitversatzreduktionsschaltung 1010A von 74 enthält die HF-Zeitversatzreduktionsschaltung 1011, die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen, die Taktpufferschaltung 1013 und eine Taktzeitversatzreduktionsschaltung 1014.
Wenn in Speichersystemen beispielsweise Verdrahtungsleitungen zwischen einem Speichercontroller und einer Speicheranordnung vorgesehen sind, tendiert eine Verdrahtungsleitung zur Beförderung eines Taktsignals dazu, entlang einem Leitweg ausgelegt zu sein, der von einem für Datensignal-Verdrahtungsleitungen und Adressensignal-Verdrahtungsleitungen verwendeten Leitweg verschieden ist. Dies ist darauf zurückzuführen, dass, da das Taktsignal auch anderen Anordnungen zugeführt werden muss, es leichter ist, Verdrahtungsleitungen auszulegen, wenn ein anderer Pfad zur Beförderung des Taktsignals verwendet wird. In einem solchen Fall hat das auf der Empfängerseite empfangene Taktsignal jedoch letztendlich eine Zeiteinstellung, die von Zeiteinstellungen anderer empfangener Signale erheblich verschieden ist. Ange sichts dessen behandelt die Zeitversatzreduktionsschaltung 1010A von 74 zuerst eine Ausrichtung zwischen dem Taktsignal und dem Signal A. Wenn eine Vielzahl von Signalen zusätzlich zum Taktsignal vorhanden ist, sollte selbstverständlich jedes dieser Signale mit dem Taktsignal ausgerichtet werden. Ein Zeitversatz zwischen Signalen zwischen jedem Signal und dem Taktsignal ist jedoch erheblich größer als Zeitversätze zwischen Signalen, die zwischen anderen Signalen vorliegen als dem Taktsignal.
Daher wird es bevorzugt, eine Zeiteinstellung des Taktsignals näher zu einer Zeiteinstellungsverteilung der Vielzahl anderer Signale zu bringen, indem ein großer Zeitversatz zwischen Signalen zwischen dem Taktsignal und den anderen Signalen reduziert wird, und dann einen kleinen Zeitversatz zwischen Signalen zwischen dem Taktsignal und jedem der anderen Signale zu reduzieren. Wenn eine Schaltung zur Reduktion des großen Zeitversatzes des Taktsignals getrennt von einer Schaltung zur Reduktion des kleinen Zeitversatzes zwischen dem Taktsignal und den anderen Signalen vorgesehen ist, wird eine genaue Zeitversatzreduktion zwischen Signalen erzielt, während eine kleine Schaltungsgröße aufrechterhalten wird.
Die Taktzeitversatzreduktionsschaltung 1014 von 74 reduziert den großen Zeitversatz zwischen Signalen zwischen dem Taktsignal und der Vielzahl anderer Signale. Dieser große Zeitversatz zwischen Signalen wird hier im Nachstehenden Taktzeitversatz genannt. Nachdem die Taktzeitversatzreduktionsschaltung 1014 den Taktzeitversatz reduziert, richten die Schaltungen 1012 zur Reduktion eines Zeitversatzes zwischen Signalen jedes Signal mit dem Taktsignal aus, um so die kleinen Zeitversätze zwischen Signalen zu reduzieren.
Die Taktzeitversatzreduktionsschaltung 1014 enthält eine Taktzeitversatzmessschaltung 1023A und eine Vielzahl von Verzögerungsschaltungen 1024A. Die Verzögerungsschaltungen 1024A empfangen das Signal A1, ein Signal B1 und das Taktsignal CLK1, welche Anstieg-Abfall-Zeitversätze davon aufweisen, die in der HF-Zeitversatzreduktionsschaltung 1011 reduziert werden. Die Verzögerungsschaltungen 1024A verzögern diese Signale. Die Taktzeitversatzmessschaltung 1023A empfängt das Signal A1 und das Taktsignal CLK1, nachdem diese beiden Signale von den Verzögerungsschaltungen 1024A verzögert werden, und detektiert eine Phasendifferenz zwischen den beiden Signalen. Die Taktzeitversatzmessschaltung 1023A gleicht die Verzögerungen der Verzögerungschaltungen 1024A so ab, dass das von der Verzögerungsschaltung 1024A verzögerte Signal A1 und das von der Verzögerungsschaltung 1024A verzögerte Taktsignal CLK1 eine identische Phase aufweisen.
Die Taktzeitversatzmessschaltung 1023A kann eine Konfiguration haben, die mit der Konfiguration der in 69 gezeigten Schaltung 1023 zur Messung eines Zeitversatzes zwischen Signalen identisch ist. Die Verzögerungsschaltungen 1024A können dieselbe Konfiguration haben wie jene der in 70 gezeigten Verzögerungsschaltung 1024. Es ist jedoch zu beachten, dass die Positionen der Steuersignale SF und SD ausgetauscht werden sollten, um sicherzustellen, dass die Verzögerung der Verzögerungsschaltung 1024A, die das Signal A1 empfängt, erhöht wird, und die Verzögerung der Verzögerungsschaltung 1024A, die das Taktsignal CLK1 empfängt, verringert wird, wenn das Signal A1 nach der Verzögerung vor dem Taktsignal CLK1 nach der Verzögerung liegt. Wenn das Signal A1 nach der Verzögerung hinter dem Taktsignal CLK1 nach der Verzögerung liegt, muss hingegen die Verzögerung der Verzögerungsschaltung 1024A, die das Signal A1 empfängt, verringert werden, und die Verzögerung der Verzögerungsschaltung 1024A, die das Taktsignal CLK1 empfängt, muss er höht werden. Ferner wird die Verzögerungsschaltung 1024A, die das Signal B1 empfängt, gesteuert, um eine Verzögerung aufzuweisen, die gleich der an das Signal A1 angelegten Verzögerung ist.
In der Konfiguration von 74 reduziert die Taktzeitversatzreduktionsschaltung 1014 einen großen Zeitversatz zwischen Signalen zwischen dem Taktsignal CLK1 und der Vielzahl von Signalen A und B, um so eine Zeiteinstellung des Taktsignals CLK1 nahe zu einer Zeiteinstellungsverteilung der Vielzahl von Signalen A und B zu bringen, und dann reduzieren die Schaltungen 1012 zur Reduktion eines Zeitversatzes zwischen Signalen kleine Zeitversätze zwischen Signalen zwischen dem Taktsignal CLK1 und dem Signal A sowie zwischen dem Taktsignal CLK1 und dem Signal B. Die Taktzeitversatzreduktionsschaltung 1014 zur Reduktion des großen Taktzeitversatzes des Taktsignals kann mit einer Verzögerungsabgleichfunktion versehen werden, um eine Verzögerung innerhalb eines breiten Bereichs grob abzugleichen, während die Schaltungen 1012 zur Reduktion eines Zeitversatzes zwischen Signalen für das Reduzieren der kleinen Zeitversätze zwischen Signalen mit einer Verzögerungsabgleichfunktion versehen werden können, um einen Feinabgleich innerhalb eines schmalen Bereichs zu erzielen. Auf diese Weise kann eine hochgenaue Zeitversatzreduktion zwischen Signalen erzielt werden, während eine relativ kleine Schaltungsgröße aufrechterhalten wird.
75 ist ein Blockbild eines dritten Beispiels einer Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, die nicht gemäß der vorliegenden Erfindung ist. In 75 werden die gleichen Elemente wie jene von 61 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Zeitversatzreduktionsschaltung 1010E von 75 enthält eine HF-Zeitversatzreduktionsschaltung 1011A, die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen und die Taktpufferschaltung 1013. Nur die HF-Zeitversatzreduktionsschaltung 1011A ist von der Zeitversatzreduktionsschaltung 1010 von 61 verschieden. Die HF-Zeitversatzreduktionsschaltung 1011A enthält eine HF-Zeitversatzmessschaltung 1021A und eine Vielzahl von Kantenabgleichschaltungen 1022A. In der Zeitversatzreduktionsschaltung 1010 von 61 misst die HF-Zeitversatzmessschaltung 1021 einen Anstieg-Abfall-Zeitversatz unter Verwendung des aus der Kantenabgleichschaltung 1022 ausgegebenen Taktsignals CLK1, und steuert die Kantenabgleichschaltungen 1022 auf der Basis eines Rückkopplungssteuersystems. In der Zeitversatzreduktionsschaltung 1010E von 75 misst die HF-Zeitversatzmessschaltung 1021A einen Anstieg-Abfall-Zeitversatz hingegen direkt aus dem Taktsignal CLK, das in die Zeitversatzreduktionsschaltung 1010E eingegeben wird, und stellt den Betrag eines Kantenabgleichs in den Kantenabgleichschaltungen 1022A auf der Basis des gemessenen Zeitversatzbetrags ein.
76 ist ein Schaltbild der HF-Zeitversatzmessschaltung 1021A. In 76 werden die gleichen Elemente wie jene von 64 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die HF-Zeitversatzmessschaltung 1021A von 76 enthält die Vergleichssignalgeneratoren 1041 und 1042 und die Zeitdifferenzmessschaltung 1045, die in 64 gezeigt sind. Die HF-Zeitversatzmessschaltung 1021A enthält ferner eine NICHT-UND-Schaltung 1231, einen Inverter 1232, eine Vielzahl von NMOS-Transistoren 1233, eine Vielzahl von Invertern 1234 und 1235, eine Vielzahl von NICHT-UND-Schaltungen 1236, und eine Vielzahl von NICHT-UND-Schaltungen 1237.
Wie in Verbindung mit 64 beschrieben wird, sind die Ausgänge der Inverter 1064, die Ausgänge der Zeitdifferenzmessschaltung 1045 sind, HOCH auf einer linken Seite der Figur näher bei den Eingangsknoten, und sie sind NIEDER auf der rechten Seite der Figur weiter weg von den Eingangsknoten. Eine Position einer Begrenzung zwischen den HOCH-Ausgängen und den NIEDER-Ausgängen zeigt eine Zeitdifferenz zwischen einer Anstiegkante und einer Abfallkante des Taktsignals CLK an. Je größer die Zeitdifferenz, desto weiter rechts die Position der Begrenzung.
Die NICHT-UND-Schaltung 1231 und der Inverter 1232 schalten die NMOS-Transistoren 1233 ein, wenn beide der Vergleichssignalgeneratoren 1041 und 1042 einen HOCH-Ausgang generieren. Wenn dies geschieht, wird der Ausgang der Inverter 1064 durch eine Vielzahl von Verriegelungen verriegelt, die aus den Invertern 1234 und 1235 zusammengesetzt sind. Ausgänge von zwei benachbarten Verriegelungen werden einer entsprechenden der NICHT-UND-Schaltungen 1236 zugeführt, wie in 76 gezeigt. Nur eine der NICHT-UND-Schaltungen 1236 erzeugt so einen NIEDER-Ausgang, und eine Position dieses NIEDER-Ausgangs entspricht der Position der Begrenzung zwischen den HOCH-Ausgängen und den NIEDER-Ausgängen der Inverter 1064.
Ausgänge der beiden benachbarten NICHT-UND-Schaltungen 1236 werden einer entsprechenden der NICHT-UND-Schaltungen 1237 zugeführt. Als Ergebnis generieren zwei benachbarte NICHT-UND-Schaltungen 1237, welche in einer Position angeordnet sind, die der Begrenzung zwischen den HOCH-Ausgängen und den NIEDER-Ausgängen der Inverter 1064 entspricht, HOCH-Ausgänge.
Eine Position der beiden benachbarten HOCH-Ausgänge unter den Ausgängen der NICHT-UND-Schaltungen 1237 dient als Indikator für eine Dauer der Periode Thigh, d.h. eine Dauer der Periode von einer Anstiegkante bis zu einer Abfallkante des Taktsignals CLK. Das heißt, die Ausgänge der in 76 gezeigten HF-Zeitversatzmessschaltung 1021A repräsentieren die Dauer der Periode Thigh des Taktsignals CLK.
Die Ausgänge der HF-Zeitversatzmessschaltung 1021A haben dasselbe Format wie die Ausgänge des in 65 gezeigten Schieberegisters 1082, und können so einer Schaltung zugeführt werden, die grundsätzlich mit der Kantenverschiebungsschaltung 1083 von 65 identisch ist. Die Kantenabgleichschaltungen 1022A von 75 können nämlich eine Konfiguration haben, die grundsätzlich mit der Konfiguration der Kantenverschiebungsschaltung 1083 von 75 identisch ist. Mit dieser Konfiguration können Positionen der Anstiegkanten und Abfallkanten des Taktsignals CLK in Abhängigkeit von einer gemessenen Dauer der Periode Thigh des Taktsignals CLK verschoben werden.
Das dritte Beispiel der in 75 gezeigten Zeitversatzreduktionsschaltung misst einen Anstieg-Abfall-Zeitversatz des Taktsignals CLK unter Verwendung der HF-Zeitversatzmessschaltung 1021A, wie oben beschrieben, und stellt den Betrag des Kantenabgleichs in den Kantenabgleichschaltungen 1022A auf der Basis des gemessenen Zeitversatzes ein. Auf diese Weise reduziert die HF-Zeitversatzreduktionsschaltung 1011A den Anstieg-Abfall-Zeitversatz des Taktsignals CLK und des Signals A.
77 ist ein Blockbild eines vierten Beispiels einer Zeitversatzreduktionsschaltung zur Reduktion eines Zeitversatzes zwischen Signalen, die nicht gemäß der vorliegenden Erfindung ist. In 77 werden die gleichen Elemente wie jene von 74 und 75 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Zeitversatzreduktionsschaltung 1010C von 77 enthält die HF-Zeitversatzreduktionsschaltung 1011A, die Schaltung 1012 zur Reduktion eines Zeitversatzes zwischen Signalen, die Taktpufferschaltung 1013 und eine Taktzeitversatzreduktionsschaltung 1014A. Die Zeitversatzreduktionsschaltung 1010C von 77 unterscheidet sich von der Zeitversatzreduktionsschaltung 1010A von 74 dadurch, dass die HF-Zeitversatzreduktionsschaltung 1011 von 74 durch die HF-Zeitversatzreduktionsschaltung 1011A von 75 ersetzt ist, und dass die Taktzeitversatzreduktionsschaltung 1014 von 74 durch die Taktzeitversatzreduktionsschaltung 1014A ersetzt ist.
Die Taktzeitversatzreduktionsschaltung 1014A enthält eine Taktzeitversatzmessschaltung 1023B und eine Vielzahl von Verzögerungsschaltungen 1024B. Die Taktzeitversatzmessschaltung 1023B empfängt das Taktsignal CLK1 und das Signal A1, und misst eine Phasendifferenz zwischen diesen beiden Signalen. Auf der Basis einer gemessenen Phasendifferenz verzögern die Verzögerungsschaltungen 1024B das Taktsignal CLK1, das Signal A1 und das Signal B1. Die Taktzeitversatzreduktionsschaltung 1014A unterscheidet sich von der Taktzeitversatzreduktionsschaltung 1014 dadurch, dass die Einstellung der Verzögerung auf der Basis der Messung einer Phasendifferenz zwischen dem Taktsignal CLK1 und dem Signal A1 anstatt auf der Basis einer Rückkopplungssteuerung vorgenommen wird.
78 ist ein Schaltbild der Taktzeitversatzmessschaltung 1023B. In 78 werden die gleichen Elemente wie jene von 76 mit denselben Zahlen bezeichnet, und eine Beschreibung davon wird weggelassen.
Die Taktzeitversatzmessschaltung 1023B von 78 enthält eine Vielzahl von Invertern 1238 anstelle der Vielzahl von NICHT-UND-Schaltungen 1237 der in 76 gezeigten HF-Zeitversatzmessschaltung 1021A. Wie aus der in Verbindung mit 76 vorgesehenen Beschreibung hervorgeht, erzeugt nur ein Inverter unter der Vielzahl von Invertern 1238 einen HOCH-Ausgang, wenn dieser Inverter einer Position der Begrenzung zwischen den HOCH-Ausgängen und den NIEDER-Ausgängen der Vielzahl von Invertern 1064 entspricht, und die übrigen der Inverter 1238 erzeugen einen NIEDER-Ausgang.
Eine Position des nur einen Inverters, der einen HOCH-Ausgang erzeugt, dient als Indikator für eine Phasendifferenz zwischen dem Signal A1 und dem Taktsignal CLK1. Da die Ausgänge der Taktzeitversatzmessschaltung 1023B dasselbe Format haben wie die Ausgänge des in 70 gezeigten Schieberegisters 1201, können sie so einer Schaltung zugeführt werden, die grundsätzlich mit der Verzögerungsleitung 1202 von 70 identisch ist. Die Verzögerungsschaltungen 1024B von 77 können nämlich eine Konfiguration haben, die grundsätzlich mit der Konfiguration der Verzögerungsleitung 1202 von 70 identisch ist. Mit dieser Konfiguration kann eine geeignete Länge einer Verzögerung in das Taktsignal CLK1, das Signal A1 und das Signal B1 in Übereinstimmung mit der Phasendifferenz zwischen dem Signal A1 und dem Taktsignal CLK1 eingeführt werden.
Das vierte Beispiel der in 77 gezeigten Zeitversatzreduktionsschaltung, wie oben beschrieben, misst eine Phasendifferenz zwischen dem Taktsignal CLK1 und dem Signal A1 unter Verwendung der Taktzeitversatzmessschaltung 1023B, und stellt Verzögerungen in den Verzögerungsschaltungen 1024B auf der Basis der gemessenen Phasendifferenz ein. Auf diese Weise bringt die Taktzeitversatzreduktionsschaltung 1014A eine Zeiteinstellung des Taktsignals CLK1 nahe zu einer Zeiteinstellungsverteilung der Signale A1 und B1.
Die vorliegende Erfindung ist ferner nicht auf diese Ausführungsformen beschränkt, sondern es können verschiedenste Variationen und Modifikationen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung, wie durch die beigeschlossenen Ansprüche definiert, abzuweichen.

Claims

Schaltung, mit: einer ersten Phasenabgleichschaltung (11); einer Phasenverzögerungsschaltung (12), die ein erstes phasenabgeglichenes Signal von der ersten Phasenabgleichschaltung (11) empfängt und ein Verzögerungssignal durch das Verzögern des phasenabgeglichenen Signals um einen vorherbestimmten Phasenbetrag generiert; und einer Phasenvergleichsschaltung (13); dadurch gekennzeichnet, dass die erste Phasenabgleichschaltung (11) Phasen von Anstiegkanten und Abfallkanten eines ursprünglichen Signals in verschiedenen Richtungen abgleicht; und dass die Phasenvergleichsschaltung (13) Phasen von Kanten zwischen dem phasenabgeglichenen Signal und dem Verzögerungssignal vergleicht, um die erste Phasenabgleichschaltung (11) so zu steuern, dass die Phasen von Kanten eine vorherbestimmte Phasenbeziehung erfüllen.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass das ursprüngliche Signal ein Taktsignal ist, wobei die Phasenverzögerungsschaltung (12) im Wesentlichen eine 180° Verzögerung als vorherbestimmten Phasenbetrag einführt, und die Phasenvergleichsschaltung (13) die erste Phasenabgleichschaltung (11) so steuert, dass das phasenabgeglichene Signal eine HOCH-Pegelperiode und eine NIEDER-Pegelperiode aufweist, die einander im Wesentlichen gleichen.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Phasenabgleichschaltung (11) Phasen durch das Abgleichen von Übergangsperioden der Anstiegkanten und der Abfallkanten abgleicht.
Schaltung nach Anspruch 1, ferner dadurch gekennzeichnet, dass diese eine zweite Phasenabgleichschaltung (11A) zum Abgleichen von Phasen von Anstiegkanten und Abfallkanten eines weiteren Signals umfasst, wobei die Phasenvergleichsschaltung (13) dieselbe Steuerung an die zweite Phasenabgleichschaltung (11A) und an die erste Phasenabgleichschaltung (11) anlegt.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass das der ersten Phasenabgleichschaltung (11) zugeführte ursprüngliche Signal ein Taktsignal ist, wobei die Phasenverzögerungsschaltung (12) im Wesentlichen eine 180° Verzögerung als vorherbestimmten Phasenbetrag einführt, und die Phasenvergleichsschaltung (13) die erste Phasenabgleichschaltung (11) so steuert, dass das phasenabgeglichene Signal eine HOCH-Pegelperiode und eine NIEDER-Pegelperiode aufweist, die einander im Wesentlichen gleichen.
Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Phasenvergleichsschaltung (13) umfasst: eine erste Vergleichsschaltung (27-1), die eine Prüfung dahingehend vornimmt, welche eine von einer Anstiegkantenzeiteinstellung des phasenabgeglichenen Signals und einer Abfallkantenzeiteinstellung des Verzögerungssignals vor der anderen liegt; eine zweite Vergleichsschaltung (27-2), die eine Prüfung dahingehend vornimmt, welche eine von einer Abfallkantenzeiteinstellung des phasenabgeglichenen Signals und einer Anstiegkantenzeiteinstellung des Verzögerungssignals vor der anderen liegt; eine erste Steuerschaltung (28), die die Phasenverzögerungsschaltung (12) steuert, um eine Verzögerung des Verzögerungssignals abzugleichen, wenn die erste Vergleichsschal tung (27-1) und die zweite Vergleichsschaltung (27-2) zusammenfallende Prüfergebnisse dahingehend geben, ob die Verzögerung zu groß oder zu klein ist; und eine zweite Steuerschaltung (29), die die erste Phasenabgleichschaltung (11) steuert, um die Phasen der Anstiegkanten und der Abfallkanten des ursprünglichen Signals abzugleichen, wenn die erste Vergleichsschaltung (27-1) und die zweite Vergleichsschaltung (27-2) einander widersprechende Prüfergebnisse dahingehend geben, ob die Verzögerung zu groß oder zu klein ist.
Schaltung nach Anspruch 6, ferner dadurch gekennzeichnet, dass diese zumindest einen Frequenzteiler (24-1 bis 24-4) umfasst, wobei die erste Vergleichsschaltung (27-1) und die zweite Vergleichsschaltung (27-2) die Prüfung unter Verwendung frequenzgeteilter Signale von dem zumindest einen Frequenzteiler (24-1 bis 24-4) vornehmen.
Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass die erste Phasenabgleichschaltung (11) umfasst: eine Kantenabgleichschaltung (21), die die Phasen der Anstiegkanten und der Abfallkanten des ursprünglichen Signals ändert; und eine Phasenverschiebungs-Halteschaltung (22), die Parameter zum Definieren von Beträgen von Phasenänderungen der Kantenabgleichschaltung (21) hält, wobei die Parameter von der zweiten Vergleichsschaltung (27-2) aufeinanderfolgend aktualisiert werden.
Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Phasenverschiebungs-Halteschaltung (22) ein Schieberegister umfasst.
Die Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Kantenabgleichschaltung (21) einen Ausgangssignalpegel davon über eine erste Übergangsperiode ansprechend auf eine Anstiegkante des ursprünglichen Signals ändert, und den Ausgangssignalpegel über eine zweite Übergangsperiode ansprechend auf eine Abfallkante des ursprünglichen Signals ändert, wobei die Kantenabgleichschaltung (21) die erste Übergangsperiode und die zweite Übergangsperiode abgleicht, um die Phasen zu ändern.
Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Kantenabgleichschaltung (21) die erste Übergangsperiode und die zweite Übergangsperiode durch das Ändern einer Treibkraft zum Treiben eines Ausgangssignals ändert.
Schaltung nach Anspruch 11, dadurch gekennzeichnet, dass die Kantenabgleichschaltung (21) umfasst: einen Inverter, der zumindest einen PMOS-Transistor (112-1 bis 112-8) und zumindest einen NMOS-Transistor (113-1 bis 113-8) enthält; eine Vielzahl erster Transistoren (111-1 bis 111-8), die zwischen dem zumindest einen PMOS-Transistor (112-1 bis 112-8) und einer Energiespannung eingesetzt sind; und eine Vielzahl zweiter Transistoren (114-1 bis 114-8), die zwischen dem zumindest einen NMOS-Transistor (113-1 bis 113-8) und einer Erdspannung eingesetzt sind, wobei die Phasen der Anstiegkanten und der Abfallkanten durch das Ändern einer Anzahl getriebener Transistoren unter den ersten Transistoren (111-1 bis 111-8) und einer Anzahl getriebener Transistoren unter zweiten Transistoren (114-1 bis 114-8) geändert werden.
Halbleiteranordnung, dadurch gekennzeichnet, dass diese umfasst: einen ersten Eingabepuffer (14), der ein Taktsignal von einer externen Quelle empfängt; und eine Schaltung nach Anspruch 1; wobei die erste Phasenabgleichschaltung (11) Phasen von Anstiegkanten und Abfallkanten des von dem ersten Eingabepuffer (14) zugeführten Taktsignals abgleicht.
Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, dass die Phasenverzögerungsschaltung (12) im Wesentlichen eine 180° Verzögerung als vorherbestimmten Phasenbetrag einführt, und die Phasenvergleichsschaltung (13) die erste Phasenabgleichschaltung (11) so steuert, dass das phasenabgeglichene Signal eine HOCH-Pegelperiode und eine NIEDER-Pegelperiode aufweist, die einander im Wesentlichen gleichen.
Halbleiteranordnung nach Anspruch 14, ferner dadurch gekennzeichnet, dass diese umfasst: einen zweiten Eingabepuffer (14), der ein weiteres Signal empfängt; und eine zweite Phasenabgleichschaltung (11A) zum Abgleichen von Phasen von Anstiegkanten und Abfallkanten des weiteren Signals, wobei die Phasenvergleichsschaltung (13) dieselbe Steuerung an die zweite Phasenabgleichschaltung (11A) und an die erste Phasenabgleichschaltung (11) anlegt.
Halbleiteranordnung, dadurch gekennzeichnet, dass diese umfasst: eine Schaltung nach Anspruch 1, bei welcher die erste Phasenabgleichschaltung (11) Phasen von An stiegkanten und Abfallkanten eines von einer internen Quelle zugeführten Taktsignals abgleicht; ferner mit einer zweiten Phasenabgleichschaltung (11A), die Phasen von Anstiegkanten und Abfallkanten eines weiteren von einer internen Quelle zugeführten Signals abgleicht; und einem Ausgabepuffer (15), der das weitere Signal ausgibt, von dem eine Phase von der zweiten Phasenabgleichschaltung (11A) abgeglichen ist, wobei die Phasenvergleichsschaltung (13) dieselbe Steuerung an die zweite Phasenabgleichschaltung (11A) und an die erste Phasenabgleichschaltung (11) anlegt.
Halbleiteranordnung nach Anspruch 16, dadurch gekennzeichnet, dass die Phasenverzögerungsschaltung (12) im Wesentlichen eine 180° Verzögerung als vorherbestimmten Phasenbetrag einführt, und die Phasenvergleichsschaltung (13) die erste Phasenabgleichschaltung (11) so steuert, dass das phasenabgeglichene Signal eine HOCH-Pegelperiode und eine NIEDER-Pegelperiode aufweist, die einander im Wesentlichen gleichen.
Halbleiteranordnung nach Anspruch 16, ferner dadurch gekennzeichnet, dass diese einen Ausgabepuffer (15-2) und einen Eingabepuffer (14) umfasst, die zwischen der ersten Phasenabgleichschaltung (11) und der Phasenvergleichsschaltung (13) vorgesehen sind.