DE10300690A1 - Digitale DLL-Vorrichtung zum Korrigieren des Tastverhältnisses und dessen Verfahren - Google Patents
Digitale DLL-Vorrichtung zum Korrigieren des Tastverhältnisses und dessen VerfahrenInfo
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Abstract
Die vorliegende Erfindung bezieht sich auf eine digitale DLL-Vorrichtung und ein Verfahren zur Korrektur eines Tastverhältnisses. Die digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses enthält: einen Puffer zum Erzeugen eines Takteingangssignals; eine Verzögerungsleitungseinheit zum Aufnehmen/Verzögern des Takteingangssignals und zum Ausgeben des Takteingangssignals; eine Vermischschaltung zum Überbrücken des ersten Taktsignals oder zum Herstellen eines vermischten Taktsignals; eine Einheit für ein Verzögerungsmuster zum Kompensieren einer Zeitdifferenz eines externen Taktes und eines internen Taktes und zum Erzeugen eines kompensierten Taktsignals; einen direkten Phasendetektor zum Erzeugen eines ersten Vergleichssignals; und einen Phasendetektor zum Erzeugen eines zweiten Vergleichssignals. Die vorliegende Erfindung kann den Tastfehler unter Verwendung der Vermischschaltung korrigieren und ein internes Taktsignal mit einem 50%igen Tastverhältnis erzeugen.
Description
- Die vorliegende Erfindung bezieht sich auf eine digitale Verzögerungsregel(DLL)-Vorrichtung und ein Verfahren zum Korrigieren eines Tastverhältnisses; und insbesondere auf eine digitale DLL-Vorrichtung und ein Verfahren zum Korrigieren eines in einem Halbleiter- oder Computersystem verwendeten Tastverhältnisses, welches einen Taktgenerator zum Kompensieren eines Zeitversatzes zwischen einem externen Takt und einem internen Takt benötigt.
- Beschreibung des Standes der Technik
- Ein Verzögerungsregelkreis (DLL) ein eine Schaltung, die weithin zum Synchronisieren eines internen Taktes und eines externen Taktes in einem synchronen RAM-Speicher eines Halbleiterspeichersystems verwendet wird. Bei einem synchronen RAM geht man davon aus, dass alle Operationen, so wie Schreiben und Lesen, bei einer ansteigenden Flanke vorgenommen werden, jedoch existiert bei Elementen einer Halbleitervorrichtung eine Verzögerung im Zeitablauf. Um den zeitlichen Betriebsablauf an der ansteigenden Flanke in dem synchronen RAM zu synchronisieren, muss die Zeitverzögerung eliminiert werden. Die DLL-Schaltung nimmt das externe Taktsignal auf und erzeugt das interne Taktsignal zum Synchronisieren zweier Signale, um die Zeitverzögerung zu eliminieren.
- Es wurden verschiedene Techniken verwendet, um ein Taktsignal der DLL-Schaltung zu steuern.
- Zunächst offenbart Donelly et al. in dem US-Patent Nr. 5,808,498, welches am 15. September 1998 erteilt wurde, eine Frequenzphasenschieberschaltung zur Verwendung in einem Quadraturtaktgenerator ("A frequency phase shifting circuit for use in a quadratur clock generator") (nachfolgend als Donelly bezeichnet). Donelly lehrt eine Phasenschieberschaltung enthaltend: einen ersten Differenzverstärker mit: einem Feldeffekttransistorpaar, das so konfiguriert ist, um ein mit Source gekoppeltes Paar mit einem gemeinsamen Knoten zu bilden, und das ein Paar Eingangsanschlüsse zum Aufnehmen eines Eingangsreferenzsignals und eines dazu komplementären Signals und ein Paar Ausgangsknoten enthält; erste und zweite Stromquellen, die jeweils zwischen den Ausgangsknoten und einer ersten Versorgungsleiterbahn geschaltet sind, wobei die ersten und zweiten Stromquellen einen Stromwert von 1 Ampere liefern; und eine dritte Stromquelle, die zwischen dem gemeinsamen Knoten und einer zweiten Versorgungsleiterbahn geschaltet ist, wobei die dritte Stromquelle einen Stromwert von 21 Ampere zieht; eine über Kreuz mit den Ausgangsknoten gekoppelte Filterschaltung, wobei die Filterschaltung die Ausgangsknoten des Differenzverstärkers veranlasst, ein Paar komplementäre dreieckiger Wellensignale als Antwort auf das Eingangsreferenzsignal und das dazu komplementäre Signal zu erzeugen; und ein Komparator mit einem Paar Eingangsanschlüsse, die so gekoppelt sind, um das Paar komplementärer dreieckiger Wellensignale aufzunehmen, wobei der Komparator ein Ausgangssignal mit vorbestimmter Phasenbeziehung mit dem Eingangsreferenzsignal als Antwort zu dem Vergleich zwischen dem Paar komplementärer dreieckiger Wellensignale erzeugt.
- Zeitens offenbart das offengelegte japanische Patent 2001-6399 eine Halbleitervorrichtung enthaltend: eine Phasensteuerung zur Steuerung einer Phase eines externen Taktes und zum Erzeugen eines internen Taktes; einen Detektor zum Detektieren einer Frequenz des externen Taktes, der von einem Phasensteuerbereich der Phasenfrequenz abweicht; ein erster Betriebsmodus und ein zweiter Betriebsmodus, welche von einem von aussen eingegebenen Steuersignal geschaltet werden; und einer Ausgabeschaltung zum Ausgeben eines Signals, ohne ein Ergebnis des Detektors in dem ersten Betriebsmodus zu berücksichtigen und um ein Ausgangszustand in dem zweiten Betriebsmodus abhängig von dem Ergebnis des Detektors zu werden.
- Schließlich lehrt das offengelegte japanische Patent 11-353878 eine Halbleitervorrichtung mit einer Taktphasensteuerschaltung zur Erzeugung eines zweiten Taktes, welcher so stark wie eine bestimmte Phase abhängig von einem externen Takt durch Steuern einer empfangenen ersten Taktphase und Ausgeben synchronisierter Daten mit entweder dem ersten Takt oder dem zweiten Takt verzögert wird, enthaltend: einen Frequenztaktanalysierer zum Analysieren einer Frequenz des ersten Taktes durch Antworten auf ein Signal, welches eine Verzögerungsmenge des ersten Taktes repräsentiert, und zum Ausgeben eines Steuersignals; und einen Taktauswähler zum Auswählen eines Taktes zwischen dem ersten Takt und dem zweiten Takt durch Antworten auf das Steuersignal.
- Die oben genannten, in dem DDR-Speicher verwendeten konventionellen DLLs steuern eine Verzögerung einer gesamten Phase basierend auf einem Standardsignal und kompensierten Signal, jedoch können konventionelle DLLs eine durch einen Tastfehler verursachte Phasenverzögerung nicht korrigieren, wenn Daten eines externen Taktsignals prozessiert werden, wobei der Tastfehler einen Unterschied zwischen dem realen Tastverhältnis und einem 50%-igen Tastverhältnis bezeichnet und er während dem Prozessieren des externen Taktes entstehen könnte.
- Es ist daher eine Aufgabe der vorliegenden Erfindung, eine DLL-Vorrichtung und ein Verfahren zur Korrektur eines Tastverhältnisses unter Verwendung einer Vermischschaltung (blend circuit) und Erzeugen eines internen Taktes mit einem 50%-igen Tastverhältnis bereit zu stellen.
- Gemäß einem Aspekt der vorliegenden Erfindung wird eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses bereit gestellt, welcher enthält: einen Puffer zum regelmäßigen Ausgeben eines ersten internen Taktsignals, welches an einer Flanke eines Taktes durch Aufnehmen eines externen Taktsignals aktiviert ist; eine Verzögerungsleitungseinheit zum Aufnehmen des ersten internen Taktsignals von dem Puffer, eines ersten Detektionssignals und eines zweiten Detektionssignals und zum Ausgeben eines ersten verzögerten internen Taktsignals und eines zweiten verzögerten internen Taktsignals durch Verzögern des ersten internen Taktsignals soviel wie eine vorbestimmte Verzögerungsmenge abhängig von dem ersten und zweiten Detektionssignal; eine Vermischschaltung zum Überbrücken des ersten verzögerten internen Taktsignals während das zweite verzögerte interne Taktsignal nicht aktiviert ist und Vermischen des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals, um ein vermischtes Taktsignal zu erzeugen, wenn das zweite verzögerte interne Taktsignal aktiviert ist, bei dem das vermischte Taktsignal eine Phase einer abfallenden Flanke aufweist, die zwischen abfallenden Flanken des ersten und zweiten verzögerten internen Taktsignals gemittelt ist; eine Einheit für ein Verzögerungsmuster zum Abschätzen eines Verzögerungsumfangs, der erzeugt wird, während das vermischte Taktsignal zu einem Dateneingangs-/Ausgangspin (DQ Pin) wandert und zum Ausgeben eines kompensierten Taktsignals durch Kompensieren des vermischten Taktsignals basierend auf dem geschätzten Verzögerungsumfang; einen direkten Phasendetektor zum Aufnehmen des externen Taktsignals, welches ein erstes Detektionssignal durch Vergleichen des externen Taktsignals und des ersten kompensierten Taktsignals erzeugt und welches das erste Detektionssignal an die Verzögerungsleitungseinheit ausgibt; und einen Phasendetektor zum Aufnehmen des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals und zum Erzeugen eines zweiten Detektionssignals durch Detektieren der Phasen der ersten und zweiten verzögerten internen Taktsignale.
- Gemäß einem anderen Aspekt der vorliegenden Erfindung wird auch ein Verfahren einer digitalen DLL-Vorrichtung zur Korrektur eines Tastverhältnisses bereit gestellt, welches die Schritte enthält: a) Bestimmen, ob die ansteigenden Flanken eines externen Taktsignals und eines kompensierten Taktsignals miteinander identisch in Übereinstimmung gebracht sind; b) Aktivieren eines zweiten verzögerten internen Taktsignals, falls die ansteigenden Flanken identisch miteinander in Übereinstimmung gebracht sind; c) Bestimmen, ob die ansteigenden Flanken des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals identisch miteinander in Übereinstimmung gebracht sind; und d) Erzeugen eines vermischten Taktsignals mit 50%igem Tastverhältnis durch Vermischen der Phasen des ersten verzögerten internen Taktsignals und des zweiten verzögerten Taktsignals im Falle, dass die ansteigenden Flanken des ersten Taktsignals und des zweiten Taktsignals identisch miteinander in Übereinstimmung gebracht sind.
- Die obigen und andere Aufgaben und Merkmale der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung der bevorzugten Ausführungsformen, die in Verbindung mit den beiliegenden Zeichnungen gegeben sind, wobei:
- Fig. 1 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
- Fig. 2 bezeichnet ein Diagramm, welches die Betriebsarten der digitalen DLL-Vorrichtung zur Korrektur des Tastverhältnisses gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
- Fig. 3 bezeichnet ein Diagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
- Fig. 4 bezeichnet ein Blockdiagramm, welches eine in Fig. 3 gezeigte Verzögerungsleitung gemäß der vorliegenden Erfindung zeigt;
- Fig. 5 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß noch einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
- Fig. 6 bezeichnet ein Diagramm, das einen Signalgenerator aus Fig. 5 gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
- Die Fig. 7A und 7B bezeichnen Blockdiagramme, die einen Phasenmischer aus den Fig. 4 und 5 gemäß der vorliegenden Erfindung darstellen;
- Fig. 7C zeigt das Betriebskonzept eines Phasenmischers aus den Fig. 4 und 5 gemäß der vorliegenden Erfindung;
- Fig. 8 bezeichnet ein detailliertes Diagramm, welches eine Vermischschaltung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt; und
- Fig. 9 bezeichnet ein Flussdiagramm zur Erklärung der Betriebsarten einer digitalen DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
- Detaillierte Beschreibung der Erfindung
- Andere Aufgaben und Aspekte der Erfindung ergeben sich aus der nachfolgenden Beschreibung der Ausführungsformen mit Bezug auf die beiliegenden Zeichnungen, welche nachfolgend erläutert werden.
- Fig. 1 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäss einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Die digitale DLL-Vorrichtung enthält einen Puffer 110, eine Verzögerungsleitungseinheit 120, eine Vermischschaltung 130 (blend circuit), eine Einheit 140 für ein Verzögerungsmuster, einen direkten Phasendetektor 150 und einen Phasendetektor 160.
- Der Puffer 110 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke eines Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 120 eingegeben.
- Die Verzögerungsleitungseinheit 120 nimmt das erste interne Taktsignal auf, und nimmt auch ein erstes Detektionssignal und ein zweites Detektionssignal von dem direkten Phasendetektor 150 und dem Phasendetektor 160 auf. Die Verzögerungsleitungseinheit 120 verzögert das erste interne Taktsignal basierend auf den ersten und zweiten Detektionssignalen zur Erzeugung eines internen Taktsignals als das erste verzögerte interne Taktsignal, welches im Vergleich zu dem externen Taktsignal eine identische Phase an der ansteigenden Flanke aufweist. Die Verzögerungsleitungseinheit 120 gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) an die Vermischschaltung 130 aus.
- Die Verzögerungsleitungseinheit 120 enthält einen ersten Controller 121, eine erste Verzögerungsleitung 122, einen zweiten Controller 123 und eine zweite Verzögerungsleitung 124.
- Der erste Controller 121 erzeugt ein erstes Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem ersten Detektionssignal und gibt das erste Steuersignal an die erste Verzögerungsleitung 122 aus.
- Die erste Verzögerungsleitung 122 nimmt das erste Steuersignal und das erste interne Taktsignal auf. Das erste interne Taktsignal ist abhängig von dem ersten Steuersignal in der Verzögerungsleitung 122 verzögert. Das heisst, die Verzögerungsleitung 122 erzeugt das erste verzögerte interne Taktsignal (intclk1) durch Verzögern des ersten internen Taktsignals abhängig von dem ersten Steuersignal. Das erste verzögerte interne Taktsignal intclk1 wird an die Vermischschaltung 130 ausgegeben.
- Der zweite Controller 123 erzeugt ein zweites Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal und gibt das zweite Steuersignal an die zweite Verzögerungsleitung 124 aus.
- Die zweite Verzögerungsleitung 124 nimmt das zweite Steuersignal und das erste interne Taktsignal auf. Die zweite Verzögerungsleitung 124 verzögert das erste interne Taktsignal basierend auf dem zweiten Steuersignal. Durch Verzögern des ersten internen Taktsignals erzeugt die zweite Verzögerungsleitung 124 ein zweites verzögertes internes Taktsignal. Das zweite verzögerte Taktsignal ist Vorzeichen verkehrt und ein Vorzeichen verkehrtes zweites verzögertes internes Taktsignal (intclk2) wird an die Vermischschaltung 130 ausgegeben.
- Die Vermischschaltung 130 überbrückt das erste Taktsignal (intclk1), während die zweite Verzögerungsleitung 124 nicht aktiviert ist. Falls das zweite verzögerte interne Taktsignal aktiviert wird, erzeugt die Vermischschaltung 130 ein Phasen vermischtes Taktsignal (int_clk) durch Vermischen des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals. Das bedeutet, die Vermischschaltung 130 verschiebt die abfallenden Flanken des ersten und zweiten verzögerten internen Taktsignals an einen Punkt, welcher eine Hälfte der Differenz zwischen der abfallenden Flanke des ersten verzögerten Taktsignals und einer abfallenden Flanke des zweiten verzögerten Taktsignals anzeigt. Das vermischte Taktsignal wird an die Einheit 140für ein Verzögerungsmuster ausgegeben und zu einem Aussenbereich der vorliegenden Erfindung ausgegeben. Das vermischte Taktsignal wandert zu einem Dateneingangs-/-ausgangspin (DQ pin) durch verschiedene Schaltungen, mit der das Speichersystem einschließlich der vorliegenden Erfindung ausgestattet ist.
- Die Einheit für ein Verzögerungsmuster 140 nimmt das vermischte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der während das vermischte Taktsignal sich zu dem Dateneingangs-/-ausgangspin (DQ pin) bewegt, erzeugt wird. Die Einheit 140 für ein Verzögerungsmuster erzeugt ein kompensiertes Taktsignal (iclk) basierend auf dem geschätzten Verzögerungsumfang und gibt das kompensierte Taktsignal an den direkten Phasendetektor 150 aus.
- Der direkte Phasendetektor 150 nimmt das externe Taktsignal (ext_clk) und das kompensierte Taktsignal auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem kompensierten Taktsignal (iclk1). Der direkte Phasendetektor 150 gibt das erste Detektionssignal an die Verzögerungsleitungseinheit 120 aus.
- Der Phasendetektor 160 nimmt das erste verzögerte interne Taktsignal (intclk1) und das zweite verzögerte interne Taktsignal (intclk2) von der Verzögerungsleitungseinheit 120 auf und erzeugt das zweite Detektionssignal durch Detektieren der Phasen des ersten verzögerten internen Taktsignals (intclk1) und des zweiten verzögerten internen Taktsignals (intclk2) auf der Verzögerungsleitungseinheit 120.
- Fig. 2 bezeichnet ein Zeitablaufdiagramm, welches die Betriebsarten der digitalen DLL-Vorrichtung zur Korrektur des Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erklärt.
- Bezugnehmend auf die Fig. 1 und 2 werden die Betriebsarten der digitalen DLL-Vorrichtung zur Korrektur des Tastverhältnisses im Folgenden im Detail erklärt.
- Zunächst werden externe Taktsignal (ext_clk) gespeichert und in dem Puffer zwischengespeichert. Der Puffer 110 gibt regelmäßig gepufferte externe Taktsignale als das erste interne Taktsignal aus. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 120 eingegeben und auf die erste Verzögerungsleitung 122 und die zweite Verzögerungsleitung 124 angewendet. In einem anfänglichen Zustand ist die zweite Verzögerungsleitung 124 nicht aktiviert. Das erste verzögerte interne Taktsignal (intclk1), welches als ein Ausgangssignal der ersten Verzögerungsleitung 122 ausgebildet ist, wird von der Vermischschaltung 130 überbrückt und wird durch die Einheit 140 für ein Verzögerungsmuster zu dem kompensierten Taktsignal umgewandelt. Das kompensierte Taktsignal wird in den direkten Phasendetektor 150 eingegeben und der direkte Phasendetektor 150 vergleicht das externe Taktsignal (ext_clk) und das kompensierte Taktsignal (iclk). Als ein Ergebnis erzeugt der direkte Phasendetektor 150 das erste Detektionssignal zum Steuern eines Verzögerungsumfanges, um die ansteigenden Flanken des externen Taktsignals (ext_clk) und des ersten internen Taktsignals der Verzögerungsleitungseinheit 120 miteinander in Übereinstimmung zu bringen. Wenn geschätzt wird, daß die ansteigenden Flanken des externen Taktsignals (ext_clk) und des kompensierten Taktsignals miteinander übereinstimmen, wird die zweite Verzögerungsleitung 124 aktiviert. Nachdem die zweite Verzögerungsleitung 124 aktiviert worden ist, erzeugt die zweite Verzögerungsleitung 124 das zweite verzögerte Taktsignal (intclk2). Das zweite verzögerte Taktsignal (intclk2) wird mit dem ersten verzögerten Taktsignal (intclk1) im Phasendetektor 160 verglichen. Der Phasendetektor 160 erzeugt das zweite Detektionssignal zum Steuern der zweiten Verzögerungsleitung 124, um die ansteigenden Flanken des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals miteinander in Übereinstimmung zu bringen. Wie in Fig. 2 gezeigt ist, wird die Vermischschaltung 130, nachdem die ansteigenden Flanken der ersten und zweiten verzögerten internen Taktsignal (intclk1 und intclk2) miteinander in Übereinstimmung gebracht sind, aktiviert. Das bedeutet, daß die Vermischschaltung 130 das erste verzögerte interne Taktsignal (intclk1) an einem anfänglichen Zustand überbrückt und nachdem beendet wurde, die ansteigenden Flanken miteinander in Übereinstimmung zu bringen, vermischt die Vermischschaltung 130 Phasen des ersten und zweiten verzögerten internen Taktsignals.
- Fig. 3 bezeichnet ein Diagramm, welches eine digitale DLL- Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt. Die digitale DLL-Vorrichtung schließt einen Puffer 310, eine Verzögerungsleitungseinheit 320, eine Vermischschaltung 330, eine Einheit für ein Verzögerungsmuster 340, einen direkten Phasendetektor 350 und einen Phasendetektor 360 ein.
- Der Puffer 310 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke des Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 320 eingegeben.
- Die Verzögerungsleitungseinheit 320 nimmt das erste interne Taktsignal auf und nimmt auch ein erstes Detektionssignal und ein zweites Detektionssignal von dem direkten Phasendetektor 350 und dem Phasendetektor 360 auf. Die Verzögerungsleitungseinheit 320 verzögert das erste interne Taktsignal basierend auf den ersten und zweiten Detektionssignalen zum Erzeugen eines internen Taktsignals als das erste verzögerte interne Taktsignal, welches eine identische Phase der ansteigenden Flanke im Vergleich zu dem externen Taktsignal aufweist. Die Verzögerungsleitungseinheit 320 gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes Taktsignal (intclk2), welche identische ansteigende Flanken aufweisen, an die Vermischschaltung 330 aus.
- Die Verzögerungsleitungseinheit 320 schließt einen dritten Controller 321, ein erstes Shift-Register 322, eine dritte Verzögerungsleitung 323, einen vierten Controller 324 und ein zweites Shift-Register 325 und eine fünfte Verzögerungsleitung 326 ein.
- Der dritte Controller 321 erzeugt ein erstes Shift-Signal zum Steuern eines Verzögerungsumfanges des ersten internen Taktsignals abhängig von dem ersten Detektionssignal von dem direkten Phasendetektor 350. Das erste Shift-Signal wird an das erste Shift-Register 322 ausgegeben.
- Das erste Shift-Register 322 nimmt das erste Shift-Signal auf und erzeugt ein drittes Steuersignal, das einen Verzögerungsumfang durch Steuern der dritten Verzögerungsleitung 323 steuert. Das dritte Steuersignal wird an die dritte Verzögerungsleitung 323 ausgegeben.
- Die dritte Verzögerungsleitung 323 nimmt das dritte Steuersignal von dem ersten Shift-Register 322 und das erste interne Takteingangssignal von dem Puffer 310 auf. Die dritte Verzögerungsleitung 323 erzeugt ein erstes verzögertes internes Taktsignal (intclk1) durch Verzögern des ersten internen Taktsignals abhängig von dem dritten Steuersignal und gibt das erste verzögerte interne Taktsignal (intclk1) an die Tastfehlersteuereinheit 330 aus. Mit anderen Worten schließt die dritte Verzögerungsleitung 323 eine Vorrichtung ein, welche eine Vielzahl von Einheitsverzögerungszellen aufweist, welche nacheinander gekoppelt sind. Der Verzögerungsumfang wird gesteuert durch Hindurchgehen des ersten internen Taktsignals durch eine vorbestimmte Anzahl von Einheitsverzögerungszellen, bei denen die vorbestimmte Anzahl der Einheitsverzögerungszellen abhängig von dem dritten Steuersignal, welches von dem ersten Shift-Register 322 ausgegeben wird, festgelegt und gesteuert wird.
- Der vierte Controller 324 erzeugt ein zweites Shift-Signal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal von dem Phasendetektor 360. Das zweite Shift-Signal wird an das zweite Shift-Register 325 ausgegeben.
- Das zweite Shift-Register 325 nimmt das zweite Shift-Signal auf und erzeugt ein viertes Steuersignal zum Steuern eines Verzögerungsumfanges durch Bewegen des Ausgangssignals nach links oder rechts abhängig von dem zweiten Shift-Signal. Das vierte Steuersignal wird an die vierte Verzögerungsleitung 326 ausgegeben.
- Die vierte Verzögerungsleitung 326 nimmt das vierte Steuersignal und das erste interne Taktsignal von dem Puffer 310 auf. Die vierte Verzögerungsleitung 326 erzeugt ein zweites verzögertes internes Taktsignal durch Verzögern des ersten internen Taktsignal abhängig von dem vierten Steuersignal. Das zweite verzögerte interne Taktsignal wird nach Erzeugung Vorzeichen verkehrt. Ein zweites Vorzeichen verkehrtes, internes Taktsignal (intclk2) wird an die Vermischschaltung 330 ausgegeben. Das bedeutet, daß die vierte Verzögerungsleitung 326 eine Einrichtung aufweist, welche aus einer Vielzahl von Einheitsverzögerungszellen, welche nacheinander gekoppelt sind, zusammengesetzt ist. Das erste interne Taktsignal wird verzögert durch Durchgehen des ersten internen Taktsignals durch eine vorbestimmte Anzahl von Einheitsverzögerungszellen, bei denen die vorbestimmte Anzahl von Einheitsverzögerungszellen abhängig von dem dritten Steuersignal, welches von dem zweiten Shift-Register 325 ausgegeben wird, festgelegt und gesteuert wird.
- Die Vermischschaltung 330 überbrückt das erste Taktsignal (intclk1), während die vierte Verzögerungsleitung 326 nicht aktiviert ist. Falls die vierte Verzögerungsleitung 326 nicht aktiviert ist, erzeugt die Vermischschaltung 330 ein Phasen vermischtes Taktsignal (int_clk) durch Vermischen des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals. Das bedeutet, die Vermischschaltung 130 verschiebt abfallende Flanken des ersten und zweiten verzögerten internen Taktsignals zu einem Punkt, welcher eine Hälfte der Differenz zwischen einer abfallenden Flanke des ersten verzögerten Taktsignals und einer abfallenden Flanke des zweiten verzögerten Taktsignals anzeigt. Das vermischte Taktsignal wird an die Einheit 340 für ein Verzögerungsmuster und an einen Aussenbereich der vorliegenden Erfindung ausgegeben. Das vermischte Taktsignal wandert zu einem Dateneingangs-/-ausgangspin (DQ pin) durch verschiedene Schaltungen, mit denen das Speichersystem einschließlich der vorliegenden Erfindung ausgestattet ist.
- Die Einheit 340 für ein Verzögerungsmuster nimmt das vermischte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang ab, welcher während das vermischte Taktsignal zu einem Dateneingangs-/-ausgangspin (DQ pin) wandert, erzeugt wird. Die Einheit 340 für ein Verzögerungsmuster erzeugt ein kompensiertes Taktsignal (iclk) basierend auf dem geschätzten Verzögerungsumfang und gibt das kompensierte Taktsignal an den direkten Phasendetektor 350 aus.
- Der direkte Phasendetektor 350 nimmt das externe Taktsignal (ext_clk) und das kompensierte Taktsignal auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem kompensierten Taktsignal (iclk1). Der direkte Phasendetektor 350 gibt das erste Detektionssignal an die Verzögerungsleitungseinheit 320 aus.
- Der Phasendetektor 360 nimmt das erste verzögerte interne Taktsignal (intclk1) und das zweite verzögerte interne Taktsignal (intclk2) von der Verzögerungsleitungseinheit 320 auf und erzeugt das zweite Detektionssignal durch Detektieren der Phasen des ersten verzögerten internen Taktsignals (intclk1) und des zweiten verzögerten internen Taktsignals (intclk2) auf die Verzögerungsleitungseinheit 320.
- Fig. 4 bezeichnet ein Blockdiagramm, welches die dritte und vierte Verzögerungsleitung 323 und 326 aus Fig. 3 gemäß der vorliegenden Erfindung zeigt. Die dritte und vierte Verzögerungsleitung 323 und 326 schließen eine Grobverzögerungsleitung 401 und einen ersten Phasenmischer 402 ein.
- Die Grobverzögerungsleitung 401 schließt zwei Leitungen einer Vielzahl von Einheitsverzögerungszellen ein, welche in Reihe gekoppelt sind. Die Grobverzögerungsleitung 401 nimmt das erste interne Taktsignal auf, und das erste interne Taktsignal wird zu einem ersten Mischereingangssignal und einem zweiten Mischereingangssignal durch separates Eingegebenwerden auf jede der zwei Leitungen der Vielzahl von Einheitsverzögerungszellen. Jede der ersten und zweiten Mischereingangssignale wird an einer vorbestimmten Anzahl aktivierter Einheitsverzögerungszellen durch das Steuersignal von dem ersten Shift-Register 322 vorbeigelassen. Infolgedessen werden das erste und zweite Mischereingangssignal abhängig von der Anzahl der aktivierten Einheitsverzögerungszellen unterschiedlich verzögert. Die ersten und zweiten Mischereingangssignale werden an den ersten Phasenmischer 402 ausgegeben.
- Der erste Phasenmischer 402 nimmt das erste und zweite Mischereingangssignal von der Grobverzögerungsleitung 401 auf und stimmt den Verzögerungsumfang der zwei Mischereingangssignale abhängig von dem Steuersignal von dem dritten und vierten Controller 321 und 324 geringfügig ab.
- Fig. 5 bezeichnet ein Blockdiagramm, welches eine digitale DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß noch einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung darstellt. Die digitale DLL-Vorrichtung schließt einen Puffer 510, eine Verzögerungsleitungseinheit 520, eine Vermischschaltung 530, eine Einheit 540 für ein Verzögerungsmuster, einen direkten Phasendetektor 550 und einen Phasendetektor 560 ein.
- Der Puffer 510 nimmt ein externes Taktsignal (ext_clk) auf und erzeugt ein erstes internes Taktsignal, welches an einer Flanke des Taktes aktiviert wird. Das erste interne Taktsignal wird in die Verzögerungsleitungseinheit 520 eingegeben.
- Die Verzögerungsleitungseinheit 520 nimmt das erste interne Taktsignal von dem Puffer 510, erste Detektionssignale von einem direkten Phasendetektor 550 und zweite Detektionssignale von dem Phasendetektor 560 auf. Die Verzögerungsleitungseinheit 520 verzögert das erste interne Taktsignal basierend auf den Detektionssignalen und gibt ein erstes verzögertes internes Taktsignal (intclk1) und ein zweites verzögertes internes Taktsignal (intclk2) an die Vermischschaltung 530 aus.
- Die Verzögerungsleitungseinheit 520 schließt eine Vielzahl von Verzögerungszellen 521, einen fünften Controller 522, einen ersten Signalgenerator 523, einen sechsten Controller 524 und einen zweiten Signalgenerator 525 ein.
- Die Vielzahl von Verzögerungszellen 521 nimmt das erste interne Taktsignal auf. Das erste interne Taktsignal wird in eine Vielzahl Phasen verzögerter Signale durch Hindurchgehen durch jedes der Vielzahl von Einheitsverzögerungszellen 521 umgewandelt. Jede der Vielzahl Phasen verzögerter Signale weist einen so großen Verzögerungsunterschied auf, wie eine Verzögerungsmenge einer Einheitsverzögerungszelle im Vergleich zu benachbarten Phasen verzögerten Taktsignalen. Eine Vielzahl der Phasen verzögerter Signale wird an den ersten und zweiten Signalgenerator 523 und 525 ausgegeben.
- Der fünfte Controller 522 erzeugt ein fünftes Steuersignal zum Steuern einer Verzögerungsmenge abhängig von dem Detektionssignal von dem ersten direkten Phasendetektor 550. Das fünfte Steuersignal wird an den ersten Signalgenerator 523 ausgegeben.
- Der erste Signalgenerator 523 nimmt das fünfte Steuersignal und eine Vielzahl Phasen verzögerten Signale von der Vielzahl der Verzögerungszellen 521 auf. Basierend auf dem fünften Steuersignal wählt der erste Signalgenerator 523 zwei benachbarte Phasen verzögerte Signale aus, welche einen Verzögerungsumfang einer Einheitsverzögerungszelle basierend auf dem fünften Steuersignal aufweisen. Der erste Signalgenerator 523 erzeugt ein erstes verzögertes internes Taktsignal (intclk1) durch Abstimmen der zwei benachbarten Phasen verzögerten Signale und gibt das erste verzögerte interne Taktsignal (intclk1) an die Vermischschaltung 530 aus.
- Der sechste Controller 524 erzeugt ein sechstes Steuersignal zum Steuern eines Verzögerungsumfanges abhängig von dem zweiten Detektionssignal von dem zweiten direkten Phasendetektor 570. Das sechste Steuersignal wird an den zweiten Signalgenerator 525 ausgegeben.
- Der zweite Signalgenerator 525 nimmt das sechste Steuersignal, eine Vielzahl Phasen verzögerter Signale von der Vielzahl von Einheitsverzögerungszellen 521 auf. Basierend auf dem sechsten Steuersignal wählt der zweite Signalgenerator 525 zwei benachbarte Phasen verzögerte Signale aus, welche eine Verzögerungsdifferenz so groß wie eine Einheitsverzögerungszelle aufweisen. Die zwei benachbarten Phasen verzögerten Signale werden abgestimmt und Vorzeichen umgekehrt zum Erzeugen des zweiten verzögerten internen Taktsignals (intclk2). Das zweite verzögerte interne Taktsignal (intclk2) wird an die Vermischschaltung 530 ausgegeben.
- Die Vermischschaltung 530 überbrückt das erste Taktsignal (intclk1), während der zweite Signalgenerator 524 nicht aktiviert ist. Falls der zweite Signalgenerator 524 aktiviert ist, erzeugt die Vermischschaltung 130 ein Phasen vermischtes Taktsignal (int_clk) durch Vermischen des ersten verzögerten internen Taktsignals und des zweiten verzögerten internen Taktsignals. Das bedeutet, dass die Vermischschaltung 530 abfallende Flanken des ersten und zweiten verzögerten internen Taktsignals zu einem Punkt verschiebt, welcher eine Hälfte der Differenz zwischen einer abfallenden Flanke des ersten verzögerten Taktsignals und einer abfallenden Flanke des zweiten verzögerten Taktsignals anzeigt. Das vermischte Taktsignal wird an die Einheit 540 für ein Verzögerungsmuster und an einen Aussenbereich der vorliegenden Erfindung ausgegeben. Das vermischte Taktsignal wandert zu einem Dateneingangs-/-ausgangspin (DQ pin) durch verschiedene Schaltungen, mit der das Speichersystem einschließlich der vorliegenden Erfindung ausgestattet ist.
- Die Einheit 540 für ein Verzögerungsmuster nimmt das vermischte Taktsignal (int_clk) auf und schätzt einen Verzögerungsumfang, der während das vermischte Taktsignal zu einem Dateneingangs-/-ausgangspin (DQ pin) wandert, erzeugt wird. Die Einheit 540 für ein Verzögerungsmuster erzeugt ein kompensiertes Taktsignal (iclk) basierend auf dem geschätzten Verzögerungsumfang und gibt das kompensierte Taktsignal an den direkten Phasendetektor 550 aus.
- Der direkte Phasendetektor 550 nimmt das externe Taktsignal (ext_clk) und das kompensierte Taktsignal auf und erzeugt das erste Detektionssignal durch Vergleichen des externen Taktsignals (ext_clk) mit dem kompensierten Taktsignal (iclk1). Der direkte Phasendetektor 550 gibt das erste Detektionssignal an die Verzögerungsleitungseinheit 520 aus.
- Der Phasendetektor 560 nimmt das erste verzögerte interne Taktsignal (intclk1) und das zweite verzögerte interne Taktsignal (intclk2) von der Verzögerungsleitungseinheit 520 auf und erzeugt das zweite Detektionssignal durch Detektieren der Phasen des ersten verzögerten internen Taktsignals (intclk1) und des zweiten verzögerten internen Taktsignals (intclk2) auf die Verzögerungsleitungseinheit 520.
- Fig. 6 bezeichnet ein Blockdiagramm, welches den ersten und zweiten Signalgenerator 523 und 525 aus Fig. 5 gemäß der vorliegenden Erfindung zeigt. Die ersten und zweiten Signalgeneratoren 523 und 525 schließen einen Multiplexer 601 und einen zweiten Phasenmischer 602 ein.
- Der Multiplexer 601 nimmt eine Vielzahl Phasen verzögerter Signale auf und wählt zwei benachbarte Phasen verzögerte Signale aus, welche einer. Verzögerungsumfang aufweisen, der so groß ist wie eine Einheitsverzögerungszelle abhängig von einem Steuersignal von dem ersten und zweiten Controller 522 und 524. Die zwei benachbarten Signale werden an den zweiten Phasenmischer 602 als ein erstes Mischereingangssignal und ein zweites Mischereingangssignal ausgegeben.
- Der zweite Phasenmischer 602 nimmt das erste und zweite Mischereingangssignal von dem Multiplexer 601 auf und stimmt die verzögerte Menge der zwei Mischereingangssignale abhängig von den Steuersignalen von dem fünften und sechsten Controller 522 und 524 geringfügig ab.
- Die Fig. 7A und 7B bezeichnen Blockdiagramme, die einen Phasenmischer zeigen, und Fig. 7C bezeichnet ein Schaltschema, welches die Betriebsarten des Phasenmischers aus Fig. 7A erklärt. Der Phasenmischer in Fig. 7A wird als der dritte und zweite Phasenmischer 502 und 602 aus den Fig. 4 und 6 verwendet. Der Phasenmischer wird im Folgenden detailliert erklärt.
- Der zweite und erste Phasenmischer nehmen zwei verzögerte Taktsignale als ein erstes Mischereingangssignal und ein zweites Mischereingangssignal von dem Multiplexer 601 aus Fig. 6 und der Grobverzögerungsleitung 401 aus Fig. 4 auf. Bezugnehmend auf Fig. 4 wird das erste interne Taktsignal in die Grobverzögerungsleitung 401 eingegeben und wird an zwei geteilten Leitungen der Einheitsverzögerungszellen vorbeigeführt. Zwei geteilte Leitungen in den Einheitsverzögerungszellen erzeugen zwei verzögerte Taktsignale. Die zwei verzögerten Taktsignale weisen eine Verzögerungsdifferenz auf und werden in den ersten Phasenmischer 402 eingegeben. Im Falle des zweiten Phasenmischers 602 werden die Phasen verzögerten Taktsignale auch in den Multiplexer 601 eingegeben. Der Multiplexer wählt zwei benachbarte Taktsignal aus, die eine so große Verzögerungsdifferenz wie der Verzögerungsumfang einer Einheitsverzögerungszelle aufweisen. Die zwei benachbarten Taktsignale werden in den zweiten Phasenmischer 602 als das erste Mischereingangssignal und das zweite Mischereingangssignal eingegeben.
- Bezugnehmend auf Fig. 7A enthält der Phasenmischer eine Vielzahl erster Mischerzellen 701 und eine Vielzahl zweiter Mischerzellen 702.
- Eine Vielzahl der ersten Mischerzellen 701 nimmt Steuersignale von den Controllern 321, 324, 522, 524 an einem ersten Eingangsanschluss S auf und nimmt ein erstes Mischereingangssignal X1 an einem zweiten Eingangsanschluss IN auf. Die Vielzahl der ersten Mischerzellen 701 gibt ein Signal High-Z aus, wenn das Steuersignal niedrig ist, und wenn das Steuersignal hoch ist, kehren die Vielzahl der ersten Mischerzellen 701 das erste Mischereingangssignal im Vorzeichen um und geben ein Vorzeichen verkehrtes Mischereingangssignal X1 aus.
- Die Vielzahl von zweiten Mischerzellen 702 nimmt Steuersignale von den Controllern 321, 324, 522, 524 an einem ersten Eingangsanschluss S auf und nimmt ein zweites Mischereingangssignal X2 an einem zweiten Eingangsanschluss IN auf. Die Vielzahl von Mischerzellen 702 gibt ein Signal High-Z aus, wenn das Steuersignal hoch ist, und wenn das Steuersignal niedrig ist, kehren die Vielzahl der zweiten Mischerzellen 702 das zweite Mischereingangssignal X2 im Vorzeichen um und geben das Vorzeichen verkehrte zweite Mischereingangssignal X2 aus.
- Die beiden Vielzahlen von Mischerzellen 701 und 702 nehmen zwei Signale X1 und X2, welche unterschiedlich verzögert sind, aus und geben das ausgewählte Mischereingangssignal, welches eine mittlere Phase der beiden Signale X1 und X2 abhängig von der Vermischschaltung 330 oder 530 aufweisen, aus. Die Phase des ausgewählten Mischereingangssignals kann gesteuert werden, um irgendeine Phase zwischen den zwei Signalen X1 und X2 der Steuersignale zu werden.
- Fig. 7B bezeichnet ein detailliertes Diagramm, welches eine Mischerzelle aus Fig. 7A gemäß der vorliegenden Erfindung zeigt.
- Bezugnehmend auf Fig. 7B schließt die Vielzahl der ersten und zweiten Mischerzellen 701 und 702 einen ersten PMOS- Transistor P1, einen zweiten PMOS-Transistor P2, einen ersten NMOS-Transistor N1 und einen zweiten NMOS-Transistor N2 ein.
- Der erste PMOS-Transistor P1 schließt einen Source-Anschluss und einen Drain-Anschluss und einen Gate-Anschluss ein. Der Source-Anschluss ist mit einer elektrischen Spannung gekoppelt und entweder das erste oder zweite Mischereingangssignal wird von dem Gate-Anschluss aufgenommen.
- Der zweite PMOS-Transistor P2 schließt einen Source- Anschluss, einen Drain-Anschluss und einen Gate-Anschluss ein. Der Source-Anschluss des zweiten PMOS-Transistors P2 ist mit einem Drain-Anschluss des ersten PMOS-Transistors P1 gekoppelt, der Drain-Anschluss ist mit einem Ausgangsanschluss OUT gekoppelt. Der Gate-Anschluss nimmt ein Vorzeichen verkehrtes Steuersignal (sb) durch Vorzeichen umkehren des Steuersignals auf.
- Der erste NMOS-Transistor N1 schließt einen Source-Anschluss und einen Gate-Anschluss ein. Der Source-Anschluss ist mit einer Masse gekoppelt und entweder das erste oder das zweite Mischereingangssignal wird in den Gate-Anschluss eingegeben.
- Der zweite NMOS-Transistor N2 schließt einen Source- Anschluss, einen Drain-Anschluss und einen Gate-Anschluss ein. Der Source-Anschluss ist mit dem Drain-Anschluss des ersten NMOS-Transistors N1 gekoppelt, das Steuersignal (s) wird von dem Gate-Anschluss aufgenommen und der Drain- Anschluss ist mit einem Ausgangsanschluss OUT gekoppelt.
- Fig. 7C bezeichnet eine Darstellung, die den Betrieb der Phasenmischer 402 und 602 aus den Fig. 4 und 6 gemäss der vorliegenden Erfindung darstellt. Der Phasenmischer nimmt das erste Mischereingangssignal X1 und das zweite Mischereingangssignal X2 auf und gibt ein Taktsignal Y aus, welches eine mittlere Phase des ersten und zweiten Mischereingangssignals aufweist. Mit anderen Worten teilt der Phasenmischer schließlich eine Phase zwischen X1 und X2 und gibt ein Signal aus, welches eine Phase zwischen schließlich geteilten Phasen zwischen den Phasen von X1 und X2 abhängig von dem Steuersignal aufweist.
- Fig. 8 bezeichnet ein Diagramm, welches die Vermischschaltung 130, 330 und 530 zeigt, mit der eine digitale DLL- Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ausgestattet ist.
- Bezugnehmend auf Fig. 8 schließt die Vermischschaltung eine erste Einheit 820 zur Erzeugung eines Taktsignals, eine zweite Einheit 830 zur Erzeugung eines Taktsignals, einen zweiten Inverter 810 und einen dritten Inverter 840 ein.
- Der zweite Inverter 810 nimmt ein vermischtes Enable-Signal (Blend_enb) auf und gibt ein Vorzeichen umgekehrtes vermischtes Enable-Signal durch Vorzeichen umkehren des vermischten Enable-Signals (Blend_enb) aus.
- Die erste Einheit 820 zur Erzeugung eines Taktsignals nimmt auf und überbrückt das erste verzögerte interne Taktsignal, falls das vermischte Enable-Signal (Blend_enb) einen zweiten logischen Schritt aufweist. Jedoch, im Falle, dass das aufgenommene vermischte Enable-Signal (Blend_enb) einen ersten logischen Schritt aufweist, erzeugt die erste Einheit 820 zur Erzeugung eines Taktsignals ein erstes vermischtes Signal durch Verwenden des ersten verzögerten internen Taktsignals und gibt das erste vermischte Signal an den dritten Inverter 840 aus. Die erste Einheit 820 zur Erzeugung eines Taktsignals schließt eine Anzahl k erster steuerbarer Inverter und eine Anzahl n - k zweiter steuerbarer Inverter ein. Der erste steuerbare Inverter wird stets als Inverter betrieben. Der zweite steuerbare Inverter wird als Inverter betrieben, falls das vermischte Enable-Signal (Blend_enb) den zweiten logischen Zustand aufweist und wird abgeschaltet, wenn das vermischte Enable-Signal (Blend_enb) den ersten logischen Zustand aufweist.
- Die zweite Einheit 830 zur Erzeugung eines Taktsignals wird nicht aktiviert, wenn das vermischte Enable-Signal (Blend_enb) den zweiten logischen Schritt aufweist. Falls das vermischte Enable-Signal (Blend_enb) den ersten logischen Zustand aufweist, erzeugt die zweite Einheit 830 zur Erzeugung eines Taktsignals ein zweites vermischtes Signal durch Verwenden des zweiten internen verzögerten Taktsignals und gibt das zweite vermischte Signal an einen dritten Inverter 840 aus. Die zweite Einheit 830 zur Erzeugung eines Taktsignals schließt eine Anzahl k von dritten Steuerinvertern ein, welche stets eingeschaltet sind, und eine Anzahl n - k von vierten Steuerinvertern ein, welche als Inverter betrieben werden im Falle, dass das vermischte Enable-Signal (Blend_enb) den ersten logischen Zustand aufweist, und welche abgeschaltet werden im Falle, dass das vermischte Enable-Signal (Blend_enb) den zweiten logischen Zustand aufweist.
- Ein dritter Inverter 840 erzeugt das vermischte Taktsignal (int_clk) durch Kombinieren und Vorzeichen umkehren des ersten vermischten Signals und zweiten vermischten Signals.
- Fig. 9 bezeichnet ein Flussdiagramm, welches ein Verfahren der digitalen DLL-Vorrichtung zur Korrektur eines Tastverhältnisses gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erklärt.
- Bezugnehmend auf die Fig. 9 bestimmt der direkte Phasendetektor 150, ob die ansteigenden Flanken des externen Taktsignals (ext_clk) und des kompensierten Taktsignals (iclk) bei einem Schritt S901 identisch miteinander in Übereinstimmung gebracht sind.
- Falls die ansteigenden Flanken identisch in Übereinstimmung gebracht sind, wird das zweite verzögerte interne Taktsignal (intclk2) durch Aktivieren der zweiten Verzögerungsleitung 124 im Schritt S902 erzeugt.
- Nach dem Schritt S902 werden die ansteigenden Flanken des ersten verzögerten internen Taktsignals (intclk1) und des zweiten verzögerten internen Taktsignals (intclk2) bestimmt, ob die ansteigenden Flanken im Schritt S903 identisch miteinander in Übereinstimmung gebracht sind.
- Falls die ansteigenden Flanken des ersten verzögerten internen Taktsignals (intclk1) und des zweiten verzögerten internen Taktsignals (intclk2) identisch miteinander in Übereinstimmung gebracht sind, erzeugt die Vermischschaltung 130 das vermischte Taktsignal, welches ein 50%-iges Tastverhältnis aufweist, durch Vermischen des ersten und zweiten verzögerten internen Taktsignals, um die abfallenden Flanken des ersten und zweiten verzögerten internen Taktsignals im Schritt S904 miteinander in Übereinstimmung zu bringen.
- Falls die ansteigenden Flanken des externen Taktsignals und des kompensierten Taktsignals nicht identisch miteinander in Übereinstimmung gebracht sind, dann werden das externe Taktsignal und das kompensierte Taktsignal im Schritt S905 verzögert, um die ansteigenden Flanken in Übereinstimmung zu bringen. Nach der Verzögerung werden die ansteigenden Flanken des externen Taktsignals und des kompensierten Taktsignals bestimmt, ob diese im Schritt S901 miteinander identisch in Übereinstimmung gebracht sind.
- Falls die ansteigenden Flanken des ersten Taktsignals (intclk1) und des zweiten Taktsignals (intclk2) im Schritt S903 nicht miteinander in Übereinstimmung gebracht worden sind, dann wird das zweite verzögerte interne Taktsignal (intclk2) verzögert, um die ansteigenden Flanken im Schritt S906 miteinander in Übereinstimmung zu bringen. Nach dem Verzögern des zweiten verzögerten internen Taktsignals (intclk2) werden die ansteigenden Flanken des ersten und zweiten verzögerten internen Taktsignals (intclk1 und intclk2) so bestimmt, ob diese im Schritt S903 identisch miteinander in Übereinstimmung gebracht worden sind.
- Falls die ansteigenden Flanken des ersten verzögerten internen Signals (intclk1) und des zweiten verzögerten internen Signals (intclk2) identisch miteinander in Übereinstimmung gebracht worden sind, erzeugt die Vermischschaltung 130 ein vermischtes Taktsignal, welches ein 50%-iges Tastverhältnis aufweist, durch Vermischen des ersten und zweiten verzögerten internen Taktsignals im Schritt S904.
- Wie oben erwähnt, kann die vorliegende Erfindung den Tastfehler durch Verwendungen der Vermischschaltung korrigieren und ein internes Taktsignal mit 50%-igem Tastverhältnis erzeugen.
- Während die vorliegende Erfindung in Bezug auf bestimmte bevorzugte Ausführungsformen beschrieben worden ist, wird es für den Fachmann klar sein, dass verschiedene Veränderungen und Modifikationen gemacht werden können, ohne vom Bereich der Erfindung, wie er in den nachfolgenden Ansprüchen definiert ist, abzuweichen.
Claims (24)
1. Digitale DLL-Vorrichtung zum Korrigieren eines
Tastverhältnisses, welche enthält:
- einen Puffer zum regelmäßigen Ausgeben eines ersten
internen Taktsignals, welches an einer Flanke eines
Taktes durch Aufnehmen eines externen Taktsignals
aktiviert ist;
- eine Verzögerungsleitungseinheit zum Aufnehmen des
ersten internen Taktsignals von dem Puffer, eines
ersten Detektionssignals und eines zweiten
Detektionssignals und zum Ausgeben eines ersten verzögerten
internen Taktsignals und eines zweiten verzögerten
internen Taktsignals durch Verzögern des ersten
internen Taktsignals soviel wie eine vorbestimmte
Verzögerungsmenge abhängig von dem ersten und zweiten
Detektionssignal;
- eine Vermischschaltung zum Überbrücken des ersten
verzögerten internen Taktsignals, während das zweite
verzögerte interne Taktsignal nicht aktiviert ist und
Vermischen des ersten verzögerten internen Taktsignals
und des zweiten verzögerten internen Taktsignals, um
ein vermischtes Taktsignal zu erzeugen, wenn das zweite
verzögerte interne Taktsignal aktiviert ist, bei dem
das vermischte Taktsignal eine Phase einer abfallenden
Flanke aufweist, die zwischen abfallenden Flanken des
ersten und zweiten verzögerten internen Taktsignals
gemittelt ist;
- eine Einheit für ein Verzögerungsmuster zum Abschätzen
eines Verzögerungsumfangs, der erzeugt wird, während
das vermischte Taktsignal zu einem Dateneingangs-
/Ausgangspin (DQ Pin) wandert und zum Ausgeben eines
kompensierten Taktsignals durch Kompensieren des
vermischten Taktsignals basierend auf dem geschätzten
Verzögerungsumfang;
- einen direkten Phasendetektor zum Aufnehmen des
externen Taktsignals, welches ein erstes
Detektionssignal durch Vergleichen des externen Taktsignals und
des ersten kompensierten Taktsignals erzeugt und
welches das erste Detektionssignal an die
Verzögerungsleitungseinheit ausgibt; und
- einen Phasendetektor zum Aufnehmen des ersten
verzögerten internen Taktsignals und des zweiten verzögerten
internen Taktsignals und zum Erzeugen eines zweiten
Detektionssignals durch Detektieren der Phasen des
ersten und zweiten verzögerten internen Taktsignals.
2. Vorrichtung gemäß Anspruch 1, bei dem die
Verzögerungsleitungseinheit enthält:
- ein erstes Steuermittel zum Erzeugen eines ersten
Steuersignals zum Steuern eines Verzögerungsumfangs
abhängig von dem ersten Detektionssignal;
- eine erste Verzögerungsleitung zum Aufnehmen des ersten
Steuersignals und des ersten internen Taktsignals von
dem Puffer und zum Erzeugen des ersten verzögerten
internen Taktsignals durch Verzögern des ersten
internen Taktsignals soviel wie ein vorbestimmter
Verzögerungsumfang abhängig von dem ersten
Steuersignal;
- ein zweites Steuermittel zum Erzeugen eines zweiten
Steuersignals zum Steuern eines Verzögerungsumfangs
abhängig von dem zweiten Detektionssignal; und
- eine zweite Verzögerungsleitung zum Aufnehmen des
zweiten Steuersignals und des ersten internen
Taktsignals von dem Puffer, zum Erzeugen eines zweiten
verzögerten internen Taktsignals durch Verzögern des
ersten internen Taktsignals abhängig von dem zweiten
Steuersignal und Ausgeben des zweiten verzögerten
internen Taktsignals durch Vorzeichen umkehren des
verzögerten Takteingangssignals.
3. Vorrichtung gemäß Anspruch 1, bei der die
Verzögerungsleitungseinheit enthält:
- ein drittes Steuermittel zum Erzeugen eines ersten
Steuersignals, welches einen Verzögerungsumfang
abhängig von dem ersten Detektionssignal steuert, und zum
Ausgeben des erzeugten ersten Steuersignals;
- ein erstes Shift-Register zum Aufnehmen des ersten
Steuersignals und zum Ausgeben des dritten
Steuersignals durch Erzeugen eines dritten Steuersignals,
welches einen Verzögerungsumfang durch Verschieben
eines externen Taktsignals nach rechts oder links
abhängig von dem ersten Steuersignal steuert;
- eine dritte Verzögerungsleitung zum Aufnehmen des
dritten Steuersignals und des externen Taktsignals von
dem Puffer, zum Erzeugen eines ersten internen
verzögerten Taktsignals durch Verzögern des ersten
internen Taktsignals so stark wie ein vorbestimmter
Verzögerungsumfang abhängig von dem dritten
Steuersignal und Ausgeben des ersten Taktsignals an die
Vermischschaltung;
- ein viertes Steuermittel zum Erzeugen eines zweiten
Steuersignals, welches ein Verzögerungsumfang abhängig
von dem zweiten Detektionssignal steuert und zum
Ausgeben des zweiten Steuersignals;
- ein zweites Shift-Register zum Aufnehmen des zweiten
Steuersignals und zum Erzeugen eines vierten
Steuersignals, welches einen Verzögerungsumfang durch
Verschieben und Ausgeben des vierten Steuersignals
steuert; und
- eine vierte Verzögerungsleitung zum Aufnehmen des
vierten Steuersignals und zum Ausgeben des dritten
Steuersignals durch Erzeugen eines dritten
Steuersignals, welches einen Verzögerungsumfang durch
Verschieben des externen Taktsignals nachts oder links
abhängig von dem ersten Steuersignal steuert.
4. Vorrichtung gemäß Anspruch 3, bei der die dritte
Verzögerungsleitung enthält:
- eine Grobverzögerungsleitung, welche eine Vielzahl von
Einheitsverzögerungszellen aufweist, welche in Reihe
gekoppelt sind, um ein erstes Mischereingangssignal und
ein zweites Mischereingangssignal zu erzeugen, bei
denen das erste Mischereingangssignal und das zweite
Mischereingangssignal eine Verzögerungsdifferenz
aufweisen, die so groß ist, wie eine
Einheitsverzögerungszelle in der Grobverzögerungsleitung; und
- einen dritten Phasenmischer zum Aufnehmen des ersten
und zweiten Mischereingangssignals von der
Grobverzögerungsleitung und zum Grobabstimmen des
Verzögerungsumfangs.
5. Vorrichtung gemäß Anspruch 3, bei der die vierte
Verzögerungsleitung enthält:
- eine Grobverzögerungsleitung, welche eine Vielzahl von
Einheitsverzögerungszellen aufweist, welche in Reihe
gekoppelt sind, um ein erstes Mischereingangssignal und
ein zweites Mischereingangssignal zu erzeugen und
auszugeben, bei denen das erste Mischereingangssignal
und das zweite Mischereingangssignal eine
Verzögerungsdifferenz aufweisen, die so groß ist, wie eine
Einheitsverzögerungszelle in der
Grobverzögerungsleitung; und
- einen ersten Phasenmischer zum Aufnehmen des ersten und
zweiten Mischereingangssignals von der
Grobverzögerungsleitung und zum Grobabstimmen des
Verzögerungsumfangs.
6. Vorrichtung gemäß Anspruch 1, bei der die
Verzögerungsleitungseinheit enthält:
- ein fünftes Steuermittel zum Erzeugen eines fünften
Steuersignals, welches einen Verzögerungsumfang
abhängig von dem ersten Detektionssignal steuert;
- eine Vielzahl von Verzögerungszellen zum Aufnehmen des
ersten internen Taktsignals von dem Puffer und zum
Erzeugen einer Vielzahl von Phasen verzögerten
Signalen, indem das erste interne Taktsignal durch die
Vielzahl von Verzögerungszellen hindurch geht;
- ein erstes Signalerzeugungsmittel zum Erzeugen des
ersten verzögerten internen Taktsignals durch Auswählen
und Abstimmen zweier benachbarter Phasen verzögerter
Signale unter der Vielzahl von Phasen verzögerten
Signalen abhängig von dem fünften Steuersignal und zum
Ausgeben des ersten verzögerten internen Taktsignals an
die Vermischschaltung;
- ein sechstes Steuermittel zum Erzeugen eines sechsten
Steuersignals, welches einen Verzögerungsumfang
abhängig von dem zweiten Detektionssignal steuert, und zum
Ausgeben des sechsten Steuersignals; und
- ein zweites Signalerzeugungsmittel zum Erzeugen des
zweiten verzögerten internen Taktsignals durch
Auswählen und Abstimmen zweier benachbarter Phasen
verzögerter Signale unter der Vielzahl von Phasen
verzögerter Signale abhängig von dem sechsten
Steuersignal und zum Ausgeben des zweiten verzögerten
internen Taktsignals an die Vermischschaltung.
7. Vorrichtung gemäß Anspruch 6, bei der das erste
Signalerzeugungsmittel enthält:
- einen Multiplexer zum Aufnehmen der Vielzahl Phasen
verzögerter Signale und zum Auswählen zweier
benachbarter Phasen verzögerter Signale, welche eine
Differenz des Verzögerungsumfanges aufweisen, die so groß
ist, wie eine der Einheitsverzögerungszellen unter der
Vielzahl Phasen verzögerter Signale abhängig von dem
fünften Steuersignal; und
- einen zweiten Phasenmischer zum Mischen zweier
benachbarter Phasen verzögerter Signale von dem Multiplexer,
um das erste verzögerte interne Taktsignal durch in
Übereinstimmung bringen der Phase der zwei benachbarten
Phasen verzögerter Signale zu erzeugen und zum Ausgeben
des ersten verzögerten internen Taktsignals.
8. Vorrichtung gemäß Anspruch 6, bei der das zweite
Signalerzeugungsmittel
- einen Multiplexer zum Aufnehmen der Vielzahl Phasen
verzögerter Signale und zum Auswählen zweier
benachbarter Phasen verzögerter Signale, welche eine
Differenz des Verzögerungsumfanges aufweisen, die so groß
ist, wie eine Einheitsverzögerungszelle unter der
Vielzahl Phasen verzögerter Signale abhängig von dem
fünften Steuersignal; und
- einen zweiten Phasenmischer zum Mischen der zwei
benachbarten Phasen verzögerten Signale von dem
Multiplexer, um das erste verzögerte interne Taktsignal
durch in Übereinstimmung bringen der Phasen der zwei
benachbarten Phasen verzögerten Signale zu erzeugen,
und zum Ausgeben des ersten verzögerten internen
Taktsignals.
9. Vorrichtung gemäß Anspruch 4, bei der der dritte
Phasenmischer enthält:
- eine Vielzahl erster Mischerzellen zum Aufnehmen eines
Steuersignals von dem dritten Steuermittel oder dem
vierten Steuermittel zu einem Anschluss und das erste
Mischereingangssignal von der Grobverzögerungsleitung
zu einem anderen Anschluss und zum Ausgeben eines High-
Z Signals in dem Fall, dass das Steuersignal niedrig
ist, und in dem Fall, dass das Steuersignal hoch ist,
zum Ausgeben des ersten Mischereingangssignals;
- eine Vielzahl zweiter Mischerzellen zum Aufnehmen des
zweiten Mischereingangssignals von der
Grobverzögerungsleitung zu einem Anschluss und das Steuersignal
von dem dritten Steuermittel oder dem vierten
Steuermittel zu einem anderen Anschluss und zum Ausgeben
eines High-Z Signals im Falle, dass das Steuersignal
niedrig ist, und zum Ausgeben des zweiten
Mischereingangssignals; und
- einen Inverter zum Vorzeichen Umkehren eines
Ausgangssignals von der Vielzahl der ersten Mischerzellen
und der Vielzahl von zweiten Mischerzellen abhängig von
dem Steuersignal und zum Ausgeben eines Vorzeichen
verkehrten Ausgangssignals zu der Vermischschaltung.
10. Vorrichtung gemäß Anspruch 7, bei der der fünfte
Phasenmischer enthält:
- eine Vielzahl erster Mischerzellen zum Aufnehmen eines
Steuersignals von dem dritten Steuermittel oder dem
vierten Steuermittel zu einem Anschluss und das erste
Mischereingangssignal von der Grobverzögerungsleitung
zu einem anderen Anschluss und zum Ausgeben eines High-
Z Signals in dem Fall, dass das Steuersignal niedrig
ist, und in dem Fall, dass das Steuersignal hoch ist,
zum Ausgeben des ersten gemischten Eingangssignals;
- eine Vielzahl zweiter Mischerzellen zum Aufnehmen des
zweiten Mischereingangssignals von der
Grobverzögerungsleitung zu einem Anschluss und das Steuersignal
von dem dritten Steuermittel oder dem vierten
Steuermittel zu einem anderen Anschluss und zum Ausgeben
eines High-Z Signals im Falle, dass das Steuersignal
niedrig ist, und zum Ausgeben des zweiten
Mischereingangssignals; und
- einen Inverter zum Vorzeichen Umkehren eines
Ausgangssignals von der Vielzahl der ersten Mischerzellen
und der Vielzahl von zweiten Mischerzellen abhängig von
dem Steuersignal und zum Ausgeben eines Vorzeichen
verkehrten Ausgangssignals zu der Vermischschaltung.
11. Vorrichtung gemäß Anspruch 9, bei der die erste
Mischerzelle enthält:
- einen ersten PMOS-Transistor mit einem mit einer
elektrischen Spannung gekoppelten Source-Anschluss und
einem Gate-Anschluss zum Aufnehmen eines des ersten
Mischereingangssignals und des zweiten
Mischereingangssignals von der Grobverzögerungsleitung als ein
Mischereingangssignal;
- einen zweiten PMOS-Transistor mit einem mit dem Drain-
Anschluss des ersten PMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
eines Vorzeichen verkehrten Signals des Steuersignals
und eines mit dem Ausgangsanschluss gekoppelten Drain-
Anschluss;
- einen ersten NMOS-Transistor mit einem mit einer
Bezugsmasse gekoppelten Source-Anschluss und einem
Gate-Anschluss zum Aufnehmen des
Mischereingangssignals; und
- einen zweiten NMOS-Transistor mit einem mit einem
Drain-Anschluss des ersten NMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
des Steuersignals und einem mit dem Ausgangsanschluss
gekoppelten Drain-Anschluss.
12. Vorrichtung gemäß Anspruch 10, bei der die erste
Mischerzelle enthält:
- einen ersten PMOS-Transistor mit einem mit einer
elektrischen Spannung gekoppelten Source-Anschluss und
einem Gate-Anschluss zum Aufnehmen eines des ersten
Mischereingangssignals und des zweiten
Mischereingangssignals von der Grobverzögerungsleitung als ein
Mischereingangssignal;
- einen zweiten PMOS-Transistor mit einem mit dem Drain-
Anschluss des ersten PMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
eines Vorzeichen verkehrten Signals des Steuersignals
und eines mit dem Ausgangsanschluss gekoppelten Drain-
Anschluss;
- einen ersten NMOS-Transistor mit einem mit einer
Bezugsmasse gekoppelten Source-Anschluss und einem
Gate-Anschluss zum Aufnehmen des
Mischereingangssignals; und
- einen zweiten NMOS-Transistor mit einem mit einem
Drain-Anschluss des ersten NMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
des Steuersignals und einem mit dem Ausgangsanschluss
gekoppelten Drain-Anschluss.
13. Vorrichtung gemäß Anspruch 9, bei der die zweite
Mischerzelle enthält:
- einen ersten PMOS-Transistor mit einem mit einer
elektrischen Spannung gekoppelten Source-Anschluss und
einem Gate-Anschluss zum Aufnehmen eines des ersten
Mischereingangssignals und des zweiten
Mischereingangssignals von dem Multiplexer als ein
Mischereingangssignal;
- einen zweiten PMOS-Transistor mit einem mit dem Drain-
Anschluss des ersten PMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
eines Vorzeichen verkehrten Signals des Steuersignals
und einem mit dem Ausgangsanschluss gekoppelten Drain-
Anschluss;
- einen ersten NMOS-Transistor mit einem mit einer
Bezugsmasse gekoppelten Source-Anschluss und einem
Gate-Anschluss zum Aufnehmen des Mischereingangssignals
von dem Multiplexer; und
- einen zweiten NMOS-Transistor mit einem mit einem
Drain-Anschluss des ersten NMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
des Steuersignals und einem mit dem Ausgangsanschluss
gekoppelten Drainanschluss.
14. Vorrichtung gemäß Anspruch 10, bei der die zweite
Mischerzelle enthält:
- einen ersten PMOS-Transistor mit einem mit einer
elektrischen Spannung gekoppelten Source-Anschluss und
einem Gate-Anschluss zum Aufnehmen eines des ersten
Mischereingangssignals und des zweiten
Mischereingangssignals von dem Multiplexer als ein
Mischereingangssignal;
- einen zweiten PMOS-Transistor mit einem mit dem Drain-
Anschluss des ersten PMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
eines Vorzeichen verkehrten Signals des Steuersignals
und einem mit dem Ausgangsanschluss gekoppelten Drain-
Anschluss;
- einen ersten NMOS-Transistor mit einem mit einer
Bezugsmasse gekoppelten Source-Anschluss und einem
Gate-Anschluss zum Aufnehmen des Mischereingangssignals
von dem Multiplexer; und
- einen zweiten NMOS-Transistor mit einem mit einem
Drain-Anschluss des ersten NMOS-Transistors gekoppelten
Source-Anschluss, einem Gate-Anschluss zum Aufnehmen
des Steuersignals und einem mit dem Ausgangsanschluss
gekoppelten Drain-Anschluss.
15. Vorrichtung gemäß Anspruch 1, bei der die
Vermischschaltung enthält:
- einen zweiten Inverter zum Aufnehmen eines vermischten
Enable-Signals und zum Ausgeben des Vorzeichen
umgekehrten vermischten Enable-Signals durch Vorzeichen
umkehren des aufgenommenen vermischten Enable-Signals;
- eine erste Einheit zur Erzeugung eines Taktsignals zum
Aufnehmen des vermischten Enable-Signals zum Ausgeben
des aufgenommenen vermischten Enable-Signals, falls das
vermischte Enable-Signal einen zweiten logischen
Zustand aufweist, und zum Erzeugen eines ersten
vermischten Signals durch Verwenden des ersten
verzögerten internen Taktsignals, falls das vermischte
Enable-Signal einen ersten logischen Zustand aufweist;
- eine zweite Einheit zur Erzeugung eines Taktsignals, um
nicht aktiviert zu sein, falls das vermischte Enable-
Signal einen zweiten logischen Zustand aufweist, und
zum Erzeugen eines zweiten vermischten Signals durch
Verwenden eines zweiten verzögerten internen
Taktsignals, falls das vermischte Enable-Signal einen
ersten logischen Zustand aufweist; und
- einen dritten Inverter zum Vorzeichen umkehren entweder
des ersten vermischten Signals oder des zweiten
vermischten Signals, welches ausgegeben wird entweder
als erstes oder zweites Taktsignal abhängig von dem
vermischten Enable-Signal.
16. Vorrichtung gemäß Anspruch 13, bei der die erste
Einheit zur Erzeugung eines Taktsignals ferner enthält:
eine Anzahl k erster steuerbarer Inverter, welche stets als Inverter betrieben werden; und
eine Anzahl k erster steuerbarer Inverter, welche stets als Inverter betrieben werden; und
- eine Anzahl n - k zweiter steuerbarer Inverter, welche
als Inverter betrieben werden, falls das vermischte
Enable-Signal den zweiten logischen Zustand aufweist,
und welche abgeschaltet sind, wenn das vermischte
Enable-Signal den ersten logischen Zustand aufweist.
17. Vorrichtung gemäß Anspruch 16, bei der der erste
steuerbare Inverter und der zweite steuerbare Inverter
gleich ist.
18. Vorrichtung gemäß Anspruch 16, bei der die Anzahl der
ersten steuerbaren Inverter und die Anzahl der zweiten
steuerbaren Inverter in der Zahl gleich sind.
19. Vorrichtung gemäß Anspruch 15, bei der die zweite
Einheit zur Erzeugung eines Taktsignals enthält:
- eine Anzahl k dritter Steuerinverter, welche stets
ausgeschaltet sind; und
- eine Anzahl n - k vierter Steuerinverter, welche als
Inverter betrieben werden, falls das vermischte Enable-
Signal den ersten logischen Zustand aufweist, und
welche abgeschaltet sind im Falle, dass das vermischte
Enable-Signal den zweiten logischen Zustand aufweist.
20. Vorrichtung gemäß Anspruch 19, bei der die dritten
Steuerinverter und vierten Steuerinverter in der Größe
gleich sind.
21. Vorrichtung gemäß Anspruch 19, bei der die Anzahl der
dritten Steuerinverter und vierten Steuerinverter in
der Anzahl gleich sind.
22. Verfahren einer digitalen DLL-Vorrichtung zum
Korrigieren eines Tastverhältnisses, welches die
Schritte enthält:
a) Bestimmen, ob die ansteigenden Flanken eines
externen Taktsignals und eines kompensierten
Taktsignals miteinander identisch in Übereinstimmung
gebracht sind;
b) Aktivieren eines zweiten verzögerten internen
Taktsignals, falls die ansteigenden Flanken identisch
miteinander in Übereinstimmung gebracht sind;
c) Bestimmen, ob die ansteigenden Flanken des ersten
verzögerten internen Taktsignals und des zweiten
verzögerten internen Taktsignals identisch miteinander
in Übereinstimmung gebracht sind; und
d) Erzeugen eines vermischten Taktsignals mit 50%igem
Tastverhältnis durch Vermischen der Phasen des ersten
verzögerten internen Taktsignals und des zweiten
verzögerten Taktsignals im Falle, dass die ansteigenden
Flanken des ersten Taktsignals und des zweiten
Taktsignals identisch miteinander in Übereinstimmung
gebracht sind.
23. Verfahren gemäß Anspruch 22, enthaltend einen Schritt:
a) In Übereinstimmung bringen der ansteigenden
Flanken des externen Taktsignals und kompensierten
Taktsignals durch Verzögern des kompensierten Taktes,
falls die ansteigenden Flanken des externen Taktsignals
und kompensierten Taktsignals nicht miteinander in
Übereinstimmung gebracht sind und Zurückkehren zu dem
Schritt a).
24. Verfahren gemäß Anspruch 22, einschließlich eines
Schrittes:
a) In Übereinstimmung bringen der Flanken des ersten
verzögerten internen Taktsignals und des zweiten
verzögerten internen Taktsignals durch Verzögern des
ersten und zweiten verzögerten internen Taktsignals im
Falle, dass die ansteigenden Flanken des ersten
Taktsignals und des zweiten Taktsignals nicht
miteinander in Übereinstimmung gebracht sind und
Zurückkehren zu dem Schritt c).
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