TWI312235B - Digital dll apparatus for correcting duty cycle and method thereof - Google Patents
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Description
1)正替換頁 1312235 玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、內容、實施方式及圖式簡單說明) (一)發明所屬之技術領域 本發明揭示一種數位式延遲閉鎖迴路(DLL)及用於校正 責務循環週期之方法,更明確地,一種數位式DLL裝置 及一種校正在半導體及電腦系統中所使用責務循環之方法 ’其需要時脈產生器來補償外部時脈及內部時脈間之相位 差(s k e w )。 (二)先前技術 延遲閉鎖迴路廣泛地使用於使得半導體記憶系統中同步擊 5己丨思體之內部時脈及外部時脈來同步化。在同步r A Μ中 ’假設全部作業諸如寫入或讀取都在上升邊緣,然而,經 由半導體裝置之元件,有時間延遲發生。爲使得在同步 RAM之上升邊緣的作業時間同步,時間延遲必需消除。dll * 電路接收外部時脈信號,而且產生內部時脈信號來使得兩 、 時脈信號同步,以便消除時脈延遲。 各種技術已經使用於控制DLL電路之時脈信號。 首先’在I998年9月15日頒予Donnelly氏等之美國專 籲 利所發表"使用於9 0相位差時脈產生器之頻率相位移電路 "(下文稱爲Donnelly)。Donnelly教示一種相位移電路,包 括第一差動放大器,具有一對場效電晶體,架構形成具有 共用節點之源極耦合對;及包括一對輸入,用於接收輸入 參考信號及其互補信號,及一對輸出節點;第一及第二電 流源分別地耦合在輸出節點及第一供給軌之間,第—及第 二電流嫄供給I安培之電流値;及第三電流源耦接在共用 1312235 節點及第二供給軌之間,第三電流源吸收(s i n k i n g ) 2 I安培 之電流値;濾波電路,耦接跨在輸出節點,濾波電路使得 差動放大器之輸出節點響應輸出參考信號及其互補信號而 產生一對互補三角波信號;及比較器,具有一對輸入耦接 來接收一對互補三角波信號,比較器響應一對互補三角波 信號間之比較,產生具有和輸入參考信號預定相位關係之 輸出信號。 其次,日本專利公報第2001-6399號發表一種半導體裝 置,包括:相位控制器,控制外部時脈之相位及產生內部 時脈;檢測器,檢測偏離相頻之相位控制範圍的外部時脈 頻率;第一作業模態及第二作業模態,其以外側所輸入之 控制信號來交換;及輸出電路,在第一模態中輸出不考慮 檢測器之結果的信號,及在第二模態中根據檢測器之結果 而變成輸出狀態。 最後,日本專利公報第1 1 - 3 5 3 8 7 8號教示一種具有時脈 相位控制電路之半導體裝置,用於產生第二時脈,其以控 制所接收之第一時脈相位及輸出和第一及第二時脈中之其 一同步的資料,來延遲和某一相位相同,包括:時脈頻率 分析器,用於以響應表示第一時脈延遲量之信號,來分析 第一時脈頻率,及輸出控制信號;及時脈選擇器,用於以 響應控制信號,來選擇第一時脈及第二時脈間之時脈。 上述D D R記憶體中所使用習用之D L L s,根據標準信號 及補償信號來控制全部相位之延遲,然而,習用D L L s在 外部時脈資料正在處理時不能校正由於責務誤差所造成的 1312235 相位延遲,其中責務誤差是在實際責務循環週期及5 Ο %責 務循環週期間之差異,而且會在處.理外部時脈期間發生。 (三)發明內容 因此,本發明之目的在提供一種D L L裝置,及使用混合 電路(blend circuit)來校正責務誤差及產生具有50 %責務 循環週期內部時脈之方法。 根據本發明之架構,提供一種數位式DLL裝置,用於校 正責務循環週期,包括:緩衝器,用於次序地輸出以接收 _ 外部時脈信號而在時脈之緣時所觸發的第一內部時脈信號 ;延遲線路單元,用於接收來自緩衝器第一檢測信號及第 二檢測信號之第一內部時脈信號,而根據第一及第二檢測 信號來延遲第一內部時脈信號和預定延遲量相同之量,而 輸出第一延遲內部時脈信號及第二延遲內部時脈信號;混 合電路,在第二延遲內部時脈信號沒有觸發期間,使得第 一延遲內部時脈信號旁通,而且混合第一延遲內部時脈信 號及第二延遲內部時脈信號,使得當第二延遲內部時脈信 · 號觸發時來產生混合時脈信號,其中混合時脈信號具有下 降緣之相位在第一及第二延遲內部時脈信號的下降緣兩者 中間;延遲模式單元,用於預估在混合時脈信號行進到資 料/輸出接腳(DQ接腳)期間所產生之延遲量;及輸出根據 預估延遲量所補償混合時脈信號之補償時脈信號;直接相 位檢測器,用於接收外部時脈信號,以比較外部時脈信號 及第一補償時脈信號來產生第一檢測信號,及輸出第一檢測 信號到延遲線路單元;及相位檢測器,用於接收第一延遲內 1312235 部時脈信號及第二延遲內部時脈信號,及以檢測第一及第 二延遲內部時脈信號之相位差產生第二檢測信號。 根據本發明之另一架構,也提供一種數位式DLL裝置來 校正責務循環週期之方法,包括下列步驟:a)判定外部 時脈信號及補償時脈信號之上升緣是否完全地匹配;b)當 上升緣完全地匹配時觸發第二延遲內部時脈信號;c )判定 第一延遲內部時脈信號和第二延遲內部時脈信號之上升緣 是否完全地匹配;及d)在第一時脈信號及第二時脈信號之 $ 上升緣完全地匹配的情形中,混合第一延遲內部時脈信號 及第二延遲內部時脈信號之相位,來產生具有5 0 %責務循 環週期之混合時脈信號。 (四)實施方式 本發明之其他目的及架構自下文所發表參照附圖之實施 例詳細說明,將變得顯而易見。 第1圖是根據本發明較佳實施例用於校正責務循環週期 之數位式DLL裝置方塊圖。數位式DLL裝置包括:緩衝器 φ 1 1 0、延遲線路單元1 2 0、混合電路1 3 0、延遲模式單元1 4 0 、直接相位檢測器1 5 0、及相位檢測器1 6 0。 緩衝器1 10接收外部時脈信號(ext_clk)及產生在信號緣 時變成觸發之第一內部時脈信號。第一內部時脈信號輸入 到延遲線路單元1 2 0。 延遲線路單元1 2 0接收第一內部時脈信號,而且也接收 來自直接相位檢測器1 5 0及相位檢測器1 6 0之第一檢測信 號及第二檢測信號。延遲線路單元1 2 0根據第一及第二檢 1312235 測信號來延遲第一內部時脈信號,而產生內部時脈信號做 爲第一延遲內部時脈信號,其比較外部時脈信號而具有完 全相同上升緣相位。延遲線路單元1 2 0輸出第一延遲內部 時脈信號(intclk 1)及第二延遲內部時脈信號(intclk 2)到 混合電路1 3 0。 延遲線路單元1 2 0包括第一控制器1 2 1、第一延遲線路 1 2 2、第二控制器1 2 3及第二延遲線路1 2 4。 第一控制器1 2 1根據第一檢測信號來產生控制延遲量之 _ 第一控制信號,而且輸出第一控制信號到第一延遲線路 122 〇 第一延遲線路1 2 2接收第一控制信號及第一內部時脈信 號。第一內部時脈信號根據在延遲線路1 2 2之第一控制信 號來延遲。即,延遲線路1 2 2根據第一控制信號來延遲第 一內部時脈信號,而產生第一延遲內部時脈信號。第一延 遲內部時脈信號intclk輸出到混合電路130。 第二控制器1 2 3以根據第二檢測信號來產生第二控制信 鲁 號而控制延遲量,而且輸出第二控制信號到第二延遲線路 124 ° 第二延遲線路1 2 4接收第二控制信號及第一內部時脈信 號。第二延遲線路1 2 4根據第二控制信號來延遲第一內部 時脈信號。第二延遲線路1 2 4以延遲第一內部時脈信號來 產生第二延遲內部時脈信號。第二延遲時脈信號反向,而 且所反向第二延遲內部時脈信號(intclk 2)輸出到混合電 路 1 3 0。 1312235
混合電路1 3 0在第二延遲線路1 2 4沒有觸發期間,使得 第一時脈信號(intclk 1)旁通。如果第二延遲內部時脈信 號觸發,則混合電路1 3 0以混合第一延遲內部時脈信號及 第二延遲時脈信號來產生相位混合時脈信號(int_clk)。即 ’混合電路1 3 0位移第一及第二延遲時脈信號之下降緣到 一點,其表示在第一延遲時脈信號之下降緣及第二延遲時 脈信號之下降緣兩者間差異的一半。混合時脈信號輸出到 延遲模式單元1 4 0及本發明之外側。混合時脈信號經由包 括本發明之記憶體系統中所配備各種電路來行進到資料輸 入/輸出接腳(DQ pin)。 延遲模式單元140接收混合時脈信號(int_clk),而且預 估在混合時脈信號行進到資料輸入/輸出接腳期間產生延遲 量。延遲模式單元140根據預估延遲量來產生補償時脈信 號(iclk),而且輸出補償時脈信號到直接相位檢測器150。 直接相位檢測器1 50接收外部時脈信號(ext_clk)及補償 時脈信號,而且以比較外部時脈信號(ext_clk)和補償時脈 信號(iclk)來產生第一檢測信號。直接相位檢測器150輸 出第一檢測信號到延遲線路單元〗2 0。 相位檢測器160接收來自延遲線路單元120之第一延遲 內部時脈信號(intclk 1)及第二延遲內部時脈信號(intclk2) ,而且以檢測延遲線路單元120之第一延遲內部時脈信號 (intclk 1)及第二延遲內部時脈信號(intclk 2)的相位來產 生第二檢測信號。 第2圖是根據本發明較佳實施例之數位式DLL裝置校正 -10- 1312235 責務循環週期的作業間圖示。 參照第1及2圖在下文中來詳細說明數位式DLL裝置校 正責務循環週期之作業。 首先,外部時脈信號(ext_ elk)儲存及緩衝在緩衝器內。 緩衝器1 1 〇次序地輸出緩衝外部時脈信號做爲第一內部時 脈信號。第一內部時脈信號輸入到延遲線路單元1 2 0,而 且施加到第一延遲線路1 2 2及第二延遲線路1 2 4。在初始 狀態時,第二延遲線路1 2 4沒有觸發。第一延遲內部時脈 $ 信號(intclk 1)是第一延遲線路122之輸出信號,旁通過混 合電路1 3 0而且以延遲模式單元1 4 0來轉換成補償時脈信號 。補償時脈信號輸入到直接相位檢測器1 5 0,而且在直接 相位檢測器150比較外部時脈信號(ext_Clk)及補償時脈信 號(i c 1 k)。結果,直接相位檢測器1 5 0產生控制延遲量之第 一檢測信號,使得在延遲線路單元1 2 0之外部時脈信號 (ext_c Ik)及第一內部時脈信號之上升緣匹配。如果預估外 部時脈信號(ext_clk)及補償時脈信號匹配,則第二延遲線 鲁 路1 2 4觸發。在第二延遲線路1 2 4觸發之後,第二延遲線 路124產生第二延遲時脈信號(intclk 2)。第二延遲時脈信 號(intclk 2)在相位檢測器160來比較第一延遲時脈信號 (intclk 1)。相位檢測器160產生第二檢測信號,來控制第 二延遲線路1 2 4使得第一延遲內部時脈信號及第二延遲內 部時脈信號之上升緣匹配。如第2圖所示,在使得第一及 第二延遲內部時脈信號(intclk 1)及(intclk 2)匹配之後,混 合電路1 3 0觸發。即,在初始狀態時,混合電路1 3 0使得 -11- 1312235 第一延遲時脈信號(intclk 1)旁通,而在完成上升緣匹配之 後,混合電路1 3 0混合第一及第二延遲內部時脈信號之相 位。 第3圖是根據本發明另一實施例之用於校正責務循環週 期的數位式DLL裝置圖示。數位式DLL裝置包括緩衝器 3 1 0、延遲線路單元3 2 0、混合電路3 3 0、延遲模式單元3 4 0 、直接相位檢測器3 5 0及相位檢測器3 6 0。 緩衝器3 1 0接收外部時脈信號(ex t_clk),而且產生第一 內部時脈信號,其在時脈之緣處觸發。第一內部時脈信號 輸出到延遲線路單元3 2 0。 延遲線路單元3 2 0接收第一內部時脈信號,也接收來自 直接相位檢測器3 5 0及相位檢測器3 6 0之第一檢測信號及 第二檢測信號。延遲線路單元3 2 0根據第一及第二檢測信 號來延遲第一內部時脈信號,用於產生內部時脈信號做爲 第一延遲內部時脈信號,其比較外部時脈信號而具有完全 相同之上升緣相位。延遲線路單元3 2 0輸出具有完全相同 上升緣之第一延遲內部時脈信號(intclk 1)及第二延遲內 部時脈信號(intclk 2)到混合電路3 3 0。 延遲線路單元3 2 0包括第三控制器3 2 1、第一相移暫存 器3 2 2、第三延遲線路3 2 3、第四控制器3 2 4、第二相移暫 存器3 2 5及第四延遲線路3 2 6。 第三控制器3 2 1產生第一位移信號,用於根據直接相位 檢測器3 5 0之第一檢測信號來控制第一內部時脈信號之延 遲量。第一位移信號輸出到第一相移暫存器3 2 2。 -12- 1312235 第一相移暫存器322接收第一位移信號,而且產生第三 控制信號,其以控制第三延遲線路單元3 2 3來控制延遲量。 第三延遲線路3 2 3接收來自第一相移暫存器3 2 2之第三 控制信號及來自緩衝器3 1 0之第一內部時脈信號。第三延 遲線路3 2 3根據第三控制信號以延遲第一內部時脈信號來 產生第一延遲內部時脈信號(intclk 1),而且輸出第一延遲 時脈信號(i n t c 1 k 1 )到責務誤差控制單元3 3 0。換言之,第 三延遲線路3 2 3包括具有次序地耦接之多數單元延遲格的 | 裝置。延遲量是以使得第一內部時脈信號通過預定數量之 單元延遲格來控制,其中預定數量之單元延遲格是根據第 一相移暫存器3 2 2所輸出第三控制信號來決定及控制。 第四控制器3 2 4根據相位檢測器3 6 0之第二檢測信號來 產生用於控制延遲量之第二位移信號。第二位移信號輸出 到第二相移暫存器3 2 5。 第二相移暫存器3 2 5接收第二位移信號,而且根據第二 位移信號以移動輸出信號到左或右,來產生控制延遲量之 · 第四控制信號。第四控制信號輸出到第四延遲線路3 2 6。 第四延遲線路3 2 6接收第四控制信號及來自緩衝器3 1 0 之第一內部時脈信號。第四延遲線路3 2 6根據第四控制信 號來延遲第一內部時脈信號,而產生第二延遲內部時脈信 號。在產生之後,使得第二延遲內部時脈信號反向。第二 反向延遲內部時脈信號(intclk 2)輸出到混合電路330。即 ,第四延遲線路3 2 6具有由次序地耦接之多數單元延遲格 所組成的裝置。第一內部時脈信號以使得第一內部時脈信 -13- 1312235 號通過預定數量單元延遲格來延遲,其中預定數量單元延 遲格根據第二相移暫存器3 2 5所輸出第三控制信號來決定 及控制。 混合電路3 3 0在第四延遲線路3 2 6沒有觸發期間,使得 第一時脈信號(intclk 1)旁通。如果第四延遲線路3 2 6觸發 ,混合電路3 3 0以混合第一延遲內部時脈信號及第二延遲 內部時脈信號來產生相位混合時脈信號(int _c lk)。即,混 合電路3 3 0使得第一及第二延遲內部時脈信號之下降緣位 $ 移到一點,其表示在第一延遲時脈信號之下降緣及第二延 遲時脈信號之下降緣兩者間差異的一半。混合時脈信號輸 出到延遲模式單元3 4 0及本發明之外側。混合時脈信號經 由包括本發明之記憶體系統中所配備各種電路來行進到資 料輸入/輸出接腳(DQ pin)。 延遲模式單元3 4 0接收混合時脈信號(int _ elk)及預估混 合時脈信號行進到資料輸入/輸出接腳(DQ pin)期間所產 生延遲量。延遲模式單元3 4 0根據預估延遲量來補償時脈 · 信號(i elk),而輸出該補償信號到直接相位檢測器3 5 0。 直接相位檢測器3 5 0接收外部時脈信號(ext_clk)及補償 時脈信號,而且以比較外部時脈信號(ext_clk)和補償時脈 信號(i c 1 k 1 )來產生第一檢測信號。直接相位檢測器3 5 0輸 出第一檢測信號到延遲線路單元3 2 0。 相位檢測器3 6 0接收來自延遲線路單元3 2 0之第一延遲 內部時脈信號(intelk 1)及第二延遲內部時脈信號(intelk 2) ,以檢測第一延遲內部時脈信號(int elk 1)及第二延遲內部 -14- 1312235 時脈信號(intclk 2)對延遲線路單元3 2 0之相位,來產生第 二檢測信號。 第4圖是根據本發明第3圖所示第三及第四延遲線路 323及326的方塊圖。第三及第四延遲線路323及326包 括粗延遲線路4 01及第一相位混合器4 0 2。 粗延遲線路4 01包括多數單元延遲格之二條線路,其次 序地耦接。粗延遲線路4 0 1接收第一內部時脈信號,而且 第一內部時脈信號以分別輸入到各多數單元延遲格而變成 第一混合器輸入信號及第二混合器輸入信號。第一及第二 混合器輸入信號各自以第一相移暫存器3 2 2之控制信號來 通過預定數量的觸發單元延遲格。結果,第一及第二混合 器輸入信號根據所觸發單元延遲格之數量而不同地延遲。 第一及第二混合器輸入信號輸出到第一相位混合器4 0 2。 第一相位混合器4 0 2接收來自粗延遲線路4 0 1之第一及 第二混合器輸入信號,而且根據第三及第四控制器3 2 1及 3 2 4之控制信號細微地調諧兩混合器輸入信號之延遲量。 第5圖是根據本發明再另一較佳實施例之用於校正責務 循環週期的數位式DLL裝置方塊圖示。數位式DLL裝置包 括:緩衝器5 1 0、延遲線路單元5 2 0、混合電路5 3 0、延遲 模式單元5 4 0、直接相位檢測器5 5 0及相位檢測器5 6 0。 緩衝器510接收外部時脈信號(ex t_c lk),而且產生在時 脈緣處變成觸發之第一內部時脈信號。第一內部時脈信號 輸入到延遲線路單元5 2 0。 延遲線路單元5 2 0接收來自緩衝器5 1 0之內部時脈信號、 1312235 來自直接相位檢測器5 5 0之第一檢測信號、及來自相位檢 測器5 6 0之第二檢測信號。延遲線路單元5 2 0根據檢測信 號來延遲第一內部時脈信號,而且輸出第一延遲內部時脈 信號(intclk 1)及第二延遲內部時脈信號(intclk 2)到混合 電路5 3 0。 延遲線路單元5 2 0包括多數延遲格5 2 :1、第五控制器5 2 2 、第一信號產生器5 2 3、第六控制器5 2 4及第二信號產生 器 5 2 5。 多數延遲格5 2 1接收第一內部時脈信號。第一內部時脈 信號以通過各多數延遲單元格521而轉換成多數相位延遲 信號。各多數相位延遲信號比較鄰接相位延遲時脈信號, 具有和其一單元延遲格之延遲量相同延遲遞延。多數相位 延遲信號輸出到第一及第二信號產生器523及525。 第五控制器5 2 2根據第一直接相位檢測器5 5 0之檢測信 號來產生控制延遲量的第五控制信號。 第一信號產生器5 2 3接收第五控制信號及多數延遲格 5 2 1之多數相位延遲信號。根據第五控制信號,第一信號 產生器5 2 3選擇兩個鄰接相位延遲信號,其根據第五控制 信號而具有其一延遲單元格之延遲量。第一信號產生器 5 2 3以使得兩個鄰接相位延遲信號調諧而產生延遲內部時 脈信號(intclk 1),而且輸出第一延遲內部時脈信號(intclk 1 )到混合電路5 3 0。 第六控制器5 2 4根據第二直接相位檢測器5 7 0之第二檢 測信號,來產生控制延遲量之第六控制信號。第六控制信 -16- 1312235 號輸出到第二信號產生器5 2 5。 第二信號產生器5 2 5接收第六控制信號、多數延遲格單 元5 2 1之相位延遲信號。根據第六控制信號,第二信號產 生器525選擇兩個鄰接相位延遲信號,其具有和其一延遲 單元格相同之延遲量。兩個鄰接相位延遲信號調諧及反向 來產生第二延遲內部時脈信號(intclk 2)。第二延遲內部時 脈信號(intclk 2)輸出到混合電路5 3 0。 混合電路5 3 0在第二信號產生器5 2 4沒有觸發期間旁通 第一時脈信號(intclk 1 )。如果第二信號產生器5 2 4觸發, 混合電路1 3 0以混合第一延遲內部時脈信號及第二延遲內 部時脈信號來產生混合時脈信號(int _clk)。即,混合電路 5 3 0使得第一及第二延遲內部時脈信號之下降緣位移到一 點,其表示在第一延遲時脈信號之下降緣及第二延遲時脈 信號之下降緣兩者間差異的一半。混合時脈信號輸出到延 遲模式單元5 4 0及本發明之外側。 延遲模式單元5 4 0接收混合時脈信號(int _clk),而且預 估在混合時脈信號行進到資料輸入/輸出接腳(DQ pin)期 間所產生的延遲量。延遲模式單元5 4 0根據所預估延遲量 來產生補償時脈信號(i elk),而且輸出補償時脈信號到直接 相位檢測器5 5 0。 直接相位檢測器5 5 0接收外部時脈信號(ext_clk)及補償 時脈信號,而且以比較外部時脈信號(ext_clk)和補償時脈 信號(i c 1 k )來產生第一檢測信號。直接相位檢測器5 5 0輸出 第一檢測信號到延遲線路單元5 2 0。 -17- 1312235 相位檢測器5 6 0接收來自延遲線路單元5 2 0之第一延遲 內部時脈信號(intclk 1 )及第二延遲內部時脈信號(intclk 2) ,而且檢測第一延遲內部時脈信號(int elk 1)及第二延遲內 部時脈信號(intclk 2)對延遲線路單元5 2 0之相位而產生第 二檢測信號。 第6圖是根據本發明第5圖所示第一及第二信號產生器 523及525之方塊圖示。第一及第二信號產生器523及525 包括多工器6 0 1及第二相位混合器6 0 2。 多工器6 0 1接收多數相位延遲信號,而且根據第一及第 二控制器5 2 2及5 2 4之控制信號,來選擇具有和其一單元 延遲格相同延遲量之兩個鄰接相位延遲信號。兩個鄰接信 號輸出到第二相位混合器6 0 2做爲第一混合器輸入信號及 第二混合器輸入信號。 第二相位混合器6 0 2接收多工器6 0 1之第一及第二混合 器輸入信號,而且根據第五及第六控制器5 2 2及5 2 4之控 制信號來細微地調諧兩個混合器輸入信號之延遲量。 第7 A及7 B圖是相位混合器之方塊圖,而第7 C圖是說 明相位混合器作業之電路圖示。第7 A圖之相位混合器使 用如同第4及6圖之第二及第三相位混合器5 0 2及6 0 2。 相位混合器詳細說如下文。 第二及第一相位混合器接收來自第6圖所示多工器6 0 1 及第4圖所示粗延遲線路4 0 1之兩個延遲時脈信號,做爲 第一混合器輸入信號及第二混合器輸入信號。參照第4圖 ,第一內部時脈信號輸入到粗延遲線路4 0 1,而且通過兩 -18- 1312235 個劃分線路之單元延遲格。單元延遲格之兩劃分線路產生 兩個延遲時脈信號。兩個延遲時脈信號具有延遲差異,而 且輸入到第一相位混合器4 0 2。在第二相位混合器6 0 2之 情形中,相位延遲時脈信號輸入到多工器6 0 1。多工器選 擇具有和其一延遲單元格相同延遲量之延遲差異的兩個鄰 接時脈信號。兩個鄰接信號輸入到第二相位混合器6 0 2做 爲第一混合器輸入信號及第二混合器輸入信號。 參照第7 A圖,相位混合器包括多數第一混合格7 0 1及 多數第二混合格7 〇 2。 多數第一混合格7 〇1接收來自控制器3 2 1、3 2 4、5 2 2、 5 2 4到第一輸入端S之控制信號,及接收第一混合器輸入 信號X1到第二輸入端IN。當控制信號低時,多數第一混 合格7 〇 1輸出信號高-Z ( h i g h - Z ),而且當控制信號高時, 多數第一混合格7 〇 1使得第一混合器輸入信號反相,而輸 出反相第一混合器輸入信號X 1。 多數第二混合格7 0 2接收來自控制器3 2 1、3 2 4、5 2 2、 5 2 4到第一輸入端S之控制信號,及接收第二混合器輸入 信號X2到第二輸入端IN。當控制信號高時,多數第二混 合格7 02輸出信號高-Z(high-Z),而當控制信號低時,多 數第二混合格7 0 2使得第二混合器輸入信號X2反相,而 輸出反相第二混合器輸入信號X2。 兩個多數混合格7 0 1及7 0 2接收具有不同延遲之兩個信 號X 1及X2,而且輸出所選混合器輸入信號,其根據混合 電路3 3 0或5 3 0具有兩個信號X 1及X2之中間相位。所選 -19- 1312235 混合器_入信號之相位可以控制信號來控制在兩個信號 X 1及X 2間的任何相位。 第7 B圖是根據本發明第7 A圖所示混合格之詳細圖示。 參照第7B圖,多數第一及第二混合格701及702包括 第一 PMOS電晶體P1、第二PMOS電晶體P2、第一 NMOS 電晶體N1及第二NMOS電晶體N2。 第一 Ρ Μ Ο S電晶體P 1包括源極埠及閘極埠。源極埠耦接 到電壓、及所接收第一及第二混合器輸入信號之一到閘極 $ 璋。 第二Ρ Μ Ο S電晶體Ρ 2包括源極埠、汲極埠及閘極埠。第 二Ρ Μ 0 S電晶體Ρ 2之源極埠耦接到第一 Ρ Μ Ο S電晶體Ρ 1 之汲極埠,汲極埠耦接到輸出埠〇 U Τ。閘極埠接收使得控 制信號反相之反相控制信號(Sb)。 第一 Ν Μ Ο S電晶體N 1包括源極埠及閘極埠。源極埠耦 接到接地,而第一及第二混合器輸入信號之一輸入到閘極 璋。 # 第二NMO S電晶體Ν2包括源極埠、汲極埠及閘極埠。 源極埠耦接到第一 Ν Μ Ο S電晶體Ν 1之汲極埠,控制信號 (S )接收到閘極埠,而汲極埠耦接到輸出埠0 U Τ。 第7 C圖是根據本發明之第4及6圖所示相位檢測器4 0 2 及6 0 2作業圖示。相位混合器接收第一混合器輸入信號X 1 及第二混合器輸入信號Χ2,而輸出具第一及第二混合器輸 入信號之中間相位的時脈信號。換言之,相位混合器細微 劃分在X 1及X 2兩者間之相位,而且根據控制信號來輸出 -20- 1312235 具有在X 1及X 2兩相位間細微劃分相位中之其一相位的信 號。 第8圖是根據本發明較佳實施例用於校正責務循環週期 之數位式D L L裝置所配備混合電路1 3 0、3 3 0及5 3 0的圖 示。 參照第8圖,混合電路包括第一時脈信號處理單元8 2 0 、第二時脈信號處理單元8 3 0、第二反相器8 1 0及第三反 相器8 4 0。 第二反相器8 1 0接收混合致能信號(Blend_enb),而且輸 出以使得混合致能信號(Blend_enb)反相之反相混合致能 信號。 第一時脈信號處理單元820當混合致能信號(Blend_enb) 在第二邏輯狀態時,接收及旁通第一延遲內部時脈信號。 然而,在所接收混合致能信號(Blend_enb)是第一邏輯狀態 之情形中,第一時脈信號處理單元8 2 0以使用第一延遲內 部時脈信號來產生第一混合信號,而且輸出第一混合信號 到第三反相器8 4 0。第一時脈信號處理單元8 2 0包括k個 第一可控制反相器及η - k個第二可控制反相器。第一可控 制反相器總是作業做爲反相器。第二可控制反相器當混合 致能信號(Blend_enb)在第二邏輯狀態時作業爲反相器,而 且在混合致能信號(Blend_enb)在第一邏輯狀態時變成不 導通(turn off)。 第二時脈信號處理單元8 3 0在混合致能信號(Blend_enb) 在第二邏輯狀態時沒有觸發。當混合致能信號(Blend_enb) -2 1- 1312235 在第一邏輯狀態時,第二時脈信號處理單元8 3 0以使用第 二延遲內部時脈信號來產生第二混合信號,而且輸出第二 混合信號到第三反相器8 4 0。第二時脈信號處理單元8 3 0 包括k個第三控制反相器,其總是導通(turn on);及n-k 個第四控制反相器,其當混合致能信號(Blend_enb)在第一 邏輯狀態之情形中作業爲反相器,當混合致能信號 (Blend_enb)在第二邏輯狀態之情形中不導通。 第三反相器8 4 0以結合及反相第一混合信號及第二混合 _ 信號來產生混合時脈信號(int_clk)。 第9圖是根據本發明較佳實施例之數位式D L L裝置用於 校正責務循環週期方法的流程圖示。 參照第9圖,直接相位檢測器1 5 0判定外部時脈信號及 補償時脈信號(iclk)之上升緣在步驟S901是否完全相同地 匹配。 如果上升緣完全地相同,在步驟S 9 0 2第二延遲內部時脈 信號(intclk 2)以觸發第二延遲線路1 24來產生。 φ 在步驟S 9 0 2之後,第一延遲內部時脈信號(i n t c 1 k 1 )及 第二延遲內部時脈信號(intclk 2)在步驟S 9 0 3來判定上升 緣是否完全地相同。 如果第一延遲內部時脈信號(intclk 1)及第二延遲內部 時脈信號(intclk 2)完全地匹配,混合電路130以混合第一 及第二延遲內部時脈信號來產生具有5 0 %責務循環週期之 混合時脈信號,在步驟S 9 0 4使得第一及第二延遲內部時脈 信號之下降緣匹配。 -22- 1312235 如果外部時脈信號及補償時脈信號之上升緣沒有完全地 匹配,則在步驟S 9 0 5外部時脈信號及補償時脈信號延遲來 使得上升緣匹配。在延遲之後,在步驟S 9 0 1判定外部時脈 信號及補償時脈信號之上升緣是否完全地匹配。 在步驟S 9 0 3,如果第一時脈信號(i n t c 1 k 1 )及第二時脈信 號(i n t c 1 k 2 )沒有匹配,則在步驟S 9 Ο 6第二延遲內部時脈 信號(intclk 2)延遲來使得上升緣匹配。在延遲第二延遲內 部時脈信號(intclk 2)之後,在步驟S 9 0 3判定第一及第二 延遲內部時脈信號(intclk 1及intclk 2)之上升緣是否完全 地匹配。 如果第一延遲內部時脈信號(intclk 1)及第二延遲內部 時脈信號(intclk 2)之上升緣完全地匹配,在步驟S 9 0 4混 合電路1 3 0以混合第一及第二延遲內部時脈信號來產生具 有5 0 %責務循環週期之混合時脈信號。 如上所述,本發明可使用混合電路來校正責務誤差及產 生具有5 0 %責務循環週期之內部時脈信號。 雖然本發明已對某些較佳實施例詳細說明,但是對於擅 於本技術者顯然地可實施各種改變例及修正例,而沒有脫 離申請專利範圍所定義之本發明的範圍及精神。 (五)圖式簡單說明 本發明之上述及其他目的及特徵,在下文中以較佳實例 連同附圖之詳細說明,將變得顯而易見,其成: 第1圖是根據本發明較佳實施例用於校正責務循環週期 之數位式D L L裝置的方塊圖示; 1312235 第2圖是根據本發明較佳實施例之數位式D L L裝置校正 責務循環週期的作業圖示; 第3圖是根據本發明另一實施例用於校正責務循環週期 之數位式DLL裝置的圖示; 第4圖是根據本發明第3圖所示延遲線路之方塊圖; 第5圖是根據本發明另一實施例用於校正責務循環週期 之數位式DLL裝置的圖示; 第6圖是根據本發明再另一實施例第5圖所示信號產生 器圖示; 第7 A及7 B圖是根據本發明第4及5圖所示相位混合器 之方塊圖示; 第7 C圖是根據本發明第4及5圖所示相位混合器之作 業槪念圖示; 第8圖是根據本發明較佳實施例用於校正責務循環週期 之混合電路詳細圖示;及 第9圖是根據本發明較佳實施例用於校正責務循環週期 φ 之數位式DLL裝置作業流程圖示。 主要部分之代表符號說明 110、 310、 510 120' 320、 520 12 1 12 2 12 3 124 緩衝器 延遲線路單元 第一控制器 第一延遲線路 第二控制器 第二延遲線路 -24- 1312235 130、 330' 530 140、 340、 540 150、 350、 550 160、 360、 560 混合電路 延遲模式單元 直接相位檢測器 相位檢測器
Claims (1)
- 1312235 拾、申請專利範圍 第91138010號「用於校正責務循環週期之數位式延遲閉鎖 迴路(DLL)裝置及其校正方法(二)」專利案 (2009年2月修正) 1. 一種用於校正責務循環週期之數位式延遲閉鎖迴路 (DLL)裝置,包含: 一緩衝器,用於次序地輸出以接收外部時脈信號而在 時脈邊緣觸發之第一內部時脈信號; 一延遲線路單元,用於接收來自該緩衝器之該第一內 部時脈信號,一第一檢測信號及一第二檢測信號,以,及 根據該第一及第二檢測信號,以相同於預定延遲量延遲 該第一內部時脈信號,而輸出第一延遲內部時脈信號及 第二延遲內部時脈信號; 一混合電路,用於在該第二延遲內部時脈信號沒有觸 發期間,旁通該第一延遲內部時脈信號,以及混合該第 一延遲內部時脈信號及該第二延遲內部時脈信號,使得 當該第二延遲內部時脈信號被觸發時產生一混合時脈信 號,其中該混合時脈信號具有在該第一及第二延遲內部 時脈信號之下降邊緣間的下降邊緣相位; 一延遲模式單元,用於預估在該混合時脈信號行進到 資料輸入/輸出接腳(DQ pin)時所產生之延遲量,及根據 該預估延遲量補償該混合時脈信號而輸出已補償時脈信 號, 一直接相位檢測器,用於接收該外部時脈信號,以比 1312235 較該外部時脈信號及該補償時脈信號來產生該第一檢測 信號,以及輸出該第一檢測信號到該延遲線路單元;及 一相位檢測器,用於接收該第一延遲內部時脈信號及 該第二延遲內部時脈信號,以及以檢測該第一及第二延 遲內部時脈信號之相位來產生該第二檢測信號。 2 .如申請專利範圍第1項之裝置,其中該延遲線路單元包 括: 一第一控制手段,用於根據該第一檢測信號來產生第 一控制信號以控制延遲量; 一第一延遲線路,用於接收來自該緩衝器之該第一控 制信號及該第一內部時脈信號,以及根據該第一控制信 號以預定延遲量延遲該第一內部時脈信號來產生該第一 延遲內部時脈信號; 一第二控制手段,用於根據該第二檢測信號來產生用 於控制延遲量之第二控制信號;及 一第二延遲線路,用於接收來自該緩衝器之該第二控 制信號及該第一內部時脈信號,根據該第二控制信號來 延遲該第一內部時脈信號而產生該第二延遲內部時脈信 號,及藉由反向該延遲時脈輸入信號來輸出該第二延遲 內部時脈信號。 3 .如申請專利範圍第1項之裝置,其中該延遲線路單元包 括: 一第三控制手段,用於產生根據該第一檢測信號來控 制延遲量之第一控制信號,及輸出所產生之第一控制信 號; -2- 1312235 一第一相移暫存器,用於接收該第一控制信號,藉以 根據該第一控制信號來產生控制延遲量的第三控制信號 一第三延遲線路,用於接收該第三控制信號及來自該 緩衝器之該外部時脈信號,根據該第三控制信號以所預 定延遲量來延遲該第一內部時脈信號而產生該第一延遲 內部時脈信號,以及輸出該第一延遲內部時脈信號到該 混合電路; 一第四控制手段,用於根據該第二檢測信號來產生控 φ 制延遲量之第二控制信號,以及輸出該第二控制信號; 一第二相移暫存器、用於接收該第二控制信號,以及 根據該第二控制信號產生控制位移量之第四控制信號; 及 _ 一第四延遲線路,用於接收該第四控制信號與該外部 時脈信號,藉以產生該第二延遲內部時脈信號。 4 .如申請專利範圍第3項之裝置,其中該第三延遲線路包 括: _ 一粗延遲線路,具有多數單元延遲格,其耦接以產生 第一混合器輸入信號及第二混合器輸入信號,其中該第 一混合器輸入信號及該第二混合器輸入信號具有和在該 粗延遲線路之其一單元延遲格相同之延遲差異;及 一第一相位混合器,用於接收來自該粗延遲線路之第 一及第二混合器輸入信號,以及細微地調諧該延遲量。 5 .如申請專利範圍第3項之裝置,其中該第四延遲線路包 括: 1312235 一粗延遲線路,具有多數單元延遲格,其耦接來產生 及輸出第一混合器輸入信號及第二混合器輸入信號,其 中該第一混合器輸入信號及該第二混合器輸入信號具有 和該粗延遲線路之其一單元延遲格相同的延遲差異;及 一第一相位混合器,用於接收來自該粗延遲線路之該 第一及第二混合器輸入信號,而且細微地調諧該延遲量 〇 6 .如申請專利範圍第1項之裝置,其中該延遲線路單元包 括: 籲 一第五控制手段,用於根據該第一檢測信號來產生控 制延遲量之第五控制信號; 一多數延遲格,用於接收來自該緩衝器之該第一內部 時脈信號,以及藉由該第一內部時脈信號通過該等多數 延遲格而產生複數相位延遲; 一第一時脈產生手段,用於根據該第五控制信號藉由 選擇及調諧在該等多數相位延遲信號中之兩個相鄰相位 延遲信號,而產生該第一延遲內部時脈信號,以及輸出 · 該第一延遲內部時脈信號到該混合電路; 一第六控制手段,用於根據該第二檢測信號而產生控 制延遲量之第六控制信號,以及輸出該第六控制信號;及 一第二信號產生手段,用於根據該第六控制信號藉由 選擇及調諧在該等多數相位延遲信號中之兩個相鄰相位 延遲信號,而產生該第二延遲內部時脈信號,以及輸出 該第二延遲內部時脈信號到該混合電路。 7.如申請專利範圍第6項之裝置,其中該第一信號產生裝 -4- 1312235 置包括: 一多工器(MUX),用於接收該等多數相位延遲信號, 及根據該第五控制信號,來選擇在該等多數相位延遲信 號中具有和其一單元延遲格相同延遲量差異的兩個相鄰 相位延遲信號;及 一第二相位混合器,用於混合來自該多工器之兩個相 鄰相位延遲信號,以藉由該兩個相鄰相位延遲信號之相 位匹配,來產生該第一延遲內部時脈信號。 8 .如申請專利範圍第6項之裝置,其中該第二信號產生手 段包括: 多工器,用於接收該等多數相位延遲信號,以及根據 該第五控制信號,來選擇在該等多數相位延遲信號中具 有和其一單元延遲格相同延遲量差異的兩個相鄰相位延 遲信號;及 一第二相位混合器,用於混合來自該多工器之兩個相 鄰相位延遲信號,以藉由該兩個相鄰相位延遲信號之相 位匹配,而產生該第一延遲內部時脈信號,以及輸出該 第一延遲內部時脈信號。 9 .如申請專利範圍第4項之裝置,其中該第一相位混合器 包括: 多數第一混合格,用於接收來自該第三控制手段或第 四控制手段之控制信號到一埠,以及來自該粗延遲線路 到另一埠之第一混合器輸入信號,以及在該控制信號爲 低態之情形中,輸出高-z(high-Z)信號,而在該控制信號 爲高態之情形中,輸出該第一混合器輸入信號; 1312235 多數第二混合格,用於接收來自該粗延遲線路到一埠 之第二混合器輸入信號,以及來自該第三控制手段或第 四控制手段到另一埠之控制信號,以及在該控制信號爲 低態之情形中輸出高-Z信號並輸出該第二混合器輸入信 號;及 一反相器,用於根據該控制信號,使得該等多數第一 混合格及該等多數第二混合格之輸出信號反相,以及輸 出反相輸出信號到該混合電路。 1 0 .如申請專利範圍第7項之裝置,其中該第二相位混合器 包括: 多數第一混合格,用於接收來自該第三控制手段或第 四控制手段到一埠之控制信號,以及來自該粗延遲線路 到另一埠之該第一混合器輸入信號,以及在該控制信號 爲低態之情形中輸出高-z信號,以及在該控制信號爲高 態之情形中輸出該第一混合器輸入信號; 多數第二混合格,用於接收來自該粗延遲線路到一埠 之該第二混合器輸入信號,以及來自該第三控制手段或 該第四控制手段到另一埠之控制信號,以及在該控制信 號爲低態之情形中輸出高-Z信號,而且輸出該第二混合 器輸入信號;及 一反相器,用於根據該控制信號,使得來自該等多數 第一混合格及該等多數第二混合格之輸出信號反向,以 及輸出反向輸出信號到該混合電路。 1 1 .如申請專利範圍第9項之裝置,其中該第一混合格包括: 一第一 PMOS電晶體,具有:源極埠,耦接到電壓; 1312235 及閘極埠用於接收來自該粗延遲線路之該第一混合器輸 入信號及該第二混合器輸入信號之一者做爲混合器輸入 信號; —第二PMOS電晶體,具有:源極埠,耦接到該第一 Ρ Μ O S電晶體之汲極埠;閘極埠,用於接收該控制信號 之反向信號;及汲極埠,耦接到該輸出埠; 一第一 NMOS電晶體,具有:源極埠,耦接到地;閘 極埠,接收該混合器輸入信號;及 一第二NMOS電晶體,具有:源極埠,耦接到該第一 φ NMOS電晶體之汲極埠;閘極埠,用於接收該控制信號 :及汲極埠,耦接到該輸出埠。 ,, 1 2 .如申請專利範圍第1 0項之裝置,其中該第一混合格包 括: . 一第一 PMOS電晶體,具有:源極埠,耦接到電壓; . 及閘極璋,用於接收來自該粗延遲線路之該第一混合器 輸入信號及該第二混合器輸入信號之一者做爲混合器輸 入信號; # 一第二PMOS電晶體,具有:源極埠,耦接到該第一 Ρ Μ 0 S電晶體之汲極埠;閘極埠,用於接收該控制信號 之反向信號;及汲極埠,耦接到該輸出埠; 一第一 NMOS電晶體,具有:源極埠,耦接到地;及 閘極埠,用於接收該混合器輸入信號;及 一第二NMOS電晶體,具有:源極埠,耦接到該第一 NMOS電晶體之汲極埠;閘極埠,用於接收該控制信號 :及汲極埠,耦接到該輸出埠。 1312235 1 3 .如申請專利範圍第9項之裝置,其中該第二混合格包括: 一第一 P Μ 0 S電晶體,具有:源極埠,耦接到電壓; 及閘極埠,用於接收來自該多工器之該第一混合器輸入 信號及該第二混合器輸入信號之一者做爲混合器輸入信 號; 一第二Ρ Μ 0 S電晶體,具有:源極埠,耦接到該第一 Ρ Μ 0 S電晶體之汲極埠;閘極埠,用於接收該控制信號 之反向信號;及汲極埠,耦接到該輸出埠; 一第一 NMOS電晶體,具有:源極埠,耦接到地;及 閘極埠,用於接收來自該多工器之該混合器輸入信號; 及 一第二NMOS電晶體,具有:源極埠,耦接到該第一 NMOS電晶體之汲極埠;閘極埠,用於接收該控制信號 :及汲極埠,耦接到該輸出埠。 1 4 .如申請專利範圍第1 〇項之裝置,其中該第二混合格包 括: 一第一 Ρ Μ 0 S電晶體,具有:源極埠,耦接到電壓; 及閘極埠,用於接收來自該多工器之該第一混合器輸入 信號及該第二混合器輸入信號之一者做爲混合器輸入信 號; 一第二PMOS電晶體,具有:源極埠,耦接到該第一 PMOS電晶體之汲極埠;閘極埠,用於接收該控制信號 之反向信號;及汲極埠,耦接到該輸出埠; 一第一 NMOS電晶體,具有:源極埠,耦接到地;及 閘極埠,用於接收來自該多工器之混合器輸入信號;及 1312235 一第二NMOS電晶體,具有:源極埠,耦接到該第一 N Μ 0 S電晶體之汲極埠;閘極埠,用於接收該控制信號 :及汲極埠,耦接到該輸出埠。 1 5 .如申請專利範圍第1項之裝置,其中該混合電路包括: 一第二反相器,用於接收該混合致能信號及輸出被該 所接收之混合致能信號所反相之該反相混合致能信號; 一第一時脈信號處理單元,用於接收該混合致能信 號,當該混合致能信號是第二邏輯狀態時,輸出該所接 收混合致能信號,及當該混合致能信號是第一邏輯狀態 φ 時,藉由使用該第一延遲內部時脈信號來產生第一混合 信號; ,, 一第二時脈信號處理單元,當該混合致能信號是第二 邏輯狀態時,沒有觸發;當該混合致能信號是第一邏輯 狀態時,藉由使用第二延遲內部時脈信號來產生第二混 合信號;及 一第三反相器,用於使得該第一混合信號及第二混合 信號中之一反相,其爲根據該混合致能信號來輸出該第 · 一及第二時脈信號中之一。 1 6 .如申請專利範圍第1 3項之裝置,其中該第一時脈信號 處理單元進一步包括: k個第一可控制反相器,其總是操作做爲反相器;及 n-k個第二可控制反相器,當該混合致能信號是第二 邏輯狀態時,操作做爲反相器;及當該混合致能信號是 第一邏輯狀態時,其不導通。 17.如申請專利範圍第16項之裝置,其中該第一可控制反 -9- 1312235 相器及該第二可控制反相器相同。 1 8 .如申請專利範圍第1 6項之裝置,其中該等第一可控制 反相器及該等第二可控制反相器之數量相同。 1 9 .如申請專利範圍第1 5項之裝置,其中該第二時脈信號 處理單元包括: k個第三控制反相器,其總是不導通;及 n-k個第四可控制反相器,當該混合致能信號是第一 邏輯狀態時,操作做爲反相器;而該混合致能信號是第 二邏輯狀態之情形中,其不導通。 φ 2 0 .如申請專利範圍第1 9項之裝置,其中該第三控制反相 器及第四控制反相器大小相同。 21.如申請專利範圍第19項之裝置,其中該多數第三控制 反相器及第四控制反相器數量相同。 2 2 . —種利用如申請專利範圍第1項之數位D L L裝置校正 責務循環週期之方法,該方法包含下列步驟= a) 判定該外部時脈信號及該補償時脈信號之上升緣是 否完全地匹配; · b) 當該外部時脈信號及該補償時脈信號之上升緣完全 地匹配時,觸發該第二延遲內部時脈信號; 〇判定該第一延遲內部時脈信號及第二延遲內部時脈 信號是否完全地匹配;及 d)在該第一延遲內部時脈信號及第二延遲內部時脈信 號之上升緣完全地匹配的情形中,以混合該第一延遲內 部時脈信號及第二延遲內部時脈信號之相位,來產生具 有5 0 %責務循環週期之混合時脈信號。 -10- 1312235 2 3 .如申請專利範圍第2 2項之方法,其包括下列步驟: e) 當該外部時脈信號及該補償時脈信號之上升緣沒有 匹配時,以延遲該補償時脈信號使得該外部時脈信號及 該補償時脈信號之上升緣匹配,以及回到步驟a)。 2 4 .如申請專利範圍第2 2項之方法,其包括下列步驟: f) 在該第一延遲內部時脈信號及第二延遲內部時脈信 號之上升緣沒有匹配之情形中,以延遲該第一及第二延 遲內部時脈信號來使得該第一延遲內部時脈信號及第二 延遲內部時脈信號之該等緣匹配,以及回到步驟c )。
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