JP4106383B2

JP4106383B2 - 遅延比率調整回路、遅延パルス生成回路及びパルス幅変調パルス信号発生装置。

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Description

本発明はパルス幅変調（ＰＷＭ）によるパルス信号出力を供給するための装置に関し、具体的には高精度で安定した動作を行う高解像度対応のＰＷＭパルス信号発生装置に関する。

レーザー・プリンターなどに用いられるレーザー・ダイオードなどの発光素子の点灯、消灯期間を細かく制御することによりレーザーの照射量の精度を上げることができ、一定の期間で点灯と消灯をしている期間を細かく制御できればできるほど、即ちパルス幅変調（Pulse Width Modulator）で行う場合には、各種パルス幅の組み合わせが多いほど照射時刻と照射量の精度を上げることが可能となる。

一般的にパルス幅変調（ＰＷＭ）パルス信号は、図１に示すカウンタを用いるＰＷＭパルス信号発生装置１００のように、基本クロック発振器１０からの基本クロックをカウンタ回路２０でカウントして、予め設定された値が入力されたセレクタ回路３０において、ＰＷＭ値設定による規定値に達したら、セレクタ回路の出力をオン／オフ（１／０）反転させ、ＰＷＭパルス波形生成回路４０でオン／オフの組み合わせによりパルス波形を発生することができる。この方法は簡単な方法であるが基本クロック周波数で規定される１周期の中で、各種パルス幅の組み合わせ数が制限され解像度を上げることが困難である。たとえば、１０ビットのパルス幅変調のパルス波形生成の場合、基本クロック周波数は２００ＭＨz程度が限界であり、基本期間は２００ＭＨｚ/１０２４より０．２ＭＨz程度となり、実際のレーザー・プリンターなどのアプリケーションで必要な周波数には不十分である。

カウンタ回路を用いるＰＷＭパルス信号発生装置には、基本クロックをカウンタでカウントする構造上、複数のロジック回路でできたカウンタの動作上限周波数がさらに高速化できないという制約がある。さらに解像度を上げるためには長い桁数のカウンタを作成しなければならないためロジック回路が複雑で半導体基板上でのサイズが大きくなりさらに高速化を阻むこととなる。

高速化する方法として、複数のインバータを直列につなぎリングをつくり発振をさせる、リング発振器を用いるＰＷＭパルス信号発生装置がある。これはロジック回路の遅延を用いる方法で、発振周波数はインバータである遅延素子の信号遅延速度によって決まるが、このままでは温度、電圧などに周波数が左右されてパルス幅変調の精度が出ないため、一般にリング発振器はＰＬＬ（位相ロック・ループ）により周波数の変化がおきないように制御される。

図２（ａ）にリング発振器によるＰＷＭパルス信号発生装置２００の構成例を示す。複数の遅延素子２１１〜２１４が直列接続され、最終段の遅延素子の出力端子がインバータ（反転素子）２１６を介して初段の遅延素子の入力端子に接続されている。遅延素子（Ｄ）２１１〜２１４によって起きる信号伝播遅延を用いて、所望の基本周波数を等分に分割できるようにリング発振器２２０を形成する。各遅延素子２１１〜２１４の出力パルス幅は印加される制御電圧Ｖ１によって制御される。リング発振器２２０の発振周波数は遅延素子（Ｄ）の遅延時間で決定されるが、この遅延時間は外乱の影響を受けるために、リング発振器２２０をＶＣＯ（voltage controlled oscillator：電圧制御発振器）として動作させ、位相比較器２３２とローパスフィルタ（ＬＰＦ）２３４と電圧制御回路２３６から構成されるＰＬＬ制御回路２３０でＰＬＬ（phase lock loop：位相同期ループ）を形成して外部発振回路２４０から入力される外部クロックパルスにロックすることで安定化させる。リング発振器２２０の各遅延素子から出力されるパルス信号をセレクタ回路２５０入力し、正転パルスと反転パルスのどちらかを選択した後、パルス波形生成回路２６０で各種パルス幅のＰＷＭパルス波形を生成する。図２（ｂ）に遅延素子が４個の場合の各遅延素子からの出力パルス波形とパルス幅変調（ＰＷＭ）したＰＷＭ出力パルスの例を示す。各遅延素子（Ｄ）２１１〜２１４の１周目の出力はＤ０（ｔ０）、Ｄ１（ｔ１）、Ｄ２（ｔ２）、Ｄ３（ｔ３）、Ｄ４（ｔ４）であり、２周目の出力をＤ０＊、Ｄ１＊、・・・で表す。２周目は図のように反転したパルス波形となる。ＰＷＭ出力パルスの例として、Ｄ１−Ｄ３（減算）の演算によりＰＷＭ出力１が、Ｄ２−Ｄ１＊（減算）の演算によりＰＷＭ出力２が得られる。

この方法では、たとえ５１２段のリング発振器を用いた場合でも、基本期間（基本周波数を解像度で除した値）は約１５ＭＨｚ程度に留まる。高速度ＰＷＭパルス信号発生方式は現在では一般的にこの方法が使用されるが基本期間を短くするためには解像度を下げることで対応している。即ち、遅延素子がもつ遅延時間以下の期間を基本期間とするパルス幅を生成することは難しく、そのために解像度が制約される。

任意の画素クロックに対して一様なパルス幅を持った出力を発生でき、１チップ化が可能なパルス幅変調（ＰＷＭ）回路が特開平４−１５１９６８号公報に開示されている。これには、複数のリング発振器からなる電圧制御型発振器ＶＣＯと、ＶＣＯの各遅延素子の出力からディテクト信号に最も近い波形を選択して画像クロックを出力するタップ選択回路と、ＶＣＯと同じ遅延素子を備え、かつＶＣＯの制御信号が同じく制御信号として供給され、画素クロックを一定時間だけ遅延した信号を出力する遅延回路と、この遅延回路からの出力に応じたパルス幅を有する信号を形成する波形成形回路と、この波形成形回路からの出力信号から入力画像データに応じた出力信号を選択する波形選択回路と、からなるパルス幅変調回路が開示されている。たとえばＴ／８だけ位相のずれたクロックを波形成形回路に入力して、パルス幅が１／８Ｔ、１／４Ｔ、・・・７／８Ｔとなる波形のクロック信号ＰＷＭ１〜ＰＷＭ７が生成される、即ち任意の周波数Ｔに対して常に一定時間ずつパルス幅の異なる波形を得ることできる。そして多値画像データが波形選択回路に入力されることにより、対応するＰＷＭ信号が選択されることが記載されている。しかしながら、このＰＷＭ回路では、遅延素子で決まる遅延素子がもつ遅延量（遅延時間）以下の遅延量とすることは出来ず、解像度をあげることにはつながらない。
特開平４−１５１９６８号公報

レーザー・プリンターなどの用途において、レーザー・ダイオードのような発光素子を規定期間内で点灯と消灯の期間を細かく制御する必要がある。この制御は一般に、複数の遅延素子を有するリング発振器を用いて、パルス幅変調（ＰＷＭ：Pulse Width Modulator）を行うことで、各種のパルス幅を生成することで行われる。この場合遅延素子が持つ遅延時間以下の期間にパルス幅を調整できないために、高精度化の制約となっている。本発明はこの問題を解決するために、外部発振回路の基本周波数をあげることなく、高解像度対応可能な遅延時間を調整するための回路、さらに遅延時間の調整された遅延パルスを発生する回路を提供することを目的とする。

さらに、レーザー・ダイオードなどの点灯、消灯の制御において、外部発振回路の基本周波数をあげることなく高解像度の画像処理を可能にする、高精度で安定化したパルス幅変調（ＰＷＭ）パルス信号発生装置を実現することを目的とする。

本発明の別の目的は、高精度で安定した動作を行う高解像度対応のＰＷＭパルス信号発生装置を含む集積回路を形成することにある。

上記目的を達成する本発明は次の遅延比率調整回路を含む。この遅延比率調整回路は、直列接続した複数の基本遅延素子からなるリング発振器を用いて生成される基準クロックパルスを用いて、基本遅延素子に対する遅延比率を調整するための回路であり、直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の基本遅延素子に基準クロックパルスが入力され、最後の基本遅延素子から出力される、第１の遅延素子列と、直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に基準クロックパルスが入力され、最後の調整遅延素子から出力される、第２の遅延素子列と、調整遅延素子の遅延量が基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、第１の遅延素子列の出力パルスの位相と第２の遅延素子列の出力パルスの位相を合わせるためのＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に第１の遅延素子列の出力パルスを入力し、他方の該入力端子に第２の遅延素子列の出力パルスを入力し、位相比較器で検出する位相差に応じて制御電圧を生成し、調整遅延素子のそれぞれに印加する、ＰＬＬ制御回路と、を含む。

好適には、遅延比率調整回路において、前記リング発振器に接続される別のＰＬＬ制御回路が生成する別の制御電圧を前記基本遅延素子のそれぞれに印加する。

さらに好適には、ＰＬＬ制御回路は位相比較器と、ローパスフィルタと、電圧制御回路とを含み、位相比較器は第１の遅延素子列の出力パルスと第２の遅延素子列の出力パルスの位相差を検出し、電圧制御回路はローパスフィルタを介して位相差に基づいて制御電圧を生成する。

また好適には、別のＰＬＬ制御回路は、リング発振器の出力パルスを外部発振回路の外部クロックパルスの位相にループ制御を行いロックして基準クロックパルスを生成し、基準クロックパルスと外部クロックパルスの位相差に基づいて別の制御電圧を生成する。

また好適には、遅延比率調整回路において、遅延比率Ｒは第１の個数ｍを第２の個数ｎで除した値（ｍ／ｎ）で決められる。さらに第１の個数ｍは、第２の個数ｎより大きく、（ｎ＋１）から（２ｎ−１）の間のいずれかの個数であって、ｎは２以上の整数であることを特徴とする。

上記目的を達成する本発明は次の遅延パルス発生回路を含む。この遅延パルス発生回路は、直列接続した複数の基本遅延素子からなるリング発振器の出力パルスを外部発振回路の外部クロックパルスの位相にロックして生成される基準クロックパルスを用いて遅延パルスを発生する回路であって、少なくとも１つの遅延比率調整回路と少なくとも１つの遅延回路とを含む。遅延比率調整回路は、直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の基本遅延素子に基準クロックパルスが入力され、最後の基本遅延素子から出力される、第１の遅延素子列と、直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の調整遅延素子に基準クロックパルスが入力され、最後の調整遅延素子から出力される、第２の遅延素子列と、調整遅延素子の遅延量が基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、第１の遅延素子列の出力パルスの位相と第２の遅延素子列の出力パルスの位相を合わせるためのＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に第１の遅延素子列の出力パルスを入力し、他方の該入力端子に第２の遅延素子列の出力パルスを入力し、位相比較器で検出する位相差に応じて制御電圧を生成し調整遅延素子のそれぞれに印加する、ＰＬＬ制御回路とを含む。さらに遅延回路は、基準クロックパルスが入力され該制御電圧が印加される、調整遅延素子と同じ特性の１つの遅延素子と、該遅延素子に直列接続される基本遅延素子と同じ特性の複数の遅延素子と、を含む遅延回路であって、遅延回路の各遅延素子からの出力パルスの遅延量が、遅延比率Ｒによって決定され、基本遅延素子の遅延量の整数倍でないことを特徴とする。

さらに、上記目的を達成する本発明は次のパルス幅変調（PWM）を行うパルス信号発生装置を含む。このパルス信号発生装置は、a)外部発振回路からの外部クロックパルスが入力され、第１の制御電圧を生成する第１のＰＬＬ制御回路と、b)直列接続した複数の基本遅延素子からなるリング発振器あって、基本遅延素子のそれぞれに第１の制御電圧を印加し、第１のＰＬＬ制御回路によりリング発振器の出力パルスと外部クロックパルスの位相にループ制御を行いロックして、基準クロックパルスを生成する、リング発振器と、c)基準クロックパルスを用いて、基本遅延素子に対する遅延比率を調整するための回路であって、直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の基本遅延素子に基準クロックパルスが入力され、最後の基本遅延素子から出力される、第１の遅延素子列と、直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の調整遅延素子に基準クロックパルスが入力され、最後の調整遅延素子から出力される、第２の遅延素子列と、調整遅延素子の遅延量が基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、第１の遅延素子列の出力パルスの位相と第２の遅延素子列の出力パルスの位相を合わせるための第２のＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に第１の遅延素子列の出力パルスを入力し、他方の該入力端子に第２の遅延素子列の出力パルスを入力し、位相比較器で検出する位相差に応じて調整遅延素子のそれぞれに印加する第２の制御電圧を生成する、第２のＰＬＬ制御回路とを含む、少なくとも１つの遅延比率調整回路と、d)前記基準クロックパルスが入力され前記第２の制御電圧が印加される、前記調整遅延素子と同じ特性の１つの遅延素子と、該遅延素子に直列接続され前記第１の制御電圧が印加される、前記基本遅延素子と同じ特性の複数の遅延素子と、を含む遅延回路であって、遅延回路の各遅延素子からの出力パルスの遅延量が、遅延比率Ｒによって決定され、基本遅延素子の遅延量の整数倍でないことを特徴とする、すくなくとも１つの遅延回路と、を含み、リング発振器の各遅延素子の出力パルスと、前記少なくとも１つの遅延回路の各遅延素子の出力パルスを用いてパルス幅変調（PWM）を行う。

好適には、パルス信号発生装置は、第２の個数がｎ個（ｎは２以上の整数）の調整遅延素子を直列接続した第２の遅延素子列と、第１の個数ｍが（ｎ＋１）個から（２ｎ−１）個のいずれかの個数の基本遅延素子を直列接続した第１の遅延素子列とをそれぞれ組み合わせて、遅延比率調整回路によって（ｎ−１）個の異なる遅延比率（ｎ＋１）／ｎ、（ｎ＋２）／ｎ、・・・（２ｎ−１）／ｎを有する調整遅延素子を生成し、調整遅延素子のそれぞれと同じ特性の遅延素子が遅延回路のそれぞれの最初の遅延素子として用いられる、（ｎ−１）個の遅延回路から構成される。

また好適には、パルス信号発生装置はリング発振器の各遅延素子からの出力パルス及び少なくとも１つの遅延回路の各遅延素子からの出力パルスを選択する、セレクタ回路をさらに含む。

さらに好適には、パルス信号発生装置はセレクタ回路で選択された出力パルスから各種パルス幅を生成する、パルス波形生成回路をさらに含む。

さらに、上記目的を達成する本発明は、第１の遅延素子列と、第２の遅延素子列と、ＰＬＬ制御回路とを隣接して配置することを特徴とする、遅延比率調整回路を含む集積回路を含む。

また、上記目的を達成する本発明は、第１のＰＬＬ制御回路と、リング発振器と、少なくとも１つの遅延比率調整回路と、少なくとも１つの遅延回路とを隣接して配置することを特徴とする、パルス幅変調（PWM）パルス信号発生装置を含む集積回路を含む。

以下に、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

画像処理対応の解像度を高めるため、即ち各種パルス幅の種類を最大化するためにパルス幅変調方式において、基本クロック周波数を高くする、即ちクロック速度を高くすることが一般に行われてきた。この方法では、クロック自体の動作限界が制約となる。本発明はクロック自体の動作限界あるいは素子の動作限界を超えない、即ち基本クロック周波数を増やすことなく、画像処理のために高解像度を達成できるパルス幅変調のパルス信号発生装置を実現する方法を提供する。

本発明は安定化した基準クロックパルスを用いる。この基準クロックパルスは、水晶発振器を含む外部発振回路からクロックパルスと一種の電圧制御発振器（ＶＣＯ）として機能するリング発振器の出力パルスの位相差を検出し、リング発振器の遅延素子に流す電流を調整することで、リング発振器の周波数、位相を変化させ、外部発振回路の水晶発振器の位相にロックさせる、即ちＰＬＬ（Phase Locked Loop:位相同期ループ）を用いて、安定化した基準クロックパルスを生成する。さらに、２種類以上の遅延回路を同じ周波数で同期させる方法により、各遅延回路において基準クロックパルスに対して位相がずれ、遅延した出力パルスを生成し、これらの出力パルスを重畳させることによりパルス幅変調を行う。たとえば、ｎ個の同期した遅延回路を同じ周波数で作成し、互いの位相を３６０／２ｎ度ずらし、それらの出力パルスを重ね合わせることでパルス幅変調を実現する。

ＰＬＬは一般に基本クロック（たとえば外部発振回路からの外部クロックパルス）に対して位相差検出によって位相が０度になるように調整されるが、基本クロックと同じ周波数でありながらたとえば９０度位相のずれた状態を必要とする。一般に４倍のクロック周波数のクロックをカウントして９０度位相をずらすことは可能であるが、半導体素子などの限界速度を超えるレベルでは実現が難しい。また、乗算器を用いて位相比較を行うことにより、９０度の位相差を持った位相比較器を形成できるが、高速の乗算器を作成することは非常に難しく、クロック速度は１／１０程度に低下する可能性がある。これに対して、本発明は２つの遅延素子列の遅延時間を比較し、ＰＬＬでロックし、各遅延素子列の出力パルスの位相を合わせることを用いる。画像の解像度は選択可能なパルス幅の数に対応する。たとえば、出力パルスの遅延ステップ数を２倍にし、論理演算を行うことにより、対応可能な解像度を２倍にすることが可能となる。

本発明による遅延パルス発生回路は、基本遅延素子の基本遅延時間と異なり、基本遅延時間の整数倍でない遅延時間（以下の説明で遅延量とも呼ぶ）を有する調整遅延素子を生成するための遅延比率調整回路と、１つの調整遅延素子（別個に配置され、遅延比率調整回路の調整遅延素子と同じ特性を有する遅延素子についても調整遅延素子と呼び、以下の図でも同じ表記を用いる）を最初の遅延素子とし、該調整遅延素子に複数個の基本遅延素子（別個に配置され、リング発振器の基本遅延素子と同じ特性を有する遅延素子についても基本遅延素子と呼び、以下の図でも同じ表記を用いる）を接続して構成される遅延回路と、を含む。基本遅延素子のみで構成される、たとえば従来技術である図２のリング発振器２２０の各遅延素子からの出力パルスに対して、位相差を有する出力パルスを生成することが可能である。

本発明による遅延パルス発生回路３００を図３（ａ）に示す。遅延パルス発生回路３００は遅延比率調整回路３３０と遅延回路３５０から構成される。たとえば図２に示す従来技術の回路を用いて、即ち、直列接続した複数の基本遅延素子（Ｄ）を有するリング発振器２２０とＰＬＬ制御回路２３０（以降の説明で、第１のＰＬＬ制御回路と呼ぶ）とを用いて、外部発振回路２４０の外部クロックパルスにロックすることで生成される、安定化された基準クロックパルスＴ０を用いる。基準クロックパルスＴ０は遅延素子列の最初の遅延素子に入力される。図２に示すＰＬＬ制御回路２３０は制御電圧Ｖ１を生成し、この制御電圧Ｖ１が図２（ａ）のリング発振器２２０の各遅延素子（Ｄ）２１１〜２１４および図３の各基本遅延素子（Ｄ）に印加される。遅延回路はたとえば図３のように開放型遅延回路で構成することができるが、この回路構成に限定されるわけではない。遅延比率調整回路３３０は、２つの遅延素子列３１０，３２０と遅延比率調整用ＰＬＬ制御回路（以降の説明で第２のＰＬＬ制御回路３４０と呼ぶ）３４０から構成され、第２のＰＬＬ制御回路３４０は位相比較器３４２、ローパスフィルタ（ＬＰＦ）３４４、電圧制御回路３４６から構成される。第１のＰＬＬ制御回路２３０が生成する制御電圧Ｖ１が印加される基本遅延素子Ｄを３個直列に接続した第１の遅延素子列（基本遅延素子列）３１０と、第２のＰＬＬ制御回路３４０が生成する制御電圧Ｖ２が印加される調整遅延素子Ｄａを２個直列に接続した第２の遅延素子列（調整遅延素子列）３２０とに対して、同じ周波数の基準クロックパルスＴ０がそれぞれの遅延素子列の最初の遅延素子、即ち初段の遅延素子に入力される。それぞれの遅延素子列の出力を第２のＰＬＬ制御回路３４０の位相比較器３４２で位相差を検出し、ローパスフィルタ（ＬＰＦ）３４４を介して、対応する制御電圧Ｖ２が電圧制御回路３４６によって生成される。この制御電圧Ｖ２が各調整遅延素子Ｄａに印加される。ここで、基本遅延素子Ｄと調整遅延素子Ｄａは同じ遅延素子、すなわち同じ回路構成、同じサイズで形成することも可能であるが、同じ遅延素子での形成に限定されるわけではないことに留意されたい。

第１の遅延素子列の１個の遅延素子（Ｄ）の遅延量は、図２のリング発振器２２０の遅延素子（Ｄ）２１１〜２１４に対して、集積回路（ＬＳＩ）内の近接した位置に形成することで特性をそろえることが可能となり、図２（ａ）のリング発振器の遅延素子２１１〜２１４の１個の遅延量と合わせることが可能である。図３（ａ）のように、第２の（遅延比率調整用）ＰＬＬ制御回路３４０を用いて、第２の遅延素子列３２０の２個（２段）の遅延素子（Ｄａ）に対して、第１の遅延素子列３１０の３個（３段）の遅延素子（Ｄ）（好適には、図２（ａ）のリング発振器の遅延素子の遅延量を有する）と位相をあわすようにＰＬＬをかけ、ロックする。これにより、第１の遅延素子列３１０の３個の遅延素子による遅延時間と第２の遅延素子列３２０の２個の遅延素子による遅延時間は等しくなるように調整遅延素子（Ｄａ）の遅延量を調整することができる。すなわち、遅延比率調整回路３３０において、第２のＰＬＬ制御回路３４０を用いて各遅延素子列の出力パルスの位相をロックさせることにより、調整遅延素子Ｄａ２個分の遅延が基本遅延素子Ｄの３個分の遅延と等しくなるため、１個の調整遅延素子Ｄａが１個の基本遅延素子Ｄの１．５倍の遅延量を持つこととなる。

本発明に用いる遅延素子の１実施形態を図９に示す。ＣＭＯＳトランジスタで形成されるインバータを２段接続したものを遅延素子９００として使用可能である。図９は、ｐチャネルＭＯＳトランジスタ９１０とｎチャネルＭＯＳトランジスタ９２０でインバータを構成し、これらのインバータを２段接続して、形成される遅延素子９００の回路例を示している。ｐチャネル・トランジスタに制御電圧Ｖが与えられ、制御電圧Ｖの入力によって、入力（Ｉ）から出力（Ｏ）への遅延時間が制御され得る。遅延素子の回路構成は図９に示す回路に限定されるものではなく各種の回路構成が可能である。

図３（ａ）に示すように、遅延回路３５０は、調整遅延素子Ｄａと同じ特性の１個の遅延素子（調整遅延素子Ｄａと呼ぶ）を初段（最初の遅延素子）とし、これに基本遅延素子Ｄと同じ特性の複数の遅延素子（基本遅延素子Ｄと呼ぶ）を直列に接続した開放型遅延回路であり得る。同じ特性の遅延素子同士は同じ名称、すなわち基本遅延素子あるいは調整遅延素子とする。初段の調整遅延素子Ｄａには第２のＰＬＬ制御回路３４０が生成する制御電圧Ｖ２を、各基本遅延素子Ｄには、制御電圧Ｖ１を印加し、初段の調整遅延素子Ｄａに基準クロックパルスＴ０を入力する。遅延パルス発生回路３００の出力は遅延回路３５０の各遅延素子の出力パルス群ｔｄ１〜ｔｄ４である。図３（ａ）では、２次側と表記し、従来技術であるたとえば図２の回路で生成される出力パルス群ｔ０、ｔ１〜ｔ４を１次側と表記して区別した。遅延回路３５０の各遅延素子から出力パルスの例を図３（ｂ）に示す。図３（ｂ）のように、各遅延素子からの出力パルス群ｔｄ１〜ｔｄ４（点線の波形、２次側）は、基本遅延素子のみを４個直列接続した遅延回路の遅延素子からの出力パルス群ｔ１〜ｔ４（実線の波形、１次側）に対して、９０度位相がずれている。これは、調整比率調整回路３３０において、１個の調整遅延素子Ｄａが１個の基本遅延素子Ｄの１．５倍の遅延量を持つように遅延量が調整される。これは、クロックの１周期（３６０度の位相）は２個の基本遅延素子（Ｄ）で得られるため１個の調整遅延素子（Ｄａ）と２個の基本遅延素子（Ｄ）の間には９０度の位相差を生じるために可能となる。即ち、基本遅延素子のみを直列接続して構成される遅延回路（たとえば図２のリング発振器２２０）の各遅延素子（２１１〜２１４）の最小遅延量を１とすると、該最小遅延量の１／２（半分）の遅れを有する遅延ステップとなる。後述するように、これらの２つの出力パルス群ｔ０〜ｔ４（１次側）とｔｄ１〜ｔｄ４（２次側）を重畳し、セレクタ回路３７０で選択することによって基本遅延素子１個の最小遅延量に対して１／２だけ位相がずれた遅延量を刻みとする遅延ステップが生成される。本発明において、遅延回路３５０は図３（ａ）に示すような開放型遅延回路に限定されるわけではなく、さらに遅延回路の遅延素子列の各遅延素子の個数は一般には数１００個の遅延素子で構成することが可能であるが、遅延素子列の各遅延素子の個数も限定されるわけではないことに留意されたい。

遅延比率調整回路３３０は、遅延比率調整用の第２のＰＬＬ制御回路３４０を有し、第１の個数の基本遅延素子（Ｄ）を直列接続した基本（第１の）遅延素子列３１０の出力と第２の個数の調整遅延素子（Ｄａ）を直列接続した調整（第２の）遅延素子列３２０の出力をＰＬＬ制御回路３４０でロックして、調整遅延素子（Ｄａ）の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを有するように構成される。遅延比率Ｒは第１の個数ｍを第２の個数ｎで除した値（第１の個数／第２の個数）で決まり、好適には前記第１の個数ｍは、前記第２の個数ｎより大きく、（ｎ＋１）個から（２ｎ−１）個の間のいずれかの個数であり得る。ここで、ｎは２以上の整数である。

また、遅延回路３５０において、初段の遅延素子として配置される調整遅延素子（Ｄａ）に基本遅延素子（Ｄ）が直列に接続される。基本遅延素子列３１０と調整遅延素子列３２０と遅延回路３５０の初段の遅延素子（Ｄａ）には基準クロックパルスＴ０が入力され、基本遅延素子Ｄのそれぞれには第１のＰＬＬ制御回路（図２の２３０）で生成される第１の制御電圧Ｖ１が印加され、調整遅延素子Ｄａのそれぞれには第２のＰＬＬ制御回路３４０で生成される第２の制御電圧Ｖ２が印加され、遅延回路３５０の各遅延素子からの出力パルスは、基本遅延素子Ｄの遅延量（遅延時間）を１とすると、遅延比率Ｒから１を減じた遅延量（Ｒ−１）を刻みとする遅延ステップとなる。一組の遅延比率調整回路３３０と遅延回路３５０から１つの遅延パルス発生回路３００が構成される。

図３（ａ）の遅延比率調整回路３３０において、基準クロックパルスＴ０は、好ましくは図２に示すように、複数の基本遅延素子を直列接続したリング発振器２２０を用い、第１のＰＬＬ制御回路２３０によって外部発振回路２４０からの外部クロックパルスに位相ロックされた安定化したパルスである。さらに第１のＰＬＬ制御回路２３０が生成する制御電圧Ｖ１が図２のリング発振器２２０の基本遅延素子（Ｄ）に印加されるとともに第１の遅延素子列３１０の各基本遅延素子Ｄに印加される。

次に、外部発振回路の基本周波数をかえずに解像度を上げることが可能な、パルス幅変調（ＰＷＭ）パルス信号発生装置４００の一実施形態のブロック図を図４に示す。このパルス信号発生装置４００は図３（ａ）の遅延パルス発生回路３００を含む。より具体的には、図４に示すように、１）水晶発振器４０４などを含む外部発振回路４０２から外部クロックパルスが入力され、位相比較器４１２とローパスフィルタ（ＬＰＦ）４１４と電圧制御回路４１６から構成される、第１のＰＬＬ制御回路（ＰＬＬ−１）４１０と、２）第１のＰＬＬ制御回路４１０と接続された、複数の基本遅延素子（第１の遅延素子）Ｄを直列接続したリング発振器４２０と、３）位相比較器３４２とＬＰＦ３４４と電圧制御回路３４６から構成される第２のＰＬＬ制御回路（ＰＬＬ−２）３４０と、３個の基本遅延素子（第１の遅延素子）Ｄを直列接続した第１の遅延素子列３１０と、２個の調整遅延素子（第２の遅延素子）Ｄａを直列接続した第２の遅延素子列３２０とを含み、調整遅延素子（Ｄａ）が基本遅延素子（Ｄ）に対して一定の遅延比率Ｒの遅延量をもつように構成された、遅延比率調整回路３３０と、４）第２のＰＬＬ制御回路３４０に接続され、調整遅延素子（Ｄａ）と同じ特性の遅延素子（調整遅延素子Ｄａと表記）を初段に有し、第２段目以降に基本遅延素子（Ｄ）と同じ特性の複数の遅延素子（基本遅延素子Ｄと表記）を直列に接続した遅延回路３５０と、を含む。また、基本遅延素子のそれぞれは第１のＰＬＬ制御回路４１０で生成される第１の制御電圧（Ｖ１）が印加され、調整遅延素子のそれぞれは第２のＰＬＬ制御回路３４０で生成される第２の制御電圧（Ｖ２）が印加される。第１のＰＬＬ制御回路４１０で外部発振回路４０２の外部クロックパルスにロックして生成される、基準クロックパルスＴ０を遅延比率調整回路３３０の第１の遅延素子列３１０および第２の遅延素子列３２０と、リング発振器４２０と、遅延回路３５０のそれぞれの初段の遅延素子に入力する。

前述したように、遅延回路３５０において、遅延比率調整回路３３０によって一定の遅延比率Ｒを有するように構成された調整遅延素子（Ｄａ）を１個と、この調整遅延素子に直列に基本遅延素子（Ｄ）を複数個接続する。これにより、リング発振器４２０の遅延素子（Ｄ）４２１〜４２４で生成されたクロックパルス信号（１次側）と遅延回路３５０で生成されたクロックパルス信号（２次側）は、前述したように９０度の位相差を持ち、これらの信号を重ね合わせることにより、２倍の解像度に対応可能なクロックパルスを生成することが可能となる。ここでは位相差を９０度の場合で説明したが、後述するように、遅延比率調整回路３３０の第１の遅延素子列３１０の基本遅延素子（Ｄ）の個数と、第２の遅延素子列３２０の調整遅延素子（Ｄａ）の個数との組み合わせ、およびリング発振器（たとえば図２のリング発振器）を構成する基本遅延素子（Ｄ）の直列接続する個数により、さらに高解像度対応可能なクロックパルス信号を作成することが可能である。また、図４の遅延比率調整回路３３０において、第１のＰＬＬ制御回路４１０の最大周波数での動作を保証するために、第２の遅延素子列３２０の調整遅延素子（Ｄａ）の遅延量を第１の遅延素子列３１０の基本遅延素子（Ｄ）の遅延量より大きくすることが好ましい。

図４に示すように、パルス幅変調（PWM）を行うパルス信号発生装置４００において、リング発振器４２０は、電圧制御発振器（ＶＣＯ）として機能する。好適には、セレクタ回路４７０において、このリング発振器４２０の各遅延素子Ｄ及び前述の遅延回路３５０の各遅延素子Ｄａ，Ｄからの出力パルス信号が選択される。次に、パルス波形生成回路４８０によって、セレクタ回路４７０で選択された各遅延素子からの出力パルスから各種パルス幅のＰＷＭパルス信号波形を生成することが可能となる。

リング発振器４２０において基本遅延素子（Ｄ）４２１〜４２４は４個、直列に接続され、最終段の遅延素子４２４に論理反転素子４２６が接続される。論理反転素子４２６の出力は初段の遅延素子４２１にフィードバックされる。このフィードバックされた出力パルスと外部発振回路４０２の基本クロックパルスとが第１のＰＬＬ制御回路４１０の位相比較器４１２の２つの入力端子に入力され、ループ制御を行いロックして安定化された基準クロックパルスＴ０が生成される。遅延回路３５０の初段には調整遅延素子（Ｄａ）３５１が、２段目乃至５段目には基本遅延素子（Ｄ）３５２〜３５５が直列に接続される。

図５にリング発振器４２０と遅延回路３５０の各遅延素子の出力パルス波形を重畳した結果及びパルス波形生成回路４８０で生成されるＰＷＭ出力パルス波形の一例を示す。遅延回路３５０の遅延素子はリング発振器４２０の遅延素子Ｄの遅延量を１とすると、０．５だけ遅延量が大きく、位相差が９０度ずれているので、図５のように、リング発振器４２０の遅延量に対して半分遅れた状態で串刺し状に遅延パルスが発生し得る。すなわち、図５のように、リング発振器４２０の入力段及び各遅延素子Ｄの出力パルスは実線の波形、Ｄ０（ｔ０），Ｄ２（ｔ１），Ｄ４（ｔ３），Ｄ６（ｔ３），Ｄ８（ｔ４）となる。また、遅延回路３５０の各遅延素子Ｄａ，Ｄの出力パルスは点線の波形、Ｄ３（ｔｄ１），Ｄ５（ｔｄ２），Ｄ７（ｔｄ３），Ｄ９（ｔｄ４），Ｄ１（ｔｄ５）となり実線の波形すなわちリング発振器の各遅延素子の出力パルス遅延量の１／２（半分）だけ遅れている。図４のセレクタ回路４７０によってリング発振器４２０の各遅延素子Ｄ及び遅延回路３５０の各遅延素子Ｄａ，Ｄからの出力パルス信号を選択する。さらにセレクタ回路４７０で選択された出力パルス波形に対して、パルス波形生成回路４８０によってたとえば波形Ｄ４−波形Ｄ６（減算）の演算を行うことで、ＰＷＭ出力１の波形が、波形Ｄ４−波形Ｄ５（減算）の演算を行うことで、ＰＷＭ出力２の波形が、波形Ｄ１＋波形Ｄ２（加算）の演算を行うことで、ＰＷＭ出力３の波形が得られる。このように、パルス波形生成回路４８０での論理演算を行うことで各種のパルス幅の選択が可能となる。

図４のセレクタ回路４７０の簡略化した構成例を図１０に示す。セレクタ回路４７０はアンド（ＡＮＤ）ゲートおよびオア（ＯＲ）ゲートから構成される基本構成１０１０を組み合わせることで形成できる。図１０のアンド（ＡＮＤ）ゲート（１０２０，１０４０）およびオア（ＯＲ）ゲート（１０３０，１０５０）の中の１，２，３，４の数字は段数を表している。遅延パルス信号が通過するパスを太線で示しているが、遅延が一定になるように段数を合わせて基本構成１０１０を組み合わせることによりセレクタ回路４７０を形成する。セレクト信号Ｓ０、Ｓ１はどの信号を通過させるかを選択するために用いられ、通常セレクタ制御回路（図１２の１２１０，１２２０）に接続される。図４のセレクタ回路４７０は、好適には図４のリング発振器４２０の各遅延素子からの信号を選択するためのセレクタ回路１（図１１の参照番号１１２０）及び遅延回路３５０の遅延素子からの信号を選択するためのセレクタ回路２（図１１の参照番号１１３０）を含む。

図４のパルス波形生成回路４８０の簡略化した構成例を図１１に示す。パルス波形生成回路４８０は、セレクタ回路からの出力パルス波形の立ち上がりでＳｅｔ、Ｒｅｓｅｔできるフリップ・フロップ回路１１１０で構成することが可能である。フリップ・フロップ回路のＳｅｔにたとえば図４のリング発振器４２０の各遅延素子からの信号を選択するためのセレクタ回路１１１２０を接続し、Ｒｅｓｅｔに遅延回路３５０の遅延素子からの信号を選択するためのセレクタ回路２１１３０が接続され得る。

図６に、パルス幅変調（ＰＷＭ）パルス信号発生装置４００の簡略化したブロック図を示す。このパルス信号発生装置４００は、大別して基本パルス発生回路４２５と遅延パルス発生回路４３５とから構成される。遅延パルス発生回路４３５において、基本遅延素子列（Ｄ１列）と調整遅延素子列（Ｄａ列）のそれぞれの出力パルスを第２のＰＬＬ制御回路４４０でロックして、遅延比率調整回路４３０によって調整遅延素子の遅延比率Ｒを生成し、調整遅延素子Ｄａと同じ特性の調整遅延素子（図６ではＤａと表記）をＤ１列の初段に挿入した遅延回路４５０から遅延パルス群を発生させる。この遅延パルス群を基本パルス発生回路４２５で発生したパルス群と重畳させて、基本遅延素子の最小遅延量より小さい遅延量をステップとするパルス波形が生成される（たとえば図５の実線と点線の波形）。なお、調整遅延素子Ｄａは、リング発振器４２０で発生する、基本遅延素子（Ｄ）１個分の遅延量より大きな遅延量、即ち、遅延比率Ｒは１より大きく設定することが好ましい。これは外部発振回路からの基本周波数にロックされたリング発振器４２０の発振周波数の上限での高速動作を可能とするためである。

図６のブロック図を参照すると、遅延比率Ｒの異なる調整遅延素子Ｄａを用いて、複数の遅延パルス発生回路を形成し、これをセレクタ回路４７０に接続することによって、さらに高解像度の画像に対応できるＰＷＭパルス信号発生回路を実現可能であることが理解できよう。

図６の構成を拡張して、解像度４倍を達成可能なＰＷＭパルス信号発生装置７００を図７に示す。２つの遅延素子列の直列接続された各遅延素子の個数の組み合わせを変えること、即ち基本遅延素子Ｄの個数と、調整遅延素子Ｄａ１，Ｄａ２，Ｄａ３の個数を適当に選択する。図７において、各遅延比率調整用のＰＬＬ制御回路７３５（ＰＬＬ−２），７４５（ＰＬＬ−３），７５５（ＰＬＬ−４）で、２つの遅延素子列の出力パルスをロックすることによって、基本遅延素子Ｄの遅延量に対して調整遅延素子Ｄａ１，Ｄａ２，Ｄａ３の遅延量の遅延比率Ｒを変化させることが可能となる。図７に示すように、遅延比率調整回路７３０，７４０，７５０のそれぞれにおいて、基本遅延素子Ｄを６個、５個、７個（第１の個数に相当）有する第１の遅延素子列（Ｄ列）に対して、それぞれ調整遅延素子Ｄａ１，Ｄａ２，Ｄａ３を４個（第２の個数に相当）有する第２の遅延素子列（Ｄａ１列，Ｄａ２列，Ｄａ３列）を形成し、該第１の遅延素子列（Ｄ列）の出力パルスと該第２の遅延素子列（Ｄａ１列，Ｄａ２列，Ｄａ３列）の出力パルスを各ＰＬＬ制御回路（ＰＬＬ−２，ＰＬＬ−３，ＰＬＬ−４）７３５，７４５，７５５でロックすることにより、各調整遅延素子Ｄａ１，Ｄａ２，Ｄａ３の遅延量は基本遅延素子Ｄの６／４倍、５／４倍、７／４倍（第１の個数／第２の個数に相当）、即ち遅延比率Ｒ＝１．５（図３における、基本遅延素子３個／調整遅延素子２個による３／２倍と結果は同じ）、Ｒ＝１．２５、Ｒ＝１．７５の遅延量と得ることができる。そして、これら調整遅延素子Ｄａ１，Ｄａ２，Ｄａ３と同じ特性の調整遅延素子（Ｄａ１，Ｄａ２，Ｄａ３）１個をそれぞれ最初の遅延素子（初段）にして、これに直列に複数の基本遅延素子（図７では４個）を接続して形成される各遅延回路７６０，７７０，７８０によって、基本遅延素子の遅延量を１とするとそれぞれ０．５，０．２５，０．７５（Ｒ−１に相当）だけ位相がずれた、換言すれば、最小遅延量ステップが１，０．５，０．２５，０．７５の４種類の遅延パルス群を生成することができる。これらの遅延回路７６０，７７０，７８０の各遅延素子からの３つの出力パルス群と、基本遅延素子Ｄのみから構成されるリング発振器７２０の各遅延素子からの出力パルス群、即ち４種類の出力パルス群をセレクタ回路７９０に入力し、パルス波形生成回路７９５を介して、パルス幅変調を行うことにより、たとえは図２に示すリング発振器を用いる単純な回路の場合に比較して、４倍の解像度を達成可能なパルス波形出力を得ることができる。

さらに、ＰＷＭパルス信号発生装置は、図８（ａ）に示すように、複数の遅延パルス発生回路８２０，８３０，８４０と基本パルス発生回路８１０を組み合わせることで４倍以上の高解像度化に対応することが可能である。遅延パルス発生回路８２０，８３０，８４０はそれぞれ遅延比率調整回路８２２，８３２，８４２と遅延回路８２４，８３４，８４４とから構成される。遅延比率調整回路８２２，８３２，８４２内の基本遅延素子列（図８では第１遅延素子Ｄの列）の基本遅延素子の数（第１の個数）は、調整遅延素子列（図８では第２遅延素子Ｄａ１、第３遅延素子Ｄａ２、第ｎ遅延素子Ｄａｎ−１の列）の調整遅延素子の個数（第２の個数）をｎ個とすると、（ｎ＋１）個から（２ｎ−１）個の間のいずれかの個数であり得る。ここで、ｎは２以上の整数である。すなわち、第１の個数と第２の個数の組み合わせることによって、各調整遅延素子Ｄａ１〜Ｄａｎ−１は基本遅延素子Ｄに対して遅延比率Ｒが互いに異なる値を取り得る。遅延回路８２４，８３４，８４４は該調整遅延素子をそれぞれ初段に用いることで、基本遅延素子Ｄの遅延量の整数倍でない遅延量を有する出力パルスを生成することが可能となる。このとき遅延比率Ｒは一般に（基本遅延素子の数）／（調整遅延素子の個数）で決まり、（ｎ＋１）／ｎ，（ｎ＋２）／ｎ，（ｎ＋３）／ｎ・・・（２ｎ−１）／ｎの値をとり得る。さらに、前述の除算で約分できる場合、たとえば、６／４は約分すると３／２となり、この場合はそれぞれの遅延素子の数を６個／４個の代わりに３個／２個とすることも可能である。即ち、ｎ個の調整遅延素子Ｄａの素子列を用いる場合、遅延比率Ｒは（ｎ−１）個の異なる値をとり、この遅延比率Ｒが異なる調整遅延素子１個を初段とし、これに複数の基本遅延素子（図８では第１遅延素子Ｄ）を直列に接続することで、それぞれの遅延量の異なる遅延パルスを発生できる遅延回路が（ｎ−１）個形成できる。これらの遅延回路８２４，８３４，８４４の各遅延素子からの出力パルス信号及び複数個の基本遅延素子（図８の第１遅延素子Ｄ）のみ直列接続したリング発振器８１０の各遅延素子からの出力パルス信号をセレクタ回路８８０で選択し、該セレクタ回路８８０で選択された出力パルスからパルス波形生成回路８９０によって各種パルス幅のパルス信号を生成することが可能となる。

具体的には、図８（ｂ）に示すように、対応可能な解像度を２倍、４倍、８倍とするために、（基本遅延素子の数）／（調整遅延素子の個数）で決まる、遅延比率Ｒはそれぞれ（３／２）、（５／４，６／４，７／４）、（９／８，１０／８，１１／８，・・・１４／８，１５／８）の値を取りえる。これらの組み合わせに対応する２つの遅延素子列を有する遅延比率調整回路を用いて、それぞれ１つ、４つ、７つの遅延パルス発生回路を形成し得る。そして各遅延パルス発生回路８２０，８３０，８４０の出力パルスと基本パルス発生回路８１０の出力パルスを用いてパルス幅変調を行うことが可能である。このとき可能となる最小遅延量ステップは基本遅延素子の最小遅延量のステップを１とすると、それぞれ０．５、０．２５、０．１２５となる。

本発明はさらに、以下の高解像度対応のパルス幅変調（ＰＷＭ）パルス信号発生装置を形成可能な集積回路を含む。本発明は集積回路、たとえば大規模集積回路（ＬＳＩ）において、内部に隣接した素子（ＭＯＳトランジスタなど）は電気特性がほぼ等しいもしくは特性が極めて近似することを利用する。この集積回路は、直列接続した複数の基本遅延素子からなるリング発振器を用いて生成される基準クロックパルスを用いる、基本遅延素子の遅延比率を調整するための回路を含む。より具体的には、この集積回路は第１の個数の基本遅延素子を直列接続した第１の遅延素子列と、第２の個数の調整遅延素子を直列接続した第２の遅延素子列と、位相比較器とローパスフィルタと電圧制御回路とを有する遅延比率調整用のＰＬＬ制御回路と、リング発振器を構成する複数の基本遅延素子とを隣接して配置して、各遅延素子の特性がそろった遅延比率調整回路を含むことを特徴とする。

この集積回路はさらに好適には、遅延比率調整回路と、初段の遅延素子として配置される１つの調整遅延素子に複数の基本遅延素子が直列接続される遅延素子列とを有し、遅延比率調整回路に対応する遅延回路とを隣接して配置する遅延パルス発生回路を含む。さらに図８に示すように、高解像度対応のために、複数の遅延パルス発生回路８２０，８３０，８４０を近接して配置することを含む。

本発明による集積回路の１実施形態を図１２に示す。この集積回路１２００において、１）外部発振回路からの外部クロックパルスが入力される第１のＰＬＬ制御回路（ＰＬＬ−１）４１０と、２）第１のＰＬＬ制御回路と接続される、複数の基本遅延素子（第１の遅延素子）を直列に連結したリング発振器４２０と、３）第２のＰＬＬ制御回路（ＰＬＬ−２）３４０と、４）ｍ個の基本遅延素子（第１の遅延素子）を直列接続した第１の遅延素子列３１０と、ｎ個の調整遅延素子（第２の遅延素子）を直列接続した第２の遅延素子列３２０とを近接して配置する。遅延比率調整回路は、第２のＰＬＬ制御回路（ＰＬＬ−２）３４０と２つの遅延素子列３１０，３２０から構成される。好ましくは第２のＰＬＬ制御回路に接続され、前記第２の遅延素子を初段に有し、第２段目以降に複数の前記第１の遅延素子を直列接続した遅延回路３５０を隣接して配置する。ここで前記第１の遅延素子のそれぞれは前記第１のＰＬＬ制御回路４１０で生成される第１の制御電圧（Ｖ１）が印加され、前記第２の遅延素子のそれぞれは前記第２のＰＬＬ制御回路で生成される第２の制御電圧（Ｖ２）が印加される。第１のＰＬＬ制御回路によって、リング発振器４２０の出力パルスを外部発振回路からの外部クロックパルスにロックして基準クロックパルスを生成する。この基準クロックパルスを遅延比率調整回路の第１の遅延素子列３１０および第２の遅延素子列３２０と、遅延回路３５０とに入力する回路構成を集積回路１２００上に形成する。

図１２には、図４に示すパルス幅変調（ＰＷＭ）パルス信号発生装置の集積回路１２００上へのレイアウト例を示す。図６に簡略化して示すように基本遅延素子Ｄ、調整用遅延素子Ｄａなどの遅延素子から構成される、リング発振器４２０、遅延回路３５０、及び遅延素子列３１０、３２０は集積回路上で近傍に配置することにより、各遅延素子の特性をそろえることが可能となる。また、セレクタ回路４７０へのセレクト信号を制御するセレクタ制御回路１２１０、１２２０も集積回路に配置することが可能である。さらに図８に簡略化して示す、高解像度の画像処理に対応可能なパルス信号発生装置を構成する、複数の遅延比率調整回路８２２，８３２，８４２と複数の遅延回路８２４，８３４，８４４と基本パルス発生回路８１０を集積回路上で近傍に配置することも可能である。

以上、本発明の実施の形態について説明したが、本発明は上記の実施形態に限定されることはない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。

従来のパルス幅変調（ＰＷＭ）を行うパルス信号発生装置の図である。リング発振器を用いたパルス幅変調（ＰＷＭ）パルス信号発生装置の図である。本発明に従った実施形態による遅延パルス発生回路を示す図であり、（ａ）は全体構成を、（ｂ）は遅延パルスの出力波形を示す図である。本発明に従った実施形態による、高解像度対応のパルス幅変調（ＰＷＭ）パルス信号発生装置を示す図である。図４の２つの遅延回路の各遅延素子からの出力パルスとＰＷＭ出力の一例を示す図である。本発明に従った実施形態による、パルス幅変調（ＰＷＭ）パルス信号発生装置の簡略化したブロック図である。本発明に従った別の実施形態による、高解像度対応のパルス幅変調（ＰＷＭ）パルス信号発生装置の全体構成を示す図である。本発明に従ったさらに別の実施形態による、高解像度対応のパルス幅変調（ＰＷＭ）パルス信号発生装置であり、（ａ）は概念図を、（ｂ）は高解像度化のため具体例を示す。遅延素子の一実施形態を示す図である。セレクタ回路の一実施形態を示す図である。パルス波形生成回路の一実施形態を示す図である。図４に示すパルス信号発生装置の集積回路上へのレイアウト例を示す図である。

符号の説明

１０：基本クロック発振器
２０：カウンタ回路
３０：セレクタ回路
４０：パルス波形生成回路
１００：ＰＷＭパルス信号発生装置
２００：ＰＷＭパルス信号発生装置
２２０：リング発振器
２３０：ＰＬＬ制御回路
２４０：外部発振回路
２５０：セレクタ回路
２６０：パルス波形生成回路
３００：遅延パルス発生回路
３１０：第１の遅延素子列
３２０：第２の遅延素子列
３３０：遅延比率調整回路
３４０：遅延比率調整用ＰＬＬ制御回路
３５０：遅延回路
３７０：セレクタ回路
４００：パルス幅変調（PWM）パルス信号発生装置
４０２：外部発振回路
４１０：第１のＰＬＬ制御回路
４２０：リング発振器
４７０：セレクタ回路
４８０：パルス波形生成回路

Claims

直列接続した複数の基本遅延素子からなるリング発振器を用いて生成される基準クロックパルスを用いて、前記基本遅延素子に対する遅延比率を調整するための回路であって、
直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の前記基本遅延素子に前記基準クロックパルスが入力され、最後の前記基本遅延素子から出力される、前記第１の遅延素子列と、
直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に前記基準クロックパルスが入力され、最後の前記調整遅延素子から出力される、前記第２の遅延素子列と、
前記調整遅延素子の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、前記第１の遅延素子列の出力パルスの位相と前記第２の遅延素子列の出力パルスの位相を合わせるためのＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に前記第１の遅延素子列の出力パルスを入力し、他方の該入力端子に前記第２の遅延素子列の出力パルスを入力し、前記位相比較器で検出する位相差に応じて制御電圧を生成し前記調整遅延素子のそれぞれに印加する、前記ＰＬＬ制御回路と、
を含み、
前記リング発振器に接続される別のＰＬＬ制御回路が生成する別の制御電圧を前記基本遅延素子のそれぞれに印加する、遅延比率調整回路。
前記ＰＬＬ制御回路は前記位相比較器と、ローパスフィルタと、電圧制御回路とを含み、前記電圧制御回路は前記ローパスフィルタを介して前記位相比較器で検出する前記位相差に基づいて前記制御電圧を生成する、請求項１に記載の遅延比率調整回路。
前記別のＰＬＬ制御回路は、前記リング発振器の出力パルスを外部発振回路の外部クロックパルスの位相にループ制御を行いロックして前記基準クロックパルスを生成し、前記基準クロックパルスと前記外部クロックパルスの位相差に基づいて前記別の制御電圧を生成する、請求項１に記載の遅延比率調整回路。
前記遅延比率Ｒは前記第１の個数ｍを前記第２の個数ｎで除した値（ｍ／ｎ）で決められる、請求項１に記載の遅延比率調整回路。
前記第１の個数ｍは、前記第２の個数ｎより大きく、（ｎ＋１）から（２ｎ−１）の間のいずれかの個数であって、ｎは２以上の整数であることを特徴とする、請求項１に記載の遅延比率調整回路。
直列接続した複数の基本遅延素子からなるリング発振器の出力パルスを外部発振回路の外部クロックパルスの位相にロックして生成される基準クロックパルスを用いて、遅延パルスを発生する回路であって、
直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の前記基本遅延素子に前記基準クロックパルスが入力され、最後の前記基本遅延素子から出力される、前記第１の遅延素子列と、
直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に前記基準クロックパルスが入力され、最後の前記調整遅延素子から出力される、前記第２の遅延素子列と、
前記調整遅延素子の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、前記第１の遅延素子列の出力パルスの位相と前記第２の遅延素子列の出力パルスの位相を合わせるためのＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に前記第１の遅延素子列の出力パルスを入力し、他方の該入力端子に前記第２の遅延素子列の出力パルスを入力し、前記位相比較器で検出する位相差に応じて制御電圧を生成し、前記調整遅延素子のそれぞれに印加する、前記ＰＬＬ制御回路と、
を含む、遅延比率調整回路と、
前記基準クロックパルスが入力され前記制御電圧が印加される、前記調整遅延素子と同じ特性の１つの遅延素子と、該遅延素子に直列接続される前記基本遅延素子と同じ特性の複数の遅延素子と、を含む遅延回路であって、前記遅延回路の各遅延素子からの出力パルスの遅延量が、前記遅延比率Ｒによって決定され、前記基本遅延素子の遅延量の整数倍でないことを特徴とする、前記遅延回路と、
を含み、
前記リング発振器に接続される別のＰＬＬ制御回路が、別の制御電圧を生成し、それぞれの前記基本遅延素子および前記基本遅延素子と同じ特性の前記複数の遅延素子に印加する、遅延パルス発生回路。
前記遅延比率Ｒは前記第１の個数ｍを前記第２の個数ｎで除した値（ｍ／ｎ）で決められ、前記遅延回路の各遅延素子からの前記出力パルスの最小遅延量のステップが、前記遅延比率Ｒから１を引いた値（Ｒ−１）であることを特徴とする、請求項６に記載の遅延パルス発生回路。
a)外部発振回路からの外部クロックパルスが入力され、第１の制御電圧を生成する第１のＰＬＬ制御回路と、
b)直列接続した複数の基本遅延素子からなるリング発振器あって、前記基本遅延素子のそれぞれに前記第１の制御電圧を印加し、前記第１のＰＬＬ制御回路により前記リング発振器の出力パルスと前記外部クロックパルスの位相にループ制御を行いロックして、基準クロックパルスを生成する、前記リング発振器と、
c)前記基準クロックパルスを用いて、前記基本遅延素子に対する遅延比率を調整するための回路であって、
直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の前記基本遅延素子に前記基準クロックパルスが入力され、最後の前記基本遅延素子から出力される、前記第１の遅延素子列と、
直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に前記基準クロックパルスが入力され、最後の前記調整遅延素子から出力される、前記第２の遅延素子列と、
前記調整遅延素子の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、前記第１の遅延素子列の出力パルスの位相と前記第２の遅延素子列の出力パルスの位相を合わせるための第２のＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に前記第１の遅延素子列の出力パルスを入力し、他方の該入力端子に前記第２の遅延素子列の出力パルスを入力し、前記位相比較器で検出する位相差に応じて第２の制御電圧を生成し、前記調整遅延素子のそれぞれに印加する、前記第２のＰＬＬ制御回路と、を含む、少なくとも１つの遅延比率調整回路と、
d)前記基準クロックパルスが入力され前記第２の制御電圧が印加される、前記調整遅延素子と同じ特性の１つの遅延素子と、該遅延素子に直列接続され前記第１の制御電圧が印加される、前記基本遅延素子と同じ特性の複数の遅延素子と、を含む遅延回路であって、
前記遅延回路の各遅延素子からの出力パルスの遅延量が、前記遅延比率Ｒによって決定され、前記基本遅延素子の遅延量の整数倍でないことを特徴とする、少なくとも１つの前記遅延回路と、
を含み、前記リング発振器の各遅延素子の出力パルスと、前記少なくとも１つの遅延回路の各遅延素子の前記出力パルスを用いてパルス幅変調（PWM）を行うパルス信号発生装置。
前記第２のＰＬＬ制御回路は前記位相比較器と、ローパスフィルタと、電圧制御回路とを含み、前記電圧制御回路は前記ローパスフィルタを介して前記位相比較器で検出する前記位相差に基づいて前記第２の制御電圧を生成する、請求項８に記載のパルス信号発生装置。
前記リング発振器の各遅延素子からの出力パルス及び前記少なくとも１つの遅延回路の各遅延素子からの出力パルスを選択する、セレクタ回路をさらに含む、請求項８に記載のパルス信号発生装置。
前記セレクタ回路で選択された出力パルスから各種パルス幅を生成する、パルス波形生成回路をさらに含む、請求項１０に記載のパルス信号発生装置。
前記遅延比率Ｒは前記第１の個数ｍを前記第２の個数ｎで除した値（ｍ／ｎ）で決められ、前記遅延回路の各遅延素子からの前記出力パルスの最小遅延量のステップが、前記遅延比率Ｒから１を引いた値（Ｒ−１）であることを特徴とする、請求項８に記載のパルス信号発生装置。
前記第２の個数がｎ個（ｎは２以上の整数）の前記調整遅延素子を直列接続した前記第２の遅延素子列と、前記第１の個数ｍが（ｎ＋１）個から（２ｎ−１）個のいずれかの個数の前記基本遅延素子を直列接続した前記第１の遅延素子列とをそれぞれ組み合わせて、前記遅延比率調整回路によって（ｎ−１）個の異なる遅延比率（ｎ＋１）／ｎ、（ｎ＋２）／ｎ、・・・（２ｎ−１）／ｎを有する前記調整遅延素子を生成し、前記調整遅延素子のそれぞれと同じ特性の遅延素子が前記遅延回路のそれぞれの最初の遅延素子として用いられる、（ｎ−１）個の前記遅延回路から構成される、請求項８乃至１２のいずれかに記載のパルス信号発生装置。
遅延比率調整回路を含む集積回路であって、前記遅延比率調整回路は
直列接続した複数の基本遅延素子からなるリング発振器を用いて生成される基準クロックパルスを用いて、前記基本遅延素子に対する遅延比率を調整するための回路であって、直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の前記基本遅延素子に前記基準クロックパルスが入力され、最後の前記基本遅延素子から出力される、前記第１の遅延素子列と、
直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に前記基準クロックパルスが入力され、最後の前記調整遅延素子から出力される、前記第２の遅延素子列と、
前記調整遅延素子の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、前記第１の遅延素子列の出力パルスの位相と前記第２の遅延素子列の出力パルスの位相を合わせるためのＰＬＬ制御回路であって、該ＰＬＬ制御回路は２つの入力端子を有する位相比較器を有し、一方の該入力端子に前記第１の遅延素子列の出力パルスを入力し、他方の該入力端子に前記第２の遅延素子列の出力パルスを入力し、前記位相比較器で検出する位相差に応じて制御電圧を生成し前記調整遅延素子のそれぞれに印加する、前記ＰＬＬ制御回路と、を含み、前記リング発振器に接続される別のＰＬＬ制御回路が生成する別の制御電圧を前記基本遅延素子のそれぞれに印加する、前記集積回路。
パルス幅変調（PWM）を行うパルス信号発生装置を含む集積回路であって、前記パルス信号発生装置は、
a)外部発振回路からの外部クロックパルスが入力され、第１の制御電圧を生成する第１のＰＬＬ制御回路と、
b)直列接続した複数の基本遅延素子からなるリング発振器あって、前記基本遅延素子のそれぞれに前記第１の制御電圧を印加し、前記第１のＰＬＬ制御回路により前記リング発振器の出力パルスと前記外部クロックパルスの位相にループ制御を行いロックして、基準クロックパルスを生成する、前記リング発振器と、
c)前記基準クロックパルスを用いて、前記基本遅延素子に対する遅延比率を調整するための回路であって、
直列接続した第１の個数の基本遅延素子からなる第１の遅延素子列であって、当該第１の遅延素子列の最初の前記基本遅延素子に前記基準クロックパルスが入力され、最後の前記基本遅延素子から出力される、前記第１の遅延素子列と、
直列接続した第２の個数の調整遅延素子からなる第２の遅延素子列であって、当該第２の遅延素子列の最初の前記調整遅延素子に前記基準クロックパルスが入力され、最後の前記調整遅延素子から出力される、前記第２の遅延素子列と、
前記調整遅延素子の遅延量が前記基本遅延素子の遅延量に対して一定の遅延比率Ｒを得るように、前記第１の遅延素子列の出力パルスの位相と前記第２の遅延素子列の出力パルスの位相を合わせるための第２のＰＬＬ制御回路であって、２つの入力端子を有する位相比較器を有し、一方の該入力端子に前記第１の遅延素子列の出力パルスを入力し、他方の該入力端子に前記第２の遅延素子列の出力パルスを入力し、前記位相比較器で検出する位相差に応じて第２の制御電圧を生成し、前記調整遅延素子のそれぞれに印加する、前記第２のＰＬＬ制御回路と、を含む、少なくとも１つの遅延比率調整回路と、
d)前記基準クロックパルスが入力され前記第２の制御電圧が印加される、前記調整遅延素子と同じ特性の１つの遅延素子と、該遅延素子に直列接続され前記第１の制御電圧が印加される、前記基本遅延素子と同じ特性の複数の遅延素子と、を含む遅延回路であって、
前記遅延回路の各遅延素子からの出力パルスの遅延量が、前記遅延比率Ｒによって決定され、前記基本遅延素子の遅延量の整数倍でないことを特徴とする、少なくとも１つの前記遅延回路と、
を含み、前記リング発振器の各遅延素子の出力パルスと、前記少なくとも１つの遅延回路の各遅延素子の前記出力パルスを用いてパルス幅変調（PWM）を行うことを特徴とする、
前記集積回路。