JPH07106926A - クロック発生回路、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、入力クロックの周波数を変
換するための外付け部品を不要とすることにある。 【構成】 周波数変換回路１０により、デューティ５０
％の入力信号の立上りエッジに同期する第１パルス信号
ｆｄと、上記入力信号の立下がりエッジに同期する第２
パルス信号ｆｅとを合成して、入力信号の２倍の周波数
を有するパルス信号を生成し、それをデューティ補正回
路８でデューティ５０％に調整する。ＰＬＬの不採用に
より、外付けのキャパシタや、外付けのための外部ピン
を不要とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
したクロック発生回路に適用して特に有効な技術に関
し、例えばシングルチップマイクロコンピュータのよう
なデータ処理装置のクロック発生回路に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
ータに内蔵されるクロック発生回路は、外付けの振動子
と接続される発振回路と、その出力を（１／２）のｎ乗
に分周する分周器とで構成され、デューティ（１周期に
対するハイレベル期間の割合）５０パーセントのクロッ
クパルスを生成していた。上記クロック発生回路の例と
して、平成元年１２月（株）日立製作所発行「Ｈ８／５
３２ ＨＤ６４７５３２，ＨＤ６４３５３２８ ハード
ウェアマニュアル」第２版に記載されている。

【０００３】

【発明が解決しようとする課題】マイクロコンピュータ
等で使用されるクロックの周波数を上げるためには、外
付け振動子の発振周波数を上げることが考えられるが、
そうすると、発振周波数の高い振動子は高価であるため
にシステムのコスト上昇を余儀無くされる。そこで、振
動子の発振周波数はそのままとして、論理回路により、
入力クロック周波数を２のｎ乗倍（ｎは正の整数）する
ことによってコスト低下を図ることができる。そのよう
に入力クロックの周波数を２のｎ乗倍する回路として、
ＰＬＬ（フェイズ・ロックド・ループ）を用いることが
できる。しかしながら、ＰＬＬを用いた場合には、自己
発振器の発振安定化のためのローパスフィルタが必要と
され、このローパスフィルタで使用されるキャパシタと
して比較的大容量のものがが必要とされることから、そ
れをチップ内に形成するのは困難であり、どうしてもＬ
ＳＩの外部に配置しなければならない。しかも、そのよ
うに外付け部品が増えることは、ＬＳＩのピン数の増大
や、基板実装部品の増大を招来する。また、ＰＬＬを用
いた自己発振回路は構成素子数が多いことから、電力消
費が比較的大きい。

【０００４】本発明の目的は、入力クロックの周波数を
変換するための外付け部品を不要とするための技術を適
用することにある。

【０００５】また、本発明の別の目的は、そのように入
力されたクロックの周波数変換機能を有する回路の消費
電力の低減を図ることにある。

【０００６】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、入力されたクロックの周波数を
変換するための周波数変換回路を含んでクロック発生回
路が形成されるとき、デューティ５０パーセントの入力
信号の立上りエッジに同期する第１パルス信号、及び上
記デューティ５０パーセントの入力信号の立下がりエッ
ジに同期する第２パルス信号を生成するための第１論理
回路と、上記第１パルス信号と上記第２パルス信号とを
合成することにより、上記入力信号の２倍の周波数を有
するパルス信号を生成するための第２論理回路と、この
第２論理回路の出力パルスのデューティを５０パーセン
トに補正するためのデューティ補正回路とを含んで、周
波数変換回路を形成する。

【０００９】このとき、上記第１論理回路は、上記デュ
ーティ５０パーセントの入力信号を微小時間遅延して論
理反転するための遅延インバータと、この遅延インバー
タの入力端子及び出力端子のナンド論理を得るためのナ
ンド回路と、上記遅延インバータの入力端子及び出力端
子のノア論理を得るためのノア回路とを含んで構成する
ことができる。また、上記第２論理回路は、上記ナンド
回路の論理出力と、上記ノア回路の論理出力との排他的
論理和を得るための排他的論理和回路とによって構成す
ることができる。

【００１０】さらに、上記構成によるクロック発生回路
を含んでデータ処理装置を構成することができる。

【００１１】

【作用】上記した手段によれば、上記第２論理回路は、
デューティ５０パーセントの入力信号の立上りエッジに
同期する第１パルス信号と、上記デューティ５０パーセ
ントの入力信号の立下がりエッジに同期する第２パルス
信号とを合成して、上記入力信号の２倍の周波数を有す
るパルス信号を生成する。そして、上記デューティ補正
回路は、上記第２論理回路の出力パルスのデューティを
５０パーセントに調整することによって、入力クロック
周波数に対して２のｎ乗倍のクロックの生成を可能とす
る。このことが、ＰＬＬを用いることなく、入力クロッ
ク周波数を２のｎ乗倍化するための回路構成において、
ＰＬＬを不要とし、外付けキャパシタの省略化を達成す
る。

【００１２】

【実施例】図４には本発明の一実施例であるシングルチ
ップマイクロコンピュータが示される。

【００１３】この実施例のシングルチップマイクロコン
ピュータ１００は、ＣＰＵ１１、ＲＯＭ（リードオンリ
メモリ）１２、ＲＡＭ（ランダムアクセスメモリ）１
３、ＤＭＡＣ（ダイレクトメモリアクセスコントロー
ラ）１４、ＢＵＳＣ（バスステートコントローラ）１
５、ＩＮＴＣ（割込みコントローラ）１６、ＳＣＩ（シ
リアルコミュニケーションインタフェース）１７、ＴＩ
Ｍ（タイマユニット）１８、ＡＤＣ（アナログディジタ
ルコンバータ）１９、ＷＤＴ（ウォッチドッグタイマ）
２０、ＣＰＧ（クロックパルスジェネレータ）２１、ポ
ートＡ２２、ポートＢ２３、ポートＣ２４、アドレスバ
ッファ２５、データ／アドレスバッファ２６などの複数
の機能モジュールから構成され、公知のＣＭＯＳ半導体
製造技術によって一つのシリコン基板などの半導体基板
に形成されている。

【００１４】ＣＰＵで実行されるプログラム命令は、Ｒ
ＯＭ１２だけでなくＲＡＭ１３にも格納することができ
るようになっている。また、ＲＡＭ１３は必しもＣＰＵ
と同一の半導体基板上に形成されている必要は無く、外
付けされて使用されてもよい。この場合に上記アドレス
バッファ２５、データ／アドレスバッファ２６を介して
アクセスされる。ＲＯＭ１２には、いわゆるマスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等を
適用することができる。

【００１５】低消費電力状態に遷移するための命令がＣ
ＰＵ１１で実行されて、制御信号が直接又は他の周辺機
能（例えばＷＤＴ２０）を介して、ＣＰＧ２１に入力さ
れる。このＣＰＧ２１は、本発明が適用された機能モジ
ュールとされる。低消費電力状態には、例えば、ＣＰＵ
１１が停止するモード（スリープ命令）、ＣＰＵ１１、
周辺機能及びＣＰＧ２１が停止するモード（スタンバイ
命令）がある。

【００１６】ポートＣ２４には、ＤＲＡＭ（ダイナミッ
クランダムアクセスメモリ）を直接インタフェースする
ための制御回路が含まれ、ＤＲＡＭに必要なＲＡＳ（ロ
ウアドレスストローブ）信号やＣＡＳ（カラムアドレス
ストローブ）信号が形成される。ポートＣ２４には、Ｄ
ＲＡＭに必要な制御信号（ＲＡＳ、ＣＡＳ等）を形成す
るためのクロックがＣＰＧ２１から供給される。

【００１７】ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、Ｄ
ＭＡＣ１４、ＢＵＳＣ１５、ＩＮＴＣ１６、ＳＣＩ１
７、ＴＩＭ１８、ＡＤＣ１９、ＷＤＴ２０、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５及びデータ／アドレスバッファ２６には、デューティ
５０パーセント未満のノンオーバラップクロックがＣＰ
Ｇ２１から供給される。

【００１８】また、ＤＲＡＭを直接インタフェースする
場合は、アドレスバッファ２５、データ／アドレスバッ
ファ２６は、ＤＲＡＭに必要なアドレスをマルチプレク
スして出力する。これにより、上記シングルチップマイ
クロコンピュータ１００は、ＤＲＡＭと直接接続された
システムを構成する。

【００１９】尚、この実施例のシングルチップマイクロ
コンピュータ１００は、電源電圧が５Ｖ付近のほか３Ｖ
付近の低電圧でも動作が可能である。

【００２０】図１には上記ＣＰＧ２１の主要部の構成例
が示される。

【００２１】入力クロックｆｉに同期する狭パルスｆａ
を形成するための狭パルス生成回路５１が設けられ、そ
れの後段に、上記狭パルスｆａのデューティを５０パー
セントに調整するためのデューティ補正回路３が配置さ
れる。上記狭パルス生成回路５１は、特に制限されない
が、入力クロックｆｉを微小時間遅延して論理反転する
ための遅延インバータ１と、この遅延インバータ１の入
力端子と出力端子のノア論理を得るためのノア回路２と
を含んで成る。ここで、上記遅延インバータは、等価的
に、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル
型ＭＯＳトランジスタとが直列接続されたものとされる
が、その場合において、適用されるトランジスタのＷ／
Ｌ（ゲート幅とゲート長との比）が小さくなるように調
整されることによって、所定の遅延時間が得られるよう
になっている。そのように入力クロックｆｉが遅延され
ることによって、ノア回路２でのノア論理は、入力クロ
ックｆｉに同期する狭パルスとされる。

【００２２】上記デューティ補正回路３の後段には、周
波数を２倍化するための周波数変換回路１０が設けられ
る。この周波数変換回路１０は、第１論理回路５２、第
２論理回路５４、デューティ補正回路８を含む。第１論
理回路５２は、上記デューティ補正回路３の出力である
デューティ５０パーセントの入力信号の立上りエッジに
同期する第１狭パルス信号ｆｄ、及び上記デューティ５
０パーセントの入力信号の立下がりエッジに同期する第
２狭パルス信号ｆｅを生成する機能を有する。この第１
論理回路５２は、特に制限されないが、上記デューティ
５０パーセントの入力信号を微小時間遅延して論理反転
するための遅延インバータ４と、この遅延インバータの
入力端子及び出力端子のナンド論理を得るためのナンド
回路５と、上記遅延インバータ４の入力端子及び出力端
子のノア論理を得るためのノア回路６とを含んで成る。
遅延インバータ４には、上記遅延インバータ１と同一構
成のものを適用することができる。

【００２３】上記第２論理回路５４は、上記第１狭パル
ス信号ｆｄと上記第２狭パルス信号ｆｅとを合成するこ
とにより、上記入力信号の２倍の周波数を有するパルス
信号ｆｇを生成する。この第２論理回路５４には、特に
制限されないが、上記ナンド回路５の論理出力と、上記
ノア回路６の論理出力との排他的論理和を得るための排
他的論理和回路７が適用される。

【００２４】上記排他的論理和回路７において、上記狭
パルス信号ｆｄと上記第２狭パルス信号ｆｅとが合成さ
れることにより、上記入力信号の２倍の周波数を有する
パルス信号とされるが、それのデューティが５０パーセ
ントではないため、後段のデューティ５０パーセントに
補正するためのデューティ補正回路８が配置され、この
デューティ補正回路８は基本的に前段のデューティ補正
回路３と同一構成とされる。

【００２５】図２には、上記デューティ補正回路３の構
成例が示される。

【００２６】上記デューティ補正回路３は、特に制限さ
れないが、入力されたクロックを遅延するための遅延回
路６０と、定電流源を介してキャパシタの充放電を制御
することによって上記遅延回路６０でのクロック遅延量
を制御するための遅延量制御回路７０とを含む。上記遅
延回路６０は、特に制限されないが、ｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１０とｎチャンネル型ＭＯＳトラ
ンジスタＮＭ１０とが、ｎチャンネル型ＭＯＳトランジ
スタＮＭ１１を介して直列接続され、ｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１０とｎチャンネル型ＭＯＳトラ
ンジスタＮＭ１１との結合箇所と低電位側電源Ｖｓｓと
の間にキャパシタＣ１が設けられて成る。ｐチャンネル
型ＭＯＳトランジスタＰＭ１０がオンされたときに、キ
ャパシタＣ１に蓄積された電荷が、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１０がオンされたときに放電され
る。このとき、ｎチャンネル型ＭＯＳトランジスタＮＭ
１１は、遅延量制御回路７０によって制御される可変抵
抗器として作用する。この遅延回路６０からのクロック
出力は、インバータＩＮＶ１０で反転される。この反転
出力は、クロックｆｃとして、後段回路へ出力されると
ともに、上記遅延量制御回路７０へ伝達される。

【００２７】上記遅延量制御回路７０は、特に制限され
ないが、それぞれ高電位側電源Ｖｄｄ、低電位側電源Ｖ
ｓｓに結合されることによって所定の定電流を回路へ供
給するように作用する定電流源４１，４２と、クロック
ｆｃを反転するため、互いに直列接続されたｐチャンネ
ル型ＭＯＳトランジスタＰＭ１１、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１２、及びその直列接続箇所に結合
されたキャパシタＣ２とを含む。

【００２８】遅延回路６０の入力状態がハイレベルから
ローレベルになったとき、キャパシタＣ１が急速に充電
され、インバータＩＮＶ１０の出力論理状態がローレベ
ルになる。すると、ｐチャンネル型ＭＯＳトランジスタ
ＰＭ１１がオンされ、定電流ＩＣが流れることによって
キャパシタＣ２が充電される。この充電によりｎチャン
ネル型ＭＯＳトランジスタＮＭ１１のゲート電極の電位
が上昇し、当該ＭＯＳトランジスタＮＭ１１のオン抵抗
が制御され、キャパシタＣ１の蓄積電荷の放電が可能と
される。しかし、ｎチャンネル型ＭＯＳトランジスタＮ
Ｍ１０がオフ状態であるため、キャパシタＣ１の蓄積電
荷は放電されずに、クロックｆｃはローレベルのままの
状態とされる。

【００２９】次に、入力クロックｆａがローレベルから
ハイレベルに変ると、ｐチャンネル型ＭＯＳトランジス
タＰＭ１０はオフ状態とされ、ｎチャンネル型ＭＯＳト
ランジスタＮＭ１１がオン状態とされる。すると、キャ
パシタＣ１の蓄積電荷が、ｎチャンネル型ＭＯＳトラン
ジスタＮＭ１０，ＮＭ１１を介して放電される。この放
電により、キャパシタＣ１の端子電位が、インバータＩ
ＮＶ１０の論理しきい値より低くなったとき、当該イン
バータＩＮＶ１０の出力論理が反転される。

【００３０】クロックｆａについてのデューティは、キ
ャパシタＣ２の充放電電流ＩＣ、ＩＤを制御することに
よって調整可能とされる。そのような充放電電流の制御
は、定電流源４１，４２の制御によって可能とされる。
ここで、クロックｆｃのデューティＤは、次式によって
示される。 Ｄ＝ＩＤ／（ＩＣ＋ＩＤ） 上式において、ＩＣ＝ＩＤのとき、５０パーセントのデ
ューティクロックが得られる。尚、ＩＣ＞ＩＤのときに
は、 Ｄ＝１／（ＩＣ／ＩＤ＋１）＜０．５ となり、５０パーセント未満のデューティクロックを得
ることができる。

【００３１】デューティ補正回路８は、デューティ補正
回路３と同一構成とされるので、それの詳細な説明は省
略する。

【００３２】次に、上記のように構成された実施例回路
の動作について説明する。

【００３３】図３には図１及び図２における主要部の動
作波形が示される。

【００３４】この実施例のシングルチップマイクロコン
ピュータ１００の外部に配置された振動子によって生成
された入力クロックｆｉが狭パルス生成回路５１に取込
まれることによって、いわゆるワンショットパルス等と
称される狭パルスｆａが生成される。この狭パルスｆａ
の周波数は、入力クロックｆｉに等しい。

【００３５】上記狭パルスｆａは、デューティ補正回路
３に入力され、ここで、デューティ５０パーセントに補
正され、補正済みパルスｆｃとして、第１論理回路５２
へ伝達される。補正済みパルスｆｃが遅延インバータ４
を介してナンド回路５及びノア回路６に入力されること
から、ナンド回路５の論理出力ｆｄは、上記補正済みパ
ルスｆｃの立上りエッジに同期する第１狭パルスとさ
れ、また、ノア回路６の論理出力ｆｅは、上記補正済み
パルスｆｃの立下がりエッジに同期する第２狭パルスと
される。そしてそのような第１狭パルスｆｄ、及び第２
狭パルスｆｅが排他的論理和回路７で合成されることに
よって、入力パルスｆｉ，補正済みパルスｆｃの２倍の
パルスｆｇが得られる。そのようなパルスｆｇが、後段
のデューティ補正回路８で、補正されることによって、
デューティ５０パーセントの出力パルスｆｏが得られ
る。特に制限されないが、この出力パルスｆｏは、ノン
オーバラップ生成のため、図示されないノンオーバラッ
プ生成回路に入力される。この実施例のマイクロコンピ
ュータの各機能ブロックへは、ノンオーバラップ生成回
路で生成されたノンオーバラップクロックが供給され
る。

【００３６】上記実施例によれば以下の作用効果が得ら
れる。

【００３７】（１）周波数変換回路１０により、デュー
ティ５０パーセントの入力信号の立上りエッジに同期す
る第１パルス信号ｆｄと、上記デューティ５０パーセン
トの入力信号の立下がりエッジに同期する第２パルス信
号ｆｅとが合成されることによって、入力信号の２倍の
周波数を有するパルス信号が生成され、それが、デュー
ティ補正回路８でデューティ５０パーセントに調整され
ることによって、入力信号の２倍の周波数を得ることが
できる。また、周波数変換回路１０と基本的に等しい回
路を複数段結合することによって、さらに高い周波数を
得ることができる。そのようにＰＬＬを使用しなくても
入力信号の２のｎ乗倍の周波数を有する信号を生成する
ことができるので、ＰＬＬを採用する場合に比して、外
付けのキャパシタや、それの外付けを可能とするための
外部ピンが不要とされる。

【００３８】（２）周波数変換回路１０は、ＰＬＬに比
して少ない構成素子数で構成できるため、ＣＰＧ２１の
占有面積の低減や消費電力の低減を図ることができる。

【００３９】（３）周波数変換回路１０により、デュー
ティ５０パーセントの入力信号の立上りエッジに同期す
る第１パルス信号ｆｄを生成するための回路と、上記デ
ューティ５０パーセントの入力信号の立下がりエッジに
同期する第２パルス信号ｆｅを生成するための回路と
で、一つの遅延インバータ４を共有することにより、周
波数変換回路１０の構成素子数の低減を図ることができ
る。

【００４０】次に他の実施例について説明する。

【００４１】上記デューティ補正回路３，８としては種
々の構成が考えられる。回路動作の安定化を図ったもの
として、図５に示される回路構成を挙げることができ
る。

【００４２】図５において、遅延回路７４は、ソースが
高電位側電源Ｖｄｄに接続されているｐチャンネル型Ｍ
ＯＳトランジスタＰＭ１と、互いに並列接続されている
ｐチャンネル型ＭＯＳトランジスタＰＭ２、及びｎチャ
ンネル型ＭＯＳトランジスタＮＭ１と、ソースが基準電
圧（ＧＮＤ）に接続されているｎチャンネル型ＭＯＳト
ランジスタＮＭ２と、キャパシタＣ１と、インバータＩ
ＮＶ１と、波形整形回路８０とで構成されている。波形
整形回路８０は、３個のインバータの結合によって構成
される。

【００４３】遅延量制御回路７５は、遅延回路７４から
の出力クロックルスｆｃを取込んで、その切換えを行う
スイッチ回路８４と、充電用定電流源８２と、放電用定
電流源８３と、それらを制御するカレントミラーかいろ
８５と、上記ｎチャンネル型ＭＯＳトランジスタＮＭ１
のゲート電圧となるキャパシタＣ２と、低消費電力状態
時に上記ＶＧをある電位に保つためのスイッチとしての
ｎチャンネル型ＭＯＳトランジスタＮＭ６から構成され
ている。

【００４４】上記並列に接続されているｐチャンネル型
ＭＯＳトランジスタＰＭ２と、ｎチャンネル型ＭＯＳト
ランジスタＮＭ１とのオン抵抗と、キャパシタＣ１の容
量の時定数が主たる遅延作用を生じさせている。この遅
延作用を調整するための制御電圧ＶＧは、制御回路７５
におけるキャパシタＣ２の電圧である。キャパシタＣ２
は、上記定電流源８２から充電されるか、又は上記定電
流源８３へ放電される。

【００４５】互いにスイッチ回路８４のｐチャンネル型
ＭＯＳトランジスタＰＭ３とｎチャンネル型ＭＯＳトラ
ンジスタＮＭ３は、波形整形回路８０からの出力クロッ
クルスｆｃを受けて、上記充電用定電流源８２及び上記
放電用定電流源８３を交互にキャパシタＣ２に接続する
ための切換回路を構成している。

【００４６】入力パルスｆａは、ｐチャンネル型ＭＯＳ
トランジスタＰＭ１とｎチャンネル型ＭＯＳトランジス
タＮＭ２とを駆動する。また、上記入力パルスｆａは、
同時にインバータＩＮＶ１を経て、ｐチャンネル型ＭＯ
ＳトランジスタＰＭ２のゲート電圧となる。

【００４７】入力パルスｆａがハイレベルからローレベ
ルに変わると、ｐチャンネル型ＭＯＳトランジスタＰＭ
１が導通し、ｎチャンネル型ＭＯＳトランジスタＮＭ２
が遮断されて、キャパシタＣ１は急速に充電される。従
って、入力パルスｆａの立ち下がり線と、それに対応す
る波形整形回路８０からの出力クロックパルスｆｃの立
ち下がり線との間の遅延時間は極めて小さい。また、同
時にインバータＩＮＶ１により反転され、ｐチャンネル
型ＭＯＳトランジスタＰＭ２が遮断されている。

【００４８】その結果、パルスＣＫ１３５はハイレベル
となり、波形整形回路８０によって反転されたクロック
ルスｆｃはローレベルとなる。

【００４９】上記遅延量制御回路７５の入力クロックｆ
ｃがローレベルの場合には、スイッチ回路７４のｐチャ
ンネル型ＭＯＳトランジスタＰＭ３が導通し、キャパシ
タＣ２は上記定電流源８２により急速に充電される。従
って、ＶＧは徐々にハイレベルとなり上記ｎチャンネル
型ＭＯＳトランジスタＮＭ１も徐々に導通する。しかし
ながら、上記ｎチャンネル型ＭＯＳトランジスタＮＭ２
は、非導通であるため、放電されずに上記キャパシタＣ
１を充電し続け、クロックｆｃはローレベルのままにな
っている。

【００５０】次に、入力パルスｆａがローレベルからハ
イレベルに変わると、上記ｐチャンネル型ＭＯＳトラン
ジスタＰＭ１は非導通となる。また、上記インバータＩ
ＮＶ１の出力はローレベルになり、上記ｐチャンネル型
ＭＯＳトランジスタＰＭ２は導通する。上記ｎチャンネ
ル型ＭＯＳトランジスタＮＭ２が導通し、上記キャパシ
タＣ１の電荷は上記ｎチャンネル型ＭＯＳトランジスタ
ＮＭ２と、上記ｐチャンネル型ＭＯＳトランジスタＰＭ
２と、上記ｎチャンネル型ＭＯＳトランジスタＮＭ１を
通って放電される。しかしながら、上記ｎチャンネル型
ＭＯＳトランジスタＮＭ１のゲート電圧は完全なハイレ
ベルでないため、上記ｎチャンネル型ＭＯＳトランジス
タＮＭ１のオン抵抗は高く、放電は徐々に行われる。

【００５１】さらに、クロックｆｃがローレベルである
期間中は、ｐチャンネル型ＭＯＳトランジスタＰＭ３が
導通して、上記定電流源８２からキャパシタＣ２を充電
し、クロックｆｃがハイレベルにある期間中は、ｎチャ
ンネル型ＭＯＳトランジスタＮＭ３が導通して、キャパ
シタＣ２は上記定電流源８３へ放電する。従って、制御
電圧ＶＧは、クロックｆｃのハイレベル期間がローレベ
ル期間に比して長いほど減少傾向が強い。そして、制御
電圧ＶＧが小さくなるほど、ｎチャンネル型ＭＯＳトラ
ンジスタＮＭ１のオン抵抗は大きくなり、その結果、立
ち下がり時の遅延時間が増大し、クロックルスｆｃのロ
ーレベル期間が減少する。

【００５２】ＭＯＳトランジスタのオン抵抗を利用した
遅延回路において、ＭＯＳトランジスタのゲート電圧が
低くなると、そのオン抵抗が急激に増加し、遅延量も急
激に増加する。それは、電源電圧が３Ｖ等の低電圧動作
において特に重視される。

【００５３】いま、ｎチャンネル型ＭＯＳトランジスタ
ＮＭ１のゲート電圧であるＶＧの電圧が低くなると、ｎ
チャンネル型ＭＯＳトランジスタＮＭ１のオン抵抗は増
加し、最終的には無限大となる。この場合にｐチャンネ
ル型ＭＯＳトランジスタＰＭ２とｎチャンネル型ＭＯＳ
トランジスタＮＭ２を並列に接続することにより、無限
大に増加するオン抵抗を制限することができる。もし、
そのようにＭＯＳトランジスタが並列接続されていない
場合にＭＯＳトランジスタのオン抵抗は、そのゲート電
圧ＶＧの微小変動に対し急激に変動する。ＭＯＳトラン
ジスタのゲート電圧の微小変動に対して、オン抵抗は大
きく変動することになる。パルス波形の遅延量は、この
抵抗に比例して増加するため、場合によっては、回路の
不安定動作につながる。

【００５４】本実施例では、カレントミラー回路８５の
貫通電流を防ぐためにｎチャンネル型ＭＯＳトランジス
タＮＭ５を設けている。ＣＰＵ１１によりスタンバイ命
令が実行されることにより、制御信号ＳＴ＊（＊はロー
アクティブを示す）がアサートされ、ｎチャンネル型Ｍ
ＯＳトランジスタＮＭ５がオフされることにより、カレ
ントミラー回路８５の動作が停止される。それにより、
遅延量制御回路７５の動作が停止されるので、消費電力
の低減を図ることができる。

【００５５】また、キャパシタＣ２を充放電する回路の
電位固定用に、高電位側電源Ｖｄｄ側にスイッチ回路と
してのｎチャンネル型ＭＯＳトランジスタＮＭ６を設け
ている。このｎチャンネル型ＭＯＳトランジスタＮＭ６
のゲート電極には、制御信号ＳＴ＊がインバータＩＮＶ
２で反転されてから伝達される。電位固定されたとき、
高電位側電源Ｖｄｄレベルよりスレッショルド電圧分、
電位をずらしている。これにより、ｎチャンネル型ＭＯ
ＳトランジスタＮＭ１のゲート電圧を、高電位側電源Ｖ
ｄｄと、低電位側電源Ｖｓｓとの中間電位に固定するこ
とができ、遅延量を調整するために必要な最大時間を減
らすことができる。

【００５６】尚、デューティ補正回路８も上記と同様に
構成することができる。

【００５７】図６にはＣＰＧ２１の他の構成例が示され
る。

【００５８】図６に示されるＣＰＧは、図３に示される
ＣＰＧに対して、さらに構成を付加したもので、入力パ
ルスｆｉに対して、２の２乗倍（４倍）のクロックｆｏ
´を得ることができる。

【００５９】すなわち、周波数変換回路１０の後段に
は、当該変換回路１０と同一構成の周波数変換回路１０
´が設けられる。この周波数変換回路１０´において、
同一機能を有するものには同一符号を用い、ダッシュを
付することによって区別している。このような構成によ
れば、デューティ補正回路８の出力パルスｆｏの立上り
エッジに同期した狭パルス、及び立下がりエッジに同期
したパルスとが、排他的論理和回路５４´により合成さ
れ、さらにそれが、デューティ補正回路８´で補正され
ることによって、デューティ５０パーセントのクロック
ｆｏ´が得られる。しかも、このデューティ５０パーセ
ントのクロックｆｏ´は、入力クロックｆｉの２倍化ク
ロックｆｏを、さらに２倍化したものとされるので、結
局、入力クロックｆｉを、４倍化したものに相当する。
同様に周波数変換回路を増設することによって、さらに
出力クロックの周波数を上げることができる。すなわ
ち、周波数変換回路を複数段結合することによって、入
力クロックｆｉに対して、２のｎ乗倍（ｎ＝２，３，
４，５…）のクロックを容易に得ることができる。

【００６０】図７にはＣＰＧ２１の他の構成例が示され
る。

【００６１】図７に示される周波数変換回路６８は、デ
ューティ５０パーセントの入力信号ｆｃの立上りエッジ
に同期する第１パルス信号ｆｄ´、及び上記デューティ
５０パーセントの入力信号ｆｃの立下がりエッジに同期
する第２パルス信号ｆｅ´を生成するための第１論理回
路６９と、上記第１パルス信号ｆｄ´と上記第２パルス
信号ｆｅ´とを合成することにより、上記入力信号ｆｃ
の２倍の周波数を有するパルス信号ｆｇを生成するため
の第２論理回路７１と、この第２論理回路７１の出力パ
ルスｆｇをデューティ５０パーセントに補正するための
デューティ補正回路８とを含んで成る。上記第１論理回
路６９は、デューティ５０パーセントの入力信号ｆｃを
微小時間遅延して論理反転するための遅延インバータ６
２と、この遅延インバータ６２の入力端子と出力端子と
のノア論理を得るためのノア回路６３と、上記デューテ
ィ５０パーセントの入力信号ｆｃを単に論理反転するた
めのインバータ６１と、このインバータの出力信号を微
小時間遅延して論理反転するための遅延インバータ６４
と、この遅延インバータ６４の入力端子と出力端子との
ノア論理を得るためのノア回路６５とを含む。また、上
記第２論理回路７１は、第１パルス信号ｆｄ´と、上記
第２パルス信号ｆｅ´とを合成するためのナンド回路６
６と、その論理出力を反転するためのインバータ６７と
を含んで成る。このように構成しても、入力信号ｆｃの
周波数を２倍化することができ、従って、上記実施例の
場合と同様の作用効果を得ることができる。

【００６２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００６３】例えば、遅延インバータは信号遅延機能と
論理反転機能とを、より少ない素子数で実現可能とする
ものであるが、同様の機能は他の回路構成によっても実
現することができる。例えば、この遅延インバータに代
えて、通常のインバータを多段結合して所定の遅延時間
を得るようにした回路を適用することもできる。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップマイクロコンピュータに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
積和演算の効率化によってリアルタイムなディジタル信
号処理能力を有するＤＳＰ（ディジタル・シグナル・プ
ロセッサ）など、データ処理装置に広く適用することが
できる。

【００６５】本発明は、少なくとも、クロックを取扱う
ことを条件に適用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、周波数変換回路により、デュー
ティ５０パーセントの入力信号の立上りエッジに同期す
る第１パルス信号と、上記デューティ５０パーセントの
入力信号の立下がりエッジに同期する第２パルス信号と
が合成されることによって、入力信号の２倍の周波数を
有するパルス信号が生成され、それが、デューティ５０
パーセントに調整されることによって、入力信号の２倍
の周波数を得ることができる。また、周波数変換回路を
複数段結合することによって、さらに高い周波数を得る
ことができる。そのようにＰＬＬを使用しなくても入力
信号の２のｎ乗倍の周波数を有する信号を生成すること
ができるので、ＰＬＬを採用する場合に比して、外付け
のキャパシタや、それの外付けを可能とするための外部
ピンが不要とされる。そして、上記周波数変換回路は、
ＰＬＬに比して少ない構成素子数で構成できるため、占
有面積の低減や消費電力の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＣＰＧの構成例回路図
である。

【図２】上記ＣＰＧに含まれるデューティ補正回路の構
成例回路図である。

【図３】上記ＣＰＧにおける主要部の動作タイミング図
である。

【図４】上記ＣＰＧを含むシングルチップマイクロコン
ピュータの構成例ブロック図である。

【図５】上記デューティ補正回路の他の構成例回路図で
ある。

【図６】上記ＣＰＧの他の構成例回路図である。

【図７】上記ＣＰＧのさらに他の構成例回路図である。

【符号の説明】

１，４，４´，６２，６４ 遅延インバータ ２ ノア回路 ３ デューティ補正回路 ５，５´ ナンド回路 ６，６´，６３，６５ ノア回路 ７，７´ 排他的論理和回路 ８，８´ デューティ補正回路 １０，１０´，６８ 周波数変換回路 ２１ ＣＰＧ（クロックパルスジェネレータ） ５１ 狭パルス生成回路 ５２，６９ 第１論理回路 ５４，７１ 第２論理回路 ６１，６７ インバータ ６６ ナンド回路 １００ シングルチップマイクロコンピュータ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力されたクロックの周波数を変換する
   ための周波数変換回路を含むクロック発生回路におい
   て、上記周波数変換回路は、デューティ５０パーセント
   の入力信号の立上りエッジに同期する第１パルス信号、
   及び上記デューティ５０パーセントの入力信号の立下が
   りエッジに同期する第２パルス信号を生成するための第
   １論理回路と、上記第１パルス信号と上記第２パルス信
   号とを合成することにより、上記入力信号の２倍の周波
   数を有するパルス信号を生成するための第２論理回路
   と、この第２論理回路の出力パルスをデューティ５０パ
   ーセントに補正するためのデューティ補正回路とを含ん
   で成ることを特徴とするクロック発生回路。
2. 【請求項２】 上記周波数変換回路が複数段結合されて
   成る請求項１記載のクロック発生回路。
3. 【請求項３】 上記第１論理回路は、上記デューティ５
   ０パーセントの入力信号を微小時間遅延して論理反転す
   るための遅延インバータと、この遅延インバータの入力
   端子及び出力端子のナンド論理を得るためのナンド回路
   と、上記遅延インバータの入力端子及び出力端子のノア
   論理を得るためのノア回路とを含んで成る請求項１記載
   のクロック発生回路。
4. 【請求項４】 上記第２論理回路は、上記ナンド回路の
   論理出力と、上記ノア回路の論理出力との排他的論理和
   を得るための排他的論理和回路とされた請求項３記載の
   クロック発生回路。
5. 【請求項５】 請求項１乃至４のいずれか１項記載のク
   ロック発生回路と、このクロック発生回路で発生された
   クロックに基づいて動作される複数の機能モジュールと
   を含んで成るデータ処理装置。