JP4283717B2 - 遅延補正回路 - Google Patents

Description

本発明は遅延回路の構成に関し、更に詳しくは遅延時間を一定にする遅延回路およびこの遅延回路を用いた電子回路の構成に関する。

遅延回路は、電子回路一般で広く使われている。遅延回路を用いた回路の例として２逓倍回路がある。２逓倍回路とは、源振信号を入力し、その出力信号を２倍速（２倍の周波数）にすることができる回路であって、ワンチップマイコンやＣＰＵ用のクロック回路などに使用されている。
ところで、源振信号を２倍にするには、動作する回路全てが利用するシステムクロック信号そのものを２倍にする方法がある。しかしながら、この方法では、特定の回路だけをさらに高速で動作させることができないばかりか、システムクロック信号が２倍になることで消費電力が増大してしまうといった問題がある。ゆえに、システムクロック信号そのものを２倍にするのではなく、２逓倍回路を用いて特定の回路に供給するクロック信号のみを２倍にすることが広く用いられている（例えば、特許文献１参照）。

また、低消費電力を強く求める電子回路（例えば、小型携帯機器や時計）では、無駄な電力の消費を止めるために頻繁に源振信号をＯＮ／ＯＦＦさせる事がある。すなわち、源振信号の入力と停止とを目的に合わせ頻繁に繰り返すのである。

上記のような、頻繁な源振信号のＯＮ／ＯＦＦにおいては、特許文献１に示した従来技術を用いた２逓倍回路では、ＯＮ直後の遅延時間と幾分動作した後の遅延時間とが異なってしまうという問題があった。
この遅延時間の違いは、特許文献１に示した従来技術を用いた２逓倍回路においては、逓倍信号のデューティの一時的な変動となり、この信号を使った内部回路の誤動作を引き起こすことがあり、回路を誤動作させるなどの問題があった。

図を用いて詳しく説明する。図９（ａ）〜（ｃ）は、特許文献１に示した従来技術を用いた２逓倍回路を示す図である。図９（ａ）は、２逓倍回路の構成を示す回路図である。図９（ｂ）は、特許文献１に示した従来技術にも用いられている一般的な遅延回路の構成を示す回路図である。図９（ｃ）は、２逓倍回路の入出力端子の電位変化を模式的に示した図である。

図９（ａ）において、１０２は源振信号回路、１０３は内部回路、９００は２逓倍回路、９０１は遅延回路、９０２は２入力エクスクルーシブオア（排他的ＯＲ）回路、９０３は入力端子、９０４は出力端子である。
２逓倍回路９００は、源振信号回路１０２からの信号を入力とする遅延回路９０１と、源振信号回路１０２からの信号と遅延回路９０１による遅延後の信号とを入力とする２入力エクスクルーシブオア回路９０２と、で構成している。
２逓倍回路９００は、源振信号回路１０２からの逓倍前の信号を入力とし逓倍信号を内部回路１０３に出力するものであって、２入力エクスクルーシブオア回路９０２の出力が２逓倍回路９００の出力として内部回路１０３に入力している。

次に、２逓倍回路９００の動作を説明する。２入力エクスクルーシブオア回路９０２は、入力信号の電位が異なるときは高電位であるＶＤＤ電位を出力し、それ以外は低電位であるＶＳＳ電位を出力する。
遅延回路９０１の遅延時間が源振信号回路１０２の出力の周期のおよそ１／４に設定した
場合、２入力エクスクルーシブオア回路９０２の出力がほぼデューティ５０％の２逓倍信号となる。

次に、遅延回路９０１を図９（ｂ）を用いて説明する。９０５はインバータ回路、９０６は抵抗、９０７は容量、１０７はＶＳＳ電位を供給する低電位電源線である。遅延回路９０１は、一般的に広く知られている遅延回路であって、入力端子９０３と出力端子９０４と、インバータ回路９０５と抵抗９０６と容量９０７と、から構成されている。なお、抵抗９０６と容量９０７とは、抵抗９０６の電流制限特性と容量９０７の充放電特性とを利用した遅延要素である。
回路は、図示しないＶＤＤ電位を供給する電源線（ＶＤＤ電源線）１０６と低電位であるＶＳＳ電位を供給する電源線（ＶＳＳ電源線）１０７との間の電位で動作する。
入力端子９０３は、インバータ回路９０５の入力に接続し、インバータ回路９０５の出力は抵抗９０６の一方の端子に接続し、抵抗９０６の他方の端子は、容量９０７の一方の端子と出力端子９０４とに接続している。容量９０７の他方の端子はＶＳＳ電源線１０７に接続している。なお、容量９０７の他方の端子は、ＶＳＳ電源線１０７に接続しなければならないわけではなく、ＶＤＤ電源線１０６に接続してもかまわない。

次に、遅延回路９０１の動作を図９（ｃ）を用いて説明する。図９（ｃ）は、図９（ａ）に示す２逓倍回路９００の電位変化を模式的に示した図である。
図中の１段目に入力端子９０３の電位を示し、２段目に出力端子９０４の電位を示し、３段目に２逓倍回路９００の出力電位を示す。図中の縦軸はＶＤＤ電位とＶＳＳ電位とを表すものであって、１段目または３段目と２段目とではそれぞれその高さが異なるが、これは波形を見やすくするためのものである。
源振信号回路１０２から信号が入力開始し、入力端子９０３の電位がＶＳＳ電位からＶＤＤ電位に変化すると、出力端子９０４の電位は、抵抗９０６と容量９０７との時定数に沿ってＶＳＳ電位から上昇する。源振信号回路１０２からの信号が反転し、入力端子９０３の電位がＶＤＤ電位からＶＳＳ電位に変化すると、出力端子９０４の電位は、同様に抵抗９０６と容量９０７との時定数に沿ってＶＤＤ電位から降下する。
源振信号回路１０２からの信号の反転にしたがって出力端子９０４の電位は、上昇と下降とを繰り返す。２入力エクスクルーシブオア回路９０２は、入力信号の電位が異なるときはＶＤＤ電位を出力し、それ以外はＶＳＳ電位を出力するから、２逓倍回路９００の出力は、入力端子９０３の信号を２倍の周波数にした信号となる。

特開２００２−０６４３６７号公報（第２頁、第５図）

ところが、特許文献１に示した従来技術を用いた２逓倍回路は、遅延回路がＯＮ直後の遅延時間と幾分動作した後の遅延時間とが異なるという問題がある。
詳しく説明する。源振信号回路１０２からの信号が入力された直後は、出力端子９０４の電位はＶＳＳ電位から上昇を開始しているのに対し、２回目の周期（Ｔ２）ではＶＳＳ電位より幾分ＶＤＤ電位寄りの高い電位から上昇を開始している。

出力端子９０４の電位の下降に関しても同様であり、源振信号回路１０２からの信号入力直後に比べ２回目の周期（Ｔ２）、３回目の周期（Ｔ３）と下降開始電位が１／２ＶＤＤ電位からＶＤＤ電位寄りに上がっている。なお、１／２ＶＤＤ電位とは、電源電位の２分の１の電位を示すものである。

出力端子９０４の出力信号を入力とする２入力エクスクルーシブオア回路９０２は、一般的に入力信号が１／２ＶＤＤ電位を横切ったときその出力の論理を変える。出力端子９
０４の信号の周期は図９（ｃ）に示すＴ１、Ｔ２、Ｔ３・・・のように徐々に変化して一定の値に収まる。図９（ｃ）に示したように、周期変動が最も大きいのは、源振信号回路１０２からの信号入力開始直後である。

逓倍出力信号のデューティを５０％に近づけるためには、遅延時間を源振信号周期の１／４程度にする必要があり、図９（ｃ）を使って説明したように、遅延回路の動作において、ＯＮ直後の遅延時間と幾分動作した後の遅延時間とが異なってしまい、図９（ａ）に示す２逓倍回路においては、逓倍出力信号のデューティの変動は避けられない。

図９（ａ）〜（ｃ）を用いて説明したように、特許文献１に示した従来技術を用いた２逓倍回路では、逓倍出力のデューティが変化してしまい、頻繁に逓倍回路をＯＮ／ＯＦＦする低消費電力回路では逓倍出力を入力とする内部回路で誤動作等の問題を引き起こしていた。

本発明の目的は上記欠点を解決し、例えば、低消費電力を要求される電子回路においても、２逓倍回路を安定に動作させる事が可能な遅延補正回路を提供することにある。

上記目的を達成するため、本発明は、以下のような構成を採用する。

源振信号を遅延する遅延回路と、遅延回路の出力と高電位電源線との間に設ける第１のスイッチ手段と、遅延回路の出力と低電位電源線との間に設ける第２のスイッチ手段と、第１のスイッチ手段と第２のスイッチ手段とを開閉制御する制御回路と、を有する遅延補正回路において、
制御回路は、源振信号の切り替わりにパルスを発生するパルス発生回路と、第１のスイッチ手段と第２のスイッチ手段とを開閉制御するスイッチ切り替え回路と、からなること
を特徴とする。

パルス発生回路は、抵抗と、容量と、インバータ回路と、論理合成回路と、を有するようにしてもよい。

スイッチ切り替え回路は、インバータ回路と、オア回路と、アンド回路と、を有するようにしてもよい。

第１のスイッチ手段は、ＰチャネルＭＯＳトランジスタであり、第２のスイッチ手段は、ＮチャネルＭＯＳトランジスタであり、
制御回路は、遅延回路の出力信号を元にして、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを交互にオンする信号を出力し、遅延回路の出力端子を、高電位電源線と低電位電源線とに交互に接続するようにしてもよい。

本発明の遅延補正回路は、遅延回路が動作を開始した直後の遅延時間と幾分動作した後の遅延時間とが等しく、かつ源振信号回路からの出力信号に同期することができるという特徴を有する。
本発明の遅延補正回路を２逓倍回路に応用すれば、従来の遅延回路を用いた２逓倍回路で問題となっていた、逓倍出力のデューティ変化やそれによる内部回路の誤動作を防止することができる。

以下、図を用いて本発明の実施の形態を詳述する。図１は、本発明の遅延補正回路１００を示す図であり、図２は、制御回路１０１の構成を示す図であり、図３は、パルス発生回路２００の構成を示す図であり、図４は、スイッチ切り替え回路２０１の構成を示す図である。図５は、遅延補正回路１００の動作を説明するタイミングチャートである。図６は、本発明の遅延補正回路１００を利用した２逓倍回路を説明する図である。

［遅延補正回路の説明：図１］
図１は、本発明の遅延補正回路１００を示すものである。１０１は制御回路、１０４は第１のスイッチ手段であるＰチャネルＭＯＳトランジスタ（ＰＭＯＳＦＥＴ）、１０５は第２のスイッチ手段であるＮチェネルＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）、１０６は高電位であるＶＤＤ電位を供給する電源線（ＶＤＤ電源線）、１０７は低電位であるＶＳＳ電位を供給する電源線（ＶＳＳ電源線）である。３００と４００とは制御回路１０１の入力端子、４０２と４０３とは制御回路１０１の出力端子である。９０３は遅延回路９０１の入力端子、９０４は遅延回路９０１の出力端子である。なお、１０２は源振信号回路、１０３は内部回路である。

本発明の遅延補正回路１００は、遅延回路９０１と、第１のスイッチ手段であるＰＭＯＳＦＥＴ１０４と、第２のスイッチ手段であるＮＭＯＳＦＥＴ１０５と、ＰＭＯＳＦＥＴ１０４とＮＭＯＳＦＥＴ１０５とを開閉制御する制御回路１０１と、ＶＤＤ電源線１０６と、ＶＳＳ電源線１０７と、を有している。
遅延回路９０１は、入力端子９０３と出力端子９０４とを有しており、その回路構成については後述する。制御回路１０１は、入力端子３００と入力端子４００と出力端子４０２と出力端子４０３とを有しており、その回路構成は後述する。

源振信号回路１０２の出力は、遅延回路９０１の入力端子９０３と接続するとともに制御回路１０１の入力端子４００に接続し、遅延回路９０１の出力端子９０４は内部回路１０３の入力に接続するとともに制御回路１０１の入力端子３００に接続する。
遅延回路９０１の出力端子９０４とＶＤＤ電源線１０６との間に、ＰＭＯＳＦＥＴ１０４を接続する。ＰＭＯＳＦＥＴ１０４は、ソースをＶＤＤ電源線１０６に接続し、ドレインを遅延回路９０１の出力端子９０４に接続する。
遅延回路９０１の出力端子９０４とＶＳＳ電源線１０７との間に、ＮＭＯＳＦＥＴ１０５を接続する。ＮＭＯＳＦＥＴ１０５は、ソースをＶＳＳ電源線１０７に接続し、ドレインを遅延回路９０１の出力端子９０４に接続する。
制御回路１０１の出力端子４０２は、ＰＭＯＳＦＥＴ１０４のゲートに接続し、制御回路１０１の出力端子４０３はＮＭＯＳＦＥＴ１０５のゲートに接続する。
このような構成にすることで、遅延補正回路１００は、源振信号回路１０２から入力する信号を遅延させ、内部回路１０３に出力する。

［遅延回路９０１の説明：図９（ｂ）］
遅延回路９０１は、一般的に広く用いられている遅延回路を用いることができる。例えば、図９（ｂ）に示すように、インバータ回路９０５と抵抗９０６と容量９０７とで信号を遅延する回路である。
以後の説明で、遅延回路９０１を説明する際には、この図９（ｂ）に示す回路を参照することにする。

［制御回路１０１の説明：図２］
次に、遅延補正回路１００を構成する制御回路１０１の構成を図２を用いて説明する。制御回路１０１は、源振信号の切り替わりにパルスを発生するパルス発生回路２００と、ＰＭＯＳＦＥＴ１０４とＮＭＯＳＦＥＴ１０５とを開閉制御するためのスイッチ切り替え回路２０１と、を有している。
パルス発生回路２００は、入力端子３００と出力端子３０１とを有している。スイッチ切り替え回路２０１は、入力端子４００、４０１と出力端子４０２、４０３とを有している。
パルス発生回路２００の出力端子３０１は、スイッチ切り替え回路２０１の入力端子４０１に接続する。

［パルス発生回路２００の説明：図３］
制御回路１０１を構成するパルス発生回路２００の構成を図３を用いて説明する。パルス発生回路２００は、源振信号の切り替わりに合わせてスイッチ切り替え回路２０１にパルス状の出力信号を入力させるための回路であり、その一例を示すと次のような構成となる。

パルス発生回路２００は、入力端子３００と、出力端子３０１と、抵抗３０４と、容量３０５と、インバータ回路３０２と、論理合成回路である２入力エクスクルーシブノア回路３０３と、を有している。
入力端子３００は、抵抗３０４の一方の端子とインバータ回路３０２の入力とに接続する。抵抗３０４の他方の端子は、２入力エクスクルーシブノア回路３０３の一方の入力に接続するとともにＶＳＳ電源線１０７との間に容量３０５を接続する。インバータ回路３０２の出力は、２入力エクスクルーシブノア回路３０３の他方の入力に接続し、２入力エクスクルーシブノア回路３０３の出力は、出力端子３０１に接続する。

パルス発生回路２００では、入力端子３００から入力する信号が、２つの信号に分かれ、各々を２入力エクスクルーシブノア回路３０３に入力する。２入力エクスクルーシブノア回路３０３に入力する一方の信号は、抵抗３０４と容量３０５とで作る時定数だけ遅延する信号であり、他方の信号は、インバータ回路３０２により入力端子３００から入力する信号を反転させた信号である。
この２つの信号が同時にＶＤＤ電位あるいはＶＳＳ電位である時のみ、出力端子３０１にはＶＤＤ電位の信号が出力される。それ以外は、ＶＳＳ電位の信号が出力される。
すなわち、パルス発生回路２００は、入力端子３００に印加する入力信号の立ち上がりかつ立ち下がりに同期して出力端子３０１から出力信号を発生する。
この出力信号は、入力端子３００からの入力信号と抵抗３０４と容量３０５との時定数とによって得られるパルス状の出力信号であって、後述するスイッチ切り替え回路２０１によってＰＭＯＳＦＥＴ１０４とＮＭＯＳＦＥＴ１０５とを開閉制御するための信号となる。

［スイッチ切り替え回路２０１の説明：図４］
次に、制御回路１０１を構成するスイッチ切り替え回路２０１の構成を図４を用いて説明する。スイッチ切り替え回路２０１は、ＰＭＯＳＦＥＴ１０４とＮＭＯＳＦＥＴ１０５とを開閉制御するための信号を出力端子４０２および４０３から出力する回路であり、その一例を示すと次のような構成となる。

スイッチ切り替え回路２０１は、入力端子４００および４０１と、出力端子４０２および４０３と、インバータ回路４０４と、２入力オア回路４０５と、２入力アンド回路４０６と、を有している。
入力端子４００は、２入力オア回路４０５の一方の入力に接続するとともに２入力アンド回路４０６の一方の入力に接続する。入力端子４０１は、インバータ回路４０４の入力に接続するとともに２入力アンド回路４０６の他方の入力に接続する。インバータ回路４０４の出力は、２入力オア回路４０５の他方の入力に接続する。２入力オア回路４０５の出力は出力端子４０２に接続し、２入力アンド回路４０６の出力は、出力端子４０３に接続する。

入力端子４００から入力する信号は、２つの信号に分かれ、２入力オア回路４０５の１つ目の入力と２入力アンド回路４０６の１つ目の入力となる。入力端子４０１から入力する信号は、２つの信号に分かれ、インバータ回路４０４の入力と２入力アンド回路４０６の２つ目の入力となる。
インバータ回路４０４の出力は、入力端子４０１から入力する信号が反転して出力され、２入力オア回路４０５の２つ目の入力となる。
２入力オア回路４０５は、２入力オア回路４０５の１つ目の入力と２つ目の入力との信号のいずれか一方がＶＤＤ電位である時のみ、出力端子４０２にＶＤＤ電位の信号を出力する。それ以外は、ＶＳＳ電位の信号を出力する。
２入力アンド回路４０６は、２入力アンド回路４０６の１つ目の入力と２つ目の入力との信号が同時にＶＤＤ電位である時のみ、出力端子４０３にＶＤＤ電位の信号を出力する。それ以外は、ＶＳＳ電位の信号を出力する。
すなわち、スイッチ切り替え回路２０１は、図２に示す入力端子３００に印加する入力信号の立ち上がりに同期して出力端子４０２から信号を発生し、かつ入力端子３００に印加する入力信号の立ち下りに同期して出力端子４０３から出力信号を発生する。図１に示すように、出力端子４０２からの信号でＰＭＯＳＦＥＴ１０４の動作を制御し、出力端子４０３からの信号でＮＭＯＳＦＥＴ１０５の動作を制御する。

［動作説明：図１〜図５］
次に、図１から図５を用いて、本発明の遅延補正回路１００の動作を説明する。図５は遅延回路１０１の動作を説明するタイミングチャートである。図中の１段目に遅延回路９０１の入力端子９０３の電位の様子を示す。２段目に制御回路１０１の出力端子４０２の電位の様子を、３段目に出力端子４０３の電位の様子を示す。４段目に遅延回路９０１の出力端子９０４の電位（つまり、制御回路１０１の入力端子３００の電位）の様子を示す。
図中の縦軸はＶＤＤ電位とＶＳＳ電位とを表すものであって、１段目から３段目と４段目とのタイミングチャートではその高さが異なるが、これは波形を見やすくするためのものである。

図１に示す源振信号回路１０２からの信号が入力端子９０３に印加すると、入力端子９０３の電位が変化し始める。この電位がＶＤＤ電位からＶＳＳ電位に変化すると、出力端子９０４の電位は、遅延回路９０１の抵抗９０６と容量９０７とが作る遅延時間にしたがって変化し、ＶＤＤ電位とＶＳＳ電位との１／２を越えた時点で次段の制御回路１０１の入力を変化させる。

制御回路１０１は、図２、図３、図４を用いて説明したように、遅延回路９０１の出力に同期して出力端子４０２と出力端子４０３から信号を出力する。すなわち、出力端子９０４の電位がＶＳＳ電位からＶＤＤ電位へと変化していき、ＶＤＤ電位とＶＳＳ電位との１／２を越えた時点で出力端子４０２から信号を出力する。
図５に示すように出力端子４０２の電位は、パルス発生回路２００から得られる遅延回路９０１の出力である出力端子９０４の信号に同期した信号を示している。
出力端子４０２がＶＳＳ電位を出力すると、ＰＭＯＳＦＥＴ１０４がＯＮして出力端子９０４の電位を強制的にＶＤＤ電位に引き上げる。

入力端子９０３の電位がＶＳＳ電位からＶＤＤ電位に変化し、出力端子９０４の電位がＶＤＤ電位から降下してＶＤＤ電位とＶＳＳ電位との１／２を越えると次段である制御回路１０１の入力を変化させ、パルス発生回路２００が遅延回路９０１の出力である出力端子９０４の信号に同期して出力端子４０３から信号を出力する。
出力端子４０３がＶＤＤ電位を出力すると、ＮＭＯＳＦＥＴ１０５がＯＮして出力端子
９０４の電位を強制的にＶＳＳ電位に引き下げる。

すなわち、出力端子９０４の電位は、入力端子９０３の電位がＶＤＤ電位とＶＳＳ電位とに変化する度に同様の動作を繰り返すが、いずれの場合もＶＳＳ電位かＶＤＤ電位の間の電位において上昇あるいは降下し、どちらの場合も同じ遅延回路９０１の抵抗９０６と容量９０７とで作る遅延時間で変化するため、出力端子９０４の電位は、常に図５に示す期間Ｔ１のように一定であり、かつ入力端子９０３の電位変化に同期する事になる。

以上のように本発明においては、遅延回路９０１がＯＮした直後の遅延時間と幾分動作した後の遅延時間とが等しく、かつ源振信号回路１０２からの入力信号に同期することができるため、内部回路の誤動作を防止することができる。

［本発明を利用した２逓倍回路の説明：図６］
本発明の遅延補正回路１００を利用して２逓倍回路を作成した場合、従来の遅延回路を用いた２逓倍回路で問題となっている、逓倍出力のデューティ変化やそれによる内部回路１０３の誤動作が発生しない。図６を用いて説明する。

図６は、本発明の遅延補正回路１００を利用する２逓倍回路である。この２逓倍回路は、遅延補正回路１００と２入力エクスクルーシブノア回路６０１とからなり、源振信号回路１０２の信号を２逓倍して内部回路１０３に入力する。

源振信号回路１０２は、遅延補正回路１００を構成する遅延回路９０１の入力端子９０３（図６には図示しない）に接続するとともに２入力エクスクルーシブノア回路６０１の一方の入力と接続する。遅延補正回路１００を構成する遅延回路９０１の出力端子９０４（図６には図示しない）は、２入力エクスクルーシブノア回路６０１の他方の入力と接続する。２入力エクスクルーシブノア回路６０１の出力は、内部回路１０３に接続する。

遅延補正回路１００の動作の説明で先述したように、遅延補正回路１００の出力は、源振信号回路１０２の出力に同期し、かつ遅延補正回路１００がＯＮ直後であっても幾分動作した後であっても遅延時間が同じであるため、２入力エクスクルーシブノア回路６０１の出力は源振信号回路１０２からの信号に同期しかつデューティが変化しない。したがって、本発明の遅延補正回路１００を利用して２逓倍回路を構成することで、従来の技術の問題を解決することができる。

［異なる２逓倍回路の説明：図７〜８］
次に、本発明である遅延補正回路１００を用いた図６とは異なる２逓倍回路について図７〜図８を用いて説明する。図７は、２逓倍回路を説明する図であり、図８は、図７に示した２逓倍回路の動作を示すタイミングチャートである。

図７に示す２逓倍回路において、既に説明した構成には同じ番号を付与しており、詳細な説明を省略する。
図７に示すごとく、この２逓倍回路は、遅延回路９０１と、第１のスイッチ手段であるＰＭＯＳＦＥＴ１０４と第２のスイッチ手段であるＮＭＯＳＦＥＴ１０５との２つのスイッチ手段と、抵抗７０７と容量７０９とインバータ７０１と論理合成回路である２入力アンド回路７０２とからなるパルス発生回路２２０と、スイッチ切り替え回路２０１と、２入力エクスクルーシブオア回路７０３と、を有している。
ＶＤＤ電源線１０６は、高電位であるＶＤＤ電位を供給する電源線であり、ＶＳＳ電源線１０７は、低電位であるＶＳＳ電位を供給する電源線である。ＶＤＤ電源線１０６とＶ
ＳＳ電源線１０７とは、各回路に電位を供給している。

源振信号回路１０２の出力は、遅延回路９０１の入力端子とスイッチ切り替え回路２０１の入力端子４００とに接続する。遅延回路９０１を構成するインバータ回路９０５の出力端子は、２入力エクスクルーシブオア回路７０３の一方の入力端子に接続する。
ＰＭＯＳＦＥＴ１０４とＮＭＯＳＦＥＴ１０５とは、遅延回路９０１の出力端子と２入力エクスクルーシブオア回路７０３の他方の入力端子との接続点からそれぞれＶＤＤ電源線１０６とＶＳＳ電源線１０７との間に設けている。
ＮＭＯＳＦＥＴ１０５は、ソースをＶＳＳ電源線１０７に接続し、ドレインを遅延回路９０１の出力端子に接続する。ＰＭＯＳＦＥＴ１０４は、ソースをＶＤＤ電源線１０６に接続し、ドレインを遅延回路９０１の出力端子に接続する。
２入力エクスクルーシブオア回路７０３の出力は、パルス発生回路２２０の入力端子に接続するとともに、内部回路１０３に接続する。
パルス発生回路２２０の出力端子は、スイッチ切り替え回路２０１の入力端子４０１に接続する。
スイッチ切り替え回路２０１の出力端子４０２は、ＰＭＯＳＦＥＴ１０４のゲートに接続し、出力端子４０３はＮＭＯＳＦＥＴ１０５のゲートに接続する。
パルス発生回路２２０は、抵抗７０７と容量７０９とインバータ７０１と２入力アンド回路７０２とを有している。パルス発生回路２２０の入力端子はインバータ回路７０１の入力端子と抵抗７０７の一方の端子に接続する。インバータ回路７０１の出力は、２入力アンド回路７０２の一方の入力端子と接続する。抵抗７０７の他方の端子は、２入力アンド回路７０２の他方の入力端子と接続するとともに、この接続点とＶＳＳ電源線１０７との間に容量７０９を設けている。

次に、図７及び図８を用いて、図７の２逓倍回路の動作を説明する。図８は図７の２逓倍回路の動作を説明するタイミングチャートである。
図中の１段目に源振信号回路１０２の出力端子の電位の様子を示し、２段目に２入力エクスクルーシブオア回路７０３の出力から得られる内部回路１０３の入力の電位、すなわち、この２逓倍回路の出力電位の様子を示し、３段目に２入力アンド回路７０２の出力端子の電位の様子を示し、４段目にスイッチ切り替え回路２０１の出力端子４０２出力の電位の様子を示し、５段目にスイッチ切り替え回路２０１の出力端子４０３の電位の様子を示し、６段目に２入力エクスクルーシブオア回路７０３の他方の入力端子の電位、すなわち、遅延回路９０１の出力電位の様子を示す。図中縦軸はＶＤＤ電位とＶＳＳ電位とを表すものであって、１段目から５段と６段とではその高さが異なるが、これは波形を見やすくするためのものである。

図７に示す源振信号回路１０２の出力の信号が遅延回路９０１のインバータ回路９０５の入力端子に印加すると、インバータ回路９０５の出力端子の電位が変化し始める。このインバータ回路９０５の入力端子の電位がＶＤＤ電位からＶＳＳ電位に変化すると、インバータ回路９０５の出力端子の電位は、インバータ回路９０５の入力端子の電位の反転信号であるＶＤＤ電位が出力され、２入力エクスクルーシブオア回路７０３の一方の入力端子に入力されるとともに、抵抗９０６と容量９０７とが作る時定数により遅延した信号が２入力エクスクルーシブオア回路７０３の他方の入力端子に入力される。

また、２入力エクスクルーシブオア回路７０３の出力端子から出力される信号は、パルス発生回路２２０のインバータ回路７０１によって反転された信号が２入力アンド回路７０２の一方の入力端子に入力されるとともに、抵抗７０７と容量７０９とで作る時定数だけ遅延する信号が２入力アンド回路７０２の他方の入力端子に入力される。
２入力アンド回路７０２の出力端子は、２つの入力信号が同時にＶＤＤ電位にある時のみＶＤＤ電位の信号を出力し、それ以外の時はＶＳＳ電位の信号を出力する。
すなわち、２入力アンド回路７０２の出力は、２入力エクスクルーシブオア回路７０３の出力信号の立ち下がりに同期して２入力アンド回路７０２の出力端子から出力信号を発生するもので、２入力エクスクルーシブオア回路７０３の出力信号の周期と抵抗７０７と容量７０９との値を選択する事で、図８の３段目に示すようなパルス状の出力信号を得ている。

また、２入力アンド回路７０２の出力信号が、スイッチ切り替え回路２０１の入力端子４０１に入力すると、先述したようにスイッチ切り替え回路２０１の出力端子４０２の出力信号は、図８の４段目に示すように２入力エクスクルーシブオア回路７０３の他方の入力の入力信号の立ち上がりに同期して信号が発生し、スイッチ切り替え回路２０１の出力端子４０３の出力信号は、図８の５段目に示すように２入力エクスクルーシブオア回路７０３の他方の入力の入力信号の立ち下がりに同期して信号が発生する。

図７に示す源振信号回路１０２からの信号が、インバータ回路９０５の入力端子に印加すると、インバータ回路９０５の出力端子の電位が変化し始める。このインバータ回路９０５の入力端子の電位がＶＤＤ電位からＶＳＳ電位に変化すると、インバータ回路９０５の出力端子の電位は、インバータ回路９０５の入力端子の電位の反転信号であるＶＤＤ電位が出力され、２入力エクスクルーシブオア回路７０３の一方の入力端子に入力されるとともに、抵抗９０６と容量９０７とが作る時定数により遅延した信号が２入力エクスクルーシブオア回路７０３の他方の入力端子に入力される。２入力エクスクルーシブオア回路７０３の他方の入力が、抵抗９０６と容量９０７とが作る遅延時間にしたがってＶＳＳ電位からＶＤＤ電位へと変化していき、ＶＳＳ電位とＶＤＤ電位との１／２を越えた時点で、２入力エクスクルーシブオア回路７０３の出力が、ＶＤＤ電位からＶＳＳ電位へ変化する。
すなわち、スイッチ切り替え回路２０１の出力端子４０２の出力信号がＶＳＳ電位となり、ＰＭＯＳＦＥＴ１０４がＯＮし、図９の６段目に示すように２入力エクスクルーシブオア回路７０３の他方の入力の電位を強制的にＶＤＤ電位へ引き上げる。

また、インバータ回路９０５の入力端子の電位がＶＳＳ電位からＶＤＤ電位に変化すると、インバータ回路９０５の出力端子の電位は、インバータ回路９０５の入力端子の電位の反転信号であるＶＳＳ電位が出力され、２入力エクスクルーシブオア回路７０３の一方の入力端子に入力されるとともに、２入力エクスクルーシブオア回路７０３の他方の入力が、抵抗９０６と容量９０７とが作る遅延時間にしたがってＶＤＤ電位からＶＳＳ電位へと変化していき、ＶＤＤ電位とＶＳＳ電位との１／２を越えた時点で、２入力エクスクルーシブオア回路７０３の出力が、ＶＤＤ電位からＶＳＳ電位へ変化する。
すなわち、スイッチ切り替え回路２０１の出力端子４０３の出力信号がＶＤＤ電位となり、ＮＭＯＳＦＥＴ１０５がＯＮし、図９の第６段目に示すように２入力エクスクルーシブオア回路７０３の他方の入力の電位を強制的にＶＳＳ電位へ引き下げる。

２入力エクスクルーシブオア回路７０３の他方の入力の電位は、源振信号回路１０２の出力の電位がＶＤＤ電位とＶＳＳ電位とに変化する度に同様の動作を繰り返すが、いずれの場合もＶＳＳ電位かＶＤＤ電位の間の電位において上昇あるいは降下し、どちらの場合も同じ抵抗９０６と容量９０７とで作る遅延時間で変化するため、２入力エクスクルーシブオア回路７０３の他方の入力の電位は、常に図９の６段目に示す期間Ｔ１のように一定であり、かつ源振信号回路１０２の出力の電位変化に同期する事になる。

以上のように、本発明である遅延補正回路１００を用いた図６とは異なる２逓倍回路においても、図８の２逓倍回路が起動した直後の２入力エクスクルーシブオア回路７０３の他方の入力の信号の遅延時間と幾分動作した後の遅延時間とが等しく、かつ源振信号回路１０２からの出力信号に同期することができ、２入力エクスクルーシブオア回路７０３の
出力から得られる内部回路１０３の入力の信号は、図９の２段目に示すように源振信号回路１０２からの信号に同期しかつデューティが変化しない。

本発明の遅延補正回路は、遅延回路によって遅延された信号を、第１のスイッチ手段と第２のスイッチ手段と、パルス発生回路とスイッチ切り替え回路とからなる制御回路とを用いて補正し、遅延時間を常に一定にすることができる。このため、この遅延補正回路を２逓倍回路に用いた場合、源振信号に同期しかつデューティが変化しない２逓倍回路を得ることができる。したがって、頻繁に源振信号をＯＮ／ＯＦＦさせ低消費電力を強く求める小型携帯機器や時計用の回路に適用することができる。

本発明の遅延補正回路の構成を説明する図である。 本発明の遅延補正回路の制御回路１０１の構成を説明する図である。 本発明の遅延補正回路のパルス発生回路２００の構成を説明する図である。 本発明の遅延補正回路のスイッチ切り替え回路２０１の構成を説明する図である。 本発明の遅延補正回路の動作を示すタイミングチャートである。 本発明の遅延補正回路を用いた実施例１に示す２逓倍回路の構成を説明する図である。 本発明の遅延補正回路を用いた実施例２に示す２逓倍回路の構成を説明する図である。 本発明の遅延補正回路を用いた実施例２に示す２逓倍回路の動作を説明するタイミングチャートである。 従来技術を説明する図である。

符号の説明

１００ 遅延補正回路
１０１ 制御回路
１０２ 源振信号回路
１０３ 内部回路
１０４ 第１のスイッチ手段
１０５ 第２のスイッチ手段
１０６ 高電位電源線
１０７ 低電位電源線
２００ パルス発生回路
２０１ スイッチ切り替え回路
２２０ パルス発生回路
３００ 入力端子
３０１ 出力端子
３０２ インバータ回路
３０３ ２入力エクスクルーシブノア回路
３０４ 抵抗
３０５ 容量
４００ 入力端子
４０１ 入力端子
４０２ 出力端子
４０３ 出力端子
４０４ インバータ回路
４０５ ２入力オア回路
４０６ ２入力アンド回路
６０１ ２入力エクスクルーシブノア回路
７０１ インバータ回路
７０２ ２入力アンド回路
７０３ ２入力エクスクルーシブオア回路
７０７ 抵抗
７０９ 容量
９０１ 遅延回路
９０２ ２入力エクスクルーシブオア回路
９０３ 入力端子
９０４ 出力端子
９０５ インバータ回路
９０６ 抵抗
９０７ 容量

Claims (4)

1. 源振信号を遅延する遅延回路と、該遅延回路の出力と高電位電源線との間に設ける第１のスイッチ手段と、該遅延回路の出力と低電位電源線との間に設ける第２のスイッチ手段と、前記第１のスイッチ手段と前記第２のスイッチ手段とを開閉制御する制御回路と、を有する遅延補正回路において、
   前記制御回路は、前記源振信号の切り替わりにパルスを発生するパルス発生回路と、前記第１のスイッチ手段と前記第２のスイッチ手段とを開閉制御するスイッチ切り替え回路と、からなることを特徴とする遅延補正回路。
2. 前記パルス発生回路は、抵抗と、容量と、インバータ回路と、論理合成回路と、を有することを特徴とする請求項１に記載の遅延補正回路。
3. 前記スイッチ切り替え回路は、インバータ回路と、オア回路と、アンド回路と、を有することを特徴とする請求項１または請求項２に記載の遅延補正回路。
4. 前記第１のスイッチ手段は、ＰチャネルＭＯＳトランジスタであり、前記第２のスイッチ手段は、ＮチャネルＭＯＳトランジスタであり、
   前記制御回路は、前記遅延回路の出力信号を元にして、前記ＰチャネルＭＯＳトランジスタと前記ＮチャネルＭＯＳトランジスタとを交互にオンする信号を出力し、前記遅延回路の出力端子を、高電位電源線と低電位電源線とに交互に接続することを特徴とする請求項１から３のいずれか１つに記載の遅延補正回路。

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