JPH08251016A - 論理回路 - Google Patents
論理回路Info
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- JPH08251016A JPH08251016A JP7050981A JP5098195A JPH08251016A JP H08251016 A JPH08251016 A JP H08251016A JP 7050981 A JP7050981 A JP 7050981A JP 5098195 A JP5098195 A JP 5098195A JP H08251016 A JPH08251016 A JP H08251016A
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- vcc
- switch
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- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract
(57)【要約】
【目的】 出力の振幅をＶccとした時にスイッチング時
における消費エネルギーを (1/2)ＣＶcc2 より小さくす
ることができる論理回路を提供すること。 【構成】 電源電位（Ｖcc）と接地電位（ＧＮＤ）との
間に３個の中間電源電位（Ｖm1，Ｖm2，Ｖm3）を持ち、
Ｖccは第１のスイッチＳＷ13を介して出力線に接続さ
れ、ＧＮＤは第２のスイッチＳＷ03を介して出力線に接
続され、Ｖm1〜Ｖm3は各々、第３のスイッチＳＷ10〜12
と第１の整流器Ｄ10〜12を直列に接続したものと、第４
のスイッチＳＷ00〜02と第２の整流器Ｄ00〜02を直列接
続したものとを並列接続したものを介して出力線に接続
され、第１の整流器Ｄ10〜12は該当するＶm1〜Ｖm3より
出力電位が低い時のみ電流が流れ、第２の整流器Ｄ00〜
02は該当するＶm1〜Ｖm3より出力電位が高い時のみ電流
が流れることを特徴とする。
における消費エネルギーを (1/2)ＣＶcc2 より小さくす
ることができる論理回路を提供すること。 【構成】 電源電位（Ｖcc）と接地電位（ＧＮＤ）との
間に３個の中間電源電位（Ｖm1，Ｖm2，Ｖm3）を持ち、
Ｖccは第１のスイッチＳＷ13を介して出力線に接続さ
れ、ＧＮＤは第２のスイッチＳＷ03を介して出力線に接
続され、Ｖm1〜Ｖm3は各々、第３のスイッチＳＷ10〜12
と第１の整流器Ｄ10〜12を直列に接続したものと、第４
のスイッチＳＷ00〜02と第２の整流器Ｄ00〜02を直列接
続したものとを並列接続したものを介して出力線に接続
され、第１の整流器Ｄ10〜12は該当するＶm1〜Ｖm3より
出力電位が低い時のみ電流が流れ、第２の整流器Ｄ00〜
02は該当するＶm1〜Ｖm3より出力電位が高い時のみ電流
が流れることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置或いは個別
半導体を組み合わせて用いられる論理回路に係わり、特
に消費電力の低減をはかった論理回路に関する。
半導体を組み合わせて用いられる論理回路に係わり、特
に消費電力の低減をはかった論理回路に関する。
【０００２】
【従来の技術】従来の論理回路、例えばＭＯＳトランジ
スタで構成したＣＭＯＳインバータの回路構成を図１１
（ａ）に、その動作波形を同図（ｂ）に示す。入力が接
地電位（ＧＮＤ）から電源電位（Ｖcc）まで振幅する
と、出力が反転して、ＶccからＧＮＤまで振幅する。出
力がＧＮＤからＶccに上がる時、ｐＭＯＳトランジスタ
の“ＯＮ”時の抵抗により出力の負荷Ｃに電荷が溜まる
まで、この抵抗内で熱が発生しエネルギーを消費する。
このエネルギーは (1/2)ＣＶcc2となる。同様に、出力
がＶccからＧＮＤに下がる時もｎＭＯＳトランジスタ内
の抵抗により熱を発生し、消費エネルギーは (1/2)ＣＶ
cc2 となる。一般に、出力がＶcc→ＧＮＤ→Ｖccを１周
期とした時の消費エネルギーは、 (1/2)ＣＶcc2 ＋ (1/2)ＣＶcc2 ＝ＣＶcc2 となる。消費電力は周波数をｆとするとＣＶcc2 ｆとな
る。
スタで構成したＣＭＯＳインバータの回路構成を図１１
（ａ）に、その動作波形を同図（ｂ）に示す。入力が接
地電位（ＧＮＤ）から電源電位（Ｖcc）まで振幅する
と、出力が反転して、ＶccからＧＮＤまで振幅する。出
力がＧＮＤからＶccに上がる時、ｐＭＯＳトランジスタ
の“ＯＮ”時の抵抗により出力の負荷Ｃに電荷が溜まる
まで、この抵抗内で熱が発生しエネルギーを消費する。
このエネルギーは (1/2)ＣＶcc2となる。同様に、出力
がＶccからＧＮＤに下がる時もｎＭＯＳトランジスタ内
の抵抗により熱を発生し、消費エネルギーは (1/2)ＣＶ
cc2 となる。一般に、出力がＶcc→ＧＮＤ→Ｖccを１周
期とした時の消費エネルギーは、 (1/2)ＣＶcc2 ＋ (1/2)ＣＶcc2 ＝ＣＶcc2 となる。消費電力は周波数をｆとするとＣＶcc2 ｆとな
る。
【０００３】このように、論理回路における消費エネル
ギーは本質的に (1/2)ＣＶcc2 になり、Ｖccを下げなけ
れば消費エネルギーを減らすことはできない。また、Ｖ
ccを下げると低消費電力化となるが、Ｖccの下限は各Ｍ
ＯＳトランジスタのしきい値電圧Ｖtp，Ｖtnで制限され
る。例えばＶccを下げると、動作速度が遅くなる等の問
題がある。
ギーは本質的に (1/2)ＣＶcc2 になり、Ｖccを下げなけ
れば消費エネルギーを減らすことはできない。また、Ｖ
ccを下げると低消費電力化となるが、Ｖccの下限は各Ｍ
ＯＳトランジスタのしきい値電圧Ｖtp，Ｖtnで制限され
る。例えばＶccを下げると、動作速度が遅くなる等の問
題がある。
【０００４】
【発明が解決しようとする課題】上述したように従来の
論理回路においては、振幅Ｖccを持つ場合、スイッチン
グ時の消費エネルギーは本質点に負荷容量Ｃに対して
(1/2)ＣＶcc2 となり、Ｖccを下げなければ消費エネル
ギーは低減できない問題点があった。
論理回路においては、振幅Ｖccを持つ場合、スイッチン
グ時の消費エネルギーは本質点に負荷容量Ｃに対して
(1/2)ＣＶcc2 となり、Ｖccを下げなければ消費エネル
ギーは低減できない問題点があった。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、出力の振幅がＶccであ
ってもスイッチング時の消費エネルギーを (1/2)ＣＶcc
2 より小さくすることができる論理回路を提供すること
にある。
ので、その目的とするところは、出力の振幅がＶccであ
ってもスイッチング時の消費エネルギーを (1/2)ＣＶcc
2 より小さくすることができる論理回路を提供すること
にある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次のような構成を採用している。即ち本発
明（請求項１）は、出力の振幅がＶccとなる論理回路に
おいて、電源電位（Ｖcc）と接地電位（ＧＮＤ）の間に
１個以上の中間電源電位（Ｖｍ）を持ち、電源端及び接
地端はそれぞれスイッチを介して出力線に接続され、中
間電源端はスイッチと整流器を直列に接続したもの、又
はスイッチと整流器の両方を兼ね備えたものを介して出
力線に接続されてなることを特徴とする。
に、本発明は次のような構成を採用している。即ち本発
明（請求項１）は、出力の振幅がＶccとなる論理回路に
おいて、電源電位（Ｖcc）と接地電位（ＧＮＤ）の間に
１個以上の中間電源電位（Ｖｍ）を持ち、電源端及び接
地端はそれぞれスイッチを介して出力線に接続され、中
間電源端はスイッチと整流器を直列に接続したもの、又
はスイッチと整流器の両方を兼ね備えたものを介して出
力線に接続されてなることを特徴とする。
【０００７】また、本発明（請求項２）は、出力の振幅
がＶccとなる論理回路において、電源電位（Ｖcc）と接
地電位（ＧＮＤ）の間にｎ−１個の中間電源電位（Ｖm1
〜Ｖm(n-1)）を持ち（ｎ＞２）、電源端は第１のスイッ
チを介して出力線に接続され、接地端は第２のスイッチ
を介して出力線に接続され、複数の中間電源端は各々、
第３のスイッチと第１の整流器を直列に接続したもの又
は第３のスイッチと第１の整流器の両方を兼ね備えたも
のと、第４のスイッチと第２の整流器を直列接続したも
の又は第４のスイッチと第２の整流器の両方を兼ね備え
たものと、を並列接続したものを介して出力線に接続さ
れ、第１の整流器は該当する中間電源電位（Ｖm1〜Ｖm
(n-1)）より出力電位が低い時のみ電流が流れ、第２の
整流器は該当する中間電源電位（Ｖm1〜Ｖm(n-1)）より
出力電位が高い時のみ電流が流れることを特徴とする。
がＶccとなる論理回路において、電源電位（Ｖcc）と接
地電位（ＧＮＤ）の間にｎ−１個の中間電源電位（Ｖm1
〜Ｖm(n-1)）を持ち（ｎ＞２）、電源端は第１のスイッ
チを介して出力線に接続され、接地端は第２のスイッチ
を介して出力線に接続され、複数の中間電源端は各々、
第３のスイッチと第１の整流器を直列に接続したもの又
は第３のスイッチと第１の整流器の両方を兼ね備えたも
のと、第４のスイッチと第２の整流器を直列接続したも
の又は第４のスイッチと第２の整流器の両方を兼ね備え
たものと、を並列接続したものを介して出力線に接続さ
れ、第１の整流器は該当する中間電源電位（Ｖm1〜Ｖm
(n-1)）より出力電位が低い時のみ電流が流れ、第２の
整流器は該当する中間電源電位（Ｖm1〜Ｖm(n-1)）より
出力電位が高い時のみ電流が流れることを特徴とする。
【０００８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 出力電位は接地電位（ＧＮＤ）と電源電位（Ｖcc）
の間で動作し、出力電位が電源電位（Ｖcc）から接地電
位（ＧＮＤ）に下がる場合は、第４のスイッチのうち高
い電位につながるものから順にＯＮし、最後に第２のス
イッチをＯＮして出力電位を接地電位に保ち、逆に出力
電位が接地電位（ＧＮＤ）から電源電位（Ｖcc）に上が
る場合は、第３のスイッチのうち低い電位につながるも
のから順にＯＮし、最後に第１のスイッチをＯＮして出
力電位を電源電位に保つこと。 (2) 出力電位の上げ，下げの各々において、各スイッチ
のうち少なくとも２つは同時にＯＮしている状態が存在
すること。 (3) 中間電源電位（Ｖm1〜Ｖm(n-1)）は、半導体チップ
等の回路内で発生させること。 (4) 中間電源電位（Ｖm1〜Ｖm(n-1)）は、半導体チップ
外等で交流直流変換で直接発生させること。 (5) 中間電源電位（ＶM1〜Ｖm(n-1)）には大きな安定化
容量を持たせること。 (6) 本論理回路を集積回路内のクロック駆動線、出力バ
ッファ等の負荷の大きい一部の回路や複数本あり消費電
力の大きなバス回路に用いること。
は、次のものがあげられる。 (1) 出力電位は接地電位（ＧＮＤ）と電源電位（Ｖcc）
の間で動作し、出力電位が電源電位（Ｖcc）から接地電
位（ＧＮＤ）に下がる場合は、第４のスイッチのうち高
い電位につながるものから順にＯＮし、最後に第２のス
イッチをＯＮして出力電位を接地電位に保ち、逆に出力
電位が接地電位（ＧＮＤ）から電源電位（Ｖcc）に上が
る場合は、第３のスイッチのうち低い電位につながるも
のから順にＯＮし、最後に第１のスイッチをＯＮして出
力電位を電源電位に保つこと。 (2) 出力電位の上げ，下げの各々において、各スイッチ
のうち少なくとも２つは同時にＯＮしている状態が存在
すること。 (3) 中間電源電位（Ｖm1〜Ｖm(n-1)）は、半導体チップ
等の回路内で発生させること。 (4) 中間電源電位（Ｖm1〜Ｖm(n-1)）は、半導体チップ
外等で交流直流変換で直接発生させること。 (5) 中間電源電位（ＶM1〜Ｖm(n-1)）には大きな安定化
容量を持たせること。 (6) 本論理回路を集積回路内のクロック駆動線、出力バ
ッファ等の負荷の大きい一部の回路や複数本あり消費電
力の大きなバス回路に用いること。
【０００９】
【作用】出力電位を電源電位（Ｖcc）から接地電位（Ｇ
ＮＤ）に下げる場合を考える。まず、例えば複数の中間
電源電位（Ｖm1〜Ｖm(n-1)）のうちの最も高い電位（Ｖ
m1）につながるスイッチ、例えば第４のスイッチをＯＮ
することにより、電源電位（Ｖcc）と中間電源電位（Ｖ
m1）の電位差（Ｖcc−Ｖm1）でＶccからＶm1に電流が流
れ、このとき第４のスイッチのＯＮ抵抗内で熱エネルギ
ーを消費する。この消費エネルギーは (1/2)Ｃ（Ｖcc−
Ｖm1）2 となるが、電源電位（Ｖcc）から接地電位（Ｇ
ＮＤ）まで振幅した従来の (1/2)Ｃ（Ｖcc）2 に比べ小
さくなるのは勿論のこと、電位差が小さい分が２乗で消
費熱エネルギーは小さくなる。
ＮＤ）に下げる場合を考える。まず、例えば複数の中間
電源電位（Ｖm1〜Ｖm(n-1)）のうちの最も高い電位（Ｖ
m1）につながるスイッチ、例えば第４のスイッチをＯＮ
することにより、電源電位（Ｖcc）と中間電源電位（Ｖ
m1）の電位差（Ｖcc−Ｖm1）でＶccからＶm1に電流が流
れ、このとき第４のスイッチのＯＮ抵抗内で熱エネルギ
ーを消費する。この消費エネルギーは (1/2)Ｃ（Ｖcc−
Ｖm1）2 となるが、電源電位（Ｖcc）から接地電位（Ｇ
ＮＤ）まで振幅した従来の (1/2)Ｃ（Ｖcc）2 に比べ小
さくなるのは勿論のこと、電位差が小さい分が２乗で消
費熱エネルギーは小さくなる。
【００１０】次に、２番目に低い中間電源電位（Ｖm2）
につながるスイッチの第４のスイッチをＯＮすることで
出力はＶm1からＶm2に下がり、同様に消費エネルギーは
(1/2)Ｃ（Ｖm1−Ｖm2）2 となる。このとき、Ｖm2より
電位の高い中間電位Ｖm1につながる第４のスイッチはＯ
Ｎしたままでも、出力電位がＶm1より下がった場合は第
２の整流器により電流が流れず、より電位の高い中間電
位からの漏れはなくなる。同様に、最も低い中間電源電
位まで出力電位が下がった後、最後にＧＮＤにつながる
第２のスイッチがＯＮし、出力はＧＮＤまで下がる。Ｇ
ＮＤにつながるスイッチはより低い電源電位が無いため
整流器は有用となる。
につながるスイッチの第４のスイッチをＯＮすることで
出力はＶm1からＶm2に下がり、同様に消費エネルギーは
(1/2)Ｃ（Ｖm1−Ｖm2）2 となる。このとき、Ｖm2より
電位の高い中間電位Ｖm1につながる第４のスイッチはＯ
Ｎしたままでも、出力電位がＶm1より下がった場合は第
２の整流器により電流が流れず、より電位の高い中間電
位からの漏れはなくなる。同様に、最も低い中間電源電
位まで出力電位が下がった後、最後にＧＮＤにつながる
第２のスイッチがＯＮし、出力はＧＮＤまで下がる。Ｇ
ＮＤにつながるスイッチはより低い電源電位が無いため
整流器は有用となる。
【００１１】上記結果として、例えばＶccとＧＮＤ間を
等しくｎ分割して、ｎ−１個の中間電源電位を持った場
合、出力がＶccからＧＮＤになった時、その消費エネル
ギーは従来の (1/2)Ｃ（Ｖcc）2 に比べ本発明は (1/2)Ｃ（Ｖcc／ｎ）2 ×ｎ＝ (1/n)｛(1/2) Ｃ（Ｖc
c）2 ｝ と１／ｎに低減される。同様にして、出力がＧＮＤから
Ｖccになる時は、複数の中間電源電位（Ｖm1〜Ｖm(n-
1)）につなげる第３のスイッチを低い方から順にＯＮす
ることにより、消費エネルギーを低減できる。
等しくｎ分割して、ｎ−１個の中間電源電位を持った場
合、出力がＶccからＧＮＤになった時、その消費エネル
ギーは従来の (1/2)Ｃ（Ｖcc）2 に比べ本発明は (1/2)Ｃ（Ｖcc／ｎ）2 ×ｎ＝ (1/n)｛(1/2) Ｃ（Ｖc
c）2 ｝ と１／ｎに低減される。同様にして、出力がＧＮＤから
Ｖccになる時は、複数の中間電源電位（Ｖm1〜Ｖm(n-
1)）につなげる第３のスイッチを低い方から順にＯＮす
ることにより、消費エネルギーを低減できる。
【００１２】さらに本発明は整流器を用いるため、各中
間電源電位につながるスイッチを順に僅かな遅延を入れ
てＯＮしていくだけで実現できる。即ち、次のスイッチ
をＯＮする前に前のスイッチをＯＦＦする必要がなく、
自動的に極めて高速に電源電位の切り換えができる。一
度ＯＮした各中間電源電位のスイッチは次に出力がＧＮ
ＤからＶcc、ＶccからＧＮＤに切り換わる前にゆっくり
ＯＦＦすればよく、タイミング設計を気にかける必要は
ない。
間電源電位につながるスイッチを順に僅かな遅延を入れ
てＯＮしていくだけで実現できる。即ち、次のスイッチ
をＯＮする前に前のスイッチをＯＦＦする必要がなく、
自動的に極めて高速に電源電位の切り換えができる。一
度ＯＮした各中間電源電位のスイッチは次に出力がＧＮ
ＤからＶcc、ＶccからＧＮＤに切り換わる前にゆっくり
ＯＦＦすればよく、タイミング設計を気にかける必要は
ない。
【００１３】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。 （実施例１）図１は、本発明の第１の実施例に係わる論
理回路を示す回路構成図である。
明する。 （実施例１）図１は、本発明の第１の実施例に係わる論
理回路を示す回路構成図である。
【００１４】電源電位Ｖccと接地電位ＧＮＤの間に、Ｖ
ccを４分割した所の中間の電源電位(1/4)Ｖcc， (1/2)
Ｖcc， (3/4)Ｖccがある。各々の中間電源電位は整流方
向が異なる２つのダイオード等の整流器Ｄ00，Ｄ01，Ｄ
02とＤ10，Ｄ11，Ｄ12及びこれに直列接続する２つのス
イッチＳＷ01，ＳＷ02，ＳＷ03とＳＷ12，ＳＷ11，ＳＷ
10を介して出力線に接続される。Ｖcc及びＧＮＤはスイ
ッチのみ介して出力線に接続される。
ccを４分割した所の中間の電源電位(1/4)Ｖcc， (1/2)
Ｖcc， (3/4)Ｖccがある。各々の中間電源電位は整流方
向が異なる２つのダイオード等の整流器Ｄ00，Ｄ01，Ｄ
02とＤ10，Ｄ11，Ｄ12及びこれに直列接続する２つのス
イッチＳＷ01，ＳＷ02，ＳＷ03とＳＷ12，ＳＷ11，ＳＷ
10を介して出力線に接続される。Ｖcc及びＧＮＤはスイ
ッチのみ介して出力線に接続される。
【００１５】より具体的には、Ｖccは第１のスイッチＳ
Ｗ13を介して出力線に接続され、ＧＮＤは第２のスイッ
チＳＷ03を介して出力線に接続される。そして、 (3/4)
Ｖccは第３のスイッチＳＷ12と第１の整流器Ｄ12の直列
回路と第４のスイッチＳＷ00と第２の整流器Ｄ00の直列
回路とを並列接続したものを介して主力線に接続され、
(1/2)Ｖccは第３のスイッチＳＷ11と第１の整流器Ｄ11
の直列回路と第４のスイッチＳＷ01と第２の整流器Ｄ01
の直列回路とを並列接続したものを介して主力線に接続
され、 (1/4)Ｖccは第３のスイッチＳＷ10と第１の整流
器Ｄ10の直列回路と第４のスイッチＳＷ02と第２の整流
器Ｄ02の直列回路とを並列接続したものを介して主力線
に接続される。
Ｗ13を介して出力線に接続され、ＧＮＤは第２のスイッ
チＳＷ03を介して出力線に接続される。そして、 (3/4)
Ｖccは第３のスイッチＳＷ12と第１の整流器Ｄ12の直列
回路と第４のスイッチＳＷ00と第２の整流器Ｄ00の直列
回路とを並列接続したものを介して主力線に接続され、
(1/2)Ｖccは第３のスイッチＳＷ11と第１の整流器Ｄ11
の直列回路と第４のスイッチＳＷ01と第２の整流器Ｄ01
の直列回路とを並列接続したものを介して主力線に接続
され、 (1/4)Ｖccは第３のスイッチＳＷ10と第１の整流
器Ｄ10の直列回路と第４のスイッチＳＷ02と第２の整流
器Ｄ02の直列回路とを並列接続したものを介して主力線
に接続される。
【００１６】ここで、中間の電源電位は、半導体チップ
外から入力してもよいし、チップ内部で大きな安定用キ
ャパシタをこの電源に付属することで実現してもよい。
また、各スイッチは入力信号によりＯＮ，ＯＦＦし、こ
れにより出力電位はＶccからＧＮＤまで振幅するものと
なっている。
外から入力してもよいし、チップ内部で大きな安定用キ
ャパシタをこの電源に付属することで実現してもよい。
また、各スイッチは入力信号によりＯＮ，ＯＦＦし、こ
れにより出力電位はＶccからＧＮＤまで振幅するものと
なっている。
【００１７】図２に本実施例の動作タイミング図を示
し、これを基に本実施例の動作を説明する。例えば、出
力電位をＶccからＧＮＤに下げる場合、まず第１に中間
の電源電位の最も高い (3/4)ＶccにつながるスイッチＳ
Ｗ00のみＯＮにする。このとき、出力負荷容量Ｃに蓄積
された電荷は整流器Ｄ00を介して電源 (3/4)Ｖccに流
れ、出力が (3/4)Ｖccとなる。このとき、整流器Ｄ00，
スイッチＳＷ00の内部抵抗で熱エネルギーを消費する。
この熱エネルギーは、出力と (3/4)Ｖccの電位差が小さ
いため、消費エネルギーは (1/2)Ｃ（Ｖcc／４）2 とな
る。
し、これを基に本実施例の動作を説明する。例えば、出
力電位をＶccからＧＮＤに下げる場合、まず第１に中間
の電源電位の最も高い (3/4)ＶccにつながるスイッチＳ
Ｗ00のみＯＮにする。このとき、出力負荷容量Ｃに蓄積
された電荷は整流器Ｄ00を介して電源 (3/4)Ｖccに流
れ、出力が (3/4)Ｖccとなる。このとき、整流器Ｄ00，
スイッチＳＷ00の内部抵抗で熱エネルギーを消費する。
この熱エネルギーは、出力と (3/4)Ｖccの電位差が小さ
いため、消費エネルギーは (1/2)Ｃ（Ｖcc／４）2 とな
る。
【００１８】次に、２番目に高い中間電位 (1/2)Ｖccの
スイッチＳＷ01をＯＮにすると、出力は整流器Ｄ01，ス
イッチＳＷ01を介して電源 (1/2)Ｖccにつながり、 (1/
2)Ｖccまで低下する。このとき、整流器Ｄ00があるた
め、出力が (3/4)Ｖccより下がったことによりＳＷ00を
介して (3/4)Ｖccの電源に逆流する電流は、整流作用に
より無くすることができる。このため、スイッチＳＷ01
をＯＮする時、ＳＷ00をＯＦＦしておく必要がないた
め、ＳＷ00をＯＮしてからＳＷ01をＯＮするまでのタイ
ミングのずれを小さくすることができ、高速に出力を下
げたり上げたりできる。
スイッチＳＷ01をＯＮにすると、出力は整流器Ｄ01，ス
イッチＳＷ01を介して電源 (1/2)Ｖccにつながり、 (1/
2)Ｖccまで低下する。このとき、整流器Ｄ00があるた
め、出力が (3/4)Ｖccより下がったことによりＳＷ00を
介して (3/4)Ｖccの電源に逆流する電流は、整流作用に
より無くすることができる。このため、スイッチＳＷ01
をＯＮする時、ＳＷ00をＯＦＦしておく必要がないた
め、ＳＷ00をＯＮしてからＳＷ01をＯＮするまでのタイ
ミングのずれを小さくすることができ、高速に出力を下
げたり上げたりできる。
【００１９】次に、ＳＷ02をＯＮし、 (1/4)Ｖccの電源
を用いて出力を (1/4)Ｖccにし、最後にＳＷ03をＯＮし
出力をＧＮＤにまで下げる。ＧＮＤにつながるスイッチ
ＳＷ03には、これ以上出力が下がらないため整流器は不
用となる。但し、あっても動作はする。これら、Ｖccか
ら (3/4)Ｖcc， (3/4)Ｖccから (1/2)Ｖcc， (1/2)Ｖcc
から (1/4)Ｖcc， (1/4)ＶccからＧＮＤへ出力が変わる
時、各々熱エネルギー(1/2)Ｃ（Ｖcc／４）2 を消費す
る。従来は出力がＶccからＧＮＤに下がった時消費エネ
ルギーは (1/2)Ｃ（Ｖcc）2 のため、本実施例の場合、
従来に比べ消費エネルギーは ｛４× (1/2)Ｃ（Ｖcc／４）2 ｝／｛(1/2) Ｃ（Ｖcc）
2 ｝＝１／４ に低減される。このように電源Ｖccをｎ分割して（ｎ−
１）本の電源を用いることにより、消費エネルギーは１
／ｎになる。
を用いて出力を (1/4)Ｖccにし、最後にＳＷ03をＯＮし
出力をＧＮＤにまで下げる。ＧＮＤにつながるスイッチ
ＳＷ03には、これ以上出力が下がらないため整流器は不
用となる。但し、あっても動作はする。これら、Ｖccか
ら (3/4)Ｖcc， (3/4)Ｖccから (1/2)Ｖcc， (1/2)Ｖcc
から (1/4)Ｖcc， (1/4)ＶccからＧＮＤへ出力が変わる
時、各々熱エネルギー(1/2)Ｃ（Ｖcc／４）2 を消費す
る。従来は出力がＶccからＧＮＤに下がった時消費エネ
ルギーは (1/2)Ｃ（Ｖcc）2 のため、本実施例の場合、
従来に比べ消費エネルギーは ｛４× (1/2)Ｃ（Ｖcc／４）2 ｝／｛(1/2) Ｃ（Ｖcc）
2 ｝＝１／４ に低減される。このように電源Ｖccをｎ分割して（ｎ−
１）本の電源を用いることにより、消費エネルギーは１
／ｎになる。
【００２０】次に、出力がＧＮＤからＶccに変化する場
合を考える。最初にＳＷ10がＯＮし、 (1/4)Ｖccまで出
力が変化し、次にＳＷ11，ＳＷ12，ＳＷ13の順でＯＮ
し、出力が (1/2)Ｖcc， (3/4)Ｖcc，Ｖccと変化する。
このとき、整流器Ｄ10，Ｄ11，Ｄ12により出力が (1/4)
Ｖcc以上ではＳＷ10がＯＮにも拘らず (1/4)Ｖccの電源
には電流が流れず、出力が (1/2)Ｖcc以上、 (3/4)Ｖcc
以上では各々ＳＷ11，ＳＷ12がＯＮにも拘らず (1/2)Ｖ
cc， (3/4)Ｖccの電源には電流が流れない。前述と同様
にＳＷ10，ＳＷ11，ＳＷ12，ＳＷ13のＯＮするタイミン
グをずらすのみで高速に出力のプルアップが達成しつ
つ、熱エネルギーの消費を従来比１／４にできる。
合を考える。最初にＳＷ10がＯＮし、 (1/4)Ｖccまで出
力が変化し、次にＳＷ11，ＳＷ12，ＳＷ13の順でＯＮ
し、出力が (1/2)Ｖcc， (3/4)Ｖcc，Ｖccと変化する。
このとき、整流器Ｄ10，Ｄ11，Ｄ12により出力が (1/4)
Ｖcc以上ではＳＷ10がＯＮにも拘らず (1/4)Ｖccの電源
には電流が流れず、出力が (1/2)Ｖcc以上、 (3/4)Ｖcc
以上では各々ＳＷ11，ＳＷ12がＯＮにも拘らず (1/2)Ｖ
cc， (3/4)Ｖccの電源には電流が流れない。前述と同様
にＳＷ10，ＳＷ11，ＳＷ12，ＳＷ13のＯＮするタイミン
グをずらすのみで高速に出力のプルアップが達成しつ
つ、熱エネルギーの消費を従来比１／４にできる。
【００２１】前述したように中間の電源電位はチップ外
から入力してもよいし、チップ内部で発生してもよい。
チップ内部の場合、一度パワーＯＮ時に各電位を (1/4)
Ｖcc， (1/2)Ｖcc， (3/4)Ｖccに大きなキャパシタにプ
リチャージしておけば出力のプルアップ，プルダウンを
繰り返してもこの中間電位はほぼ一定を保つ。その理由
としては、例えばＳＷ00をＯＮにし出力をＶccから (3/
4)Ｖccに変える時に出力の容量Ｃから (3/4)Ｖccの電源
に電荷Ｑ＝Ｃ（Ｖcc／４）だけ流れて、僅かに(3/4)Ｖc
cより上がるが、逆にＳＷ12をＯＮにし出力を (1/2)Ｖc
cから (3/4)Ｖccに変える時に (3/4)Ｖccの電源から出
力の容量Ｃに電荷Ｑ′＝Ｃ（Ｖcc／４）だけ流れ出すた
め、もとの (3/4)Ｖccの電位に戻る。このため大きな中
間電源安定回路は不要であり小さい安定用回路のみで済
ますことが可能である。 （実施例２）図３は、本発明の第２の実施例に係わる論
理回路を示す回路構成図である。
から入力してもよいし、チップ内部で発生してもよい。
チップ内部の場合、一度パワーＯＮ時に各電位を (1/4)
Ｖcc， (1/2)Ｖcc， (3/4)Ｖccに大きなキャパシタにプ
リチャージしておけば出力のプルアップ，プルダウンを
繰り返してもこの中間電位はほぼ一定を保つ。その理由
としては、例えばＳＷ00をＯＮにし出力をＶccから (3/
4)Ｖccに変える時に出力の容量Ｃから (3/4)Ｖccの電源
に電荷Ｑ＝Ｃ（Ｖcc／４）だけ流れて、僅かに(3/4)Ｖc
cより上がるが、逆にＳＷ12をＯＮにし出力を (1/2)Ｖc
cから (3/4)Ｖccに変える時に (3/4)Ｖccの電源から出
力の容量Ｃに電荷Ｑ′＝Ｃ（Ｖcc／４）だけ流れ出すた
め、もとの (3/4)Ｖccの電位に戻る。このため大きな中
間電源安定回路は不要であり小さい安定用回路のみで済
ますことが可能である。 （実施例２）図３は、本発明の第２の実施例に係わる論
理回路を示す回路構成図である。
【００２２】本実施例が第１の実施例と異なる点は、第
１の実施例における整流器としてのダイオードの代わり
に、ＭＯＳトランジスタのゲートとドレインを接続した
ものを用いたことである。さらに本実施例では、スイッ
チとしてＭＯＳトランジスタを用いている。
１の実施例における整流器としてのダイオードの代わり
に、ＭＯＳトランジスタのゲートとドレインを接続した
ものを用いたことである。さらに本実施例では、スイッ
チとしてＭＯＳトランジスタを用いている。
【００２３】本実施例のＭＯＳトランジスタを用いた整
流器は、ｎＭＯＳ，ｐＭＯＳの両方で実現できる。この
とき、電流が流れる方向で整流器内で電位降圧を少なく
するためには、しきい値の低いｎＭＯＳ又はｐＭＯＳで
整流器を作ればよい。スイッチとしては、ｎＭＯＳ，ｐ
ＭＯＳの両方どちらでも実現できる。図３では、出力を
ＶccからＧＮＤに下げるためのスイッチをｎＭＯＳで実
現し、ＧＮＤからＶｃｃに上げるスイッチをｐＭＯＳで
実現している。整流器用のトランジスタのしきい値が０
Ｖの時消費エネルギーを１／４にまで下げられる。
流器は、ｎＭＯＳ，ｐＭＯＳの両方で実現できる。この
とき、電流が流れる方向で整流器内で電位降圧を少なく
するためには、しきい値の低いｎＭＯＳ又はｐＭＯＳで
整流器を作ればよい。スイッチとしては、ｎＭＯＳ，ｐ
ＭＯＳの両方どちらでも実現できる。図３では、出力を
ＶccからＧＮＤに下げるためのスイッチをｎＭＯＳで実
現し、ＧＮＤからＶｃｃに上げるスイッチをｐＭＯＳで
実現している。整流器用のトランジスタのしきい値が０
Ｖの時消費エネルギーを１／４にまで下げられる。
【００２４】図４は、本実施例の動作タイミング図を示
している。本実施例においても整流器を用いることによ
り、クロックφｎ０〜φn3間のタイミングのずれ、φp0
〜φp3までのタイミングのずれを無くすことができ、消
費エネルギーを低減できる。φn1がＨｉｇｈになる時、
φn0をＬｏｗにしなくてもよいため（即ち、φn0が小さ
いパルス幅を持つ必要がない）、このφn0，φn1間のタ
イミングを詰めることは容易である。 （実施例３）図５は、本発明の第３の実施例に係わる論
理回路を示す回路構成図である。
している。本実施例においても整流器を用いることによ
り、クロックφｎ０〜φn3間のタイミングのずれ、φp0
〜φp3までのタイミングのずれを無くすことができ、消
費エネルギーを低減できる。φn1がＨｉｇｈになる時、
φn0をＬｏｗにしなくてもよいため（即ち、φn0が小さ
いパルス幅を持つ必要がない）、このφn0，φn1間のタ
イミングを詰めることは容易である。 （実施例３）図５は、本発明の第３の実施例に係わる論
理回路を示す回路構成図である。
【００２５】本実施例が第２の実施例と異なる点は、ス
イッチの一部でｎＭＯＳ，ｐＭＯＳを交換したことであ
る。これは、例えば図３で出力をＶccから (3/4)Ｖccに
下げる時はφn0をＶccにすればよいが、スイッチがｎＭ
ＯＳで構成され、このトランジスタはゲート・ソース間
電位がＶcc− (3/4)Ｖcc＝Ｖcc／４しかなく、しきい値
電圧がＶT ＞Ｖcc／４の場合動作しない。これに対し
て、図５で出力をＶccから (3/4)Ｖccに下げる時は／φ
n0をＧＮＤにすればよく、スイッチがｐＭＯＳで構成さ
れこのトランジスタはゲート・ソース間電位が最悪でも
０Ｖ− (3/4)Ｖcc＝−(3/4) Ｖccと大きいため、｜ＶT
｜＞｜ (3/4)Ｖcc｜になるまで動作可能となり、Ｖccと
ＶT 間のマージンがある。
イッチの一部でｎＭＯＳ，ｐＭＯＳを交換したことであ
る。これは、例えば図３で出力をＶccから (3/4)Ｖccに
下げる時はφn0をＶccにすればよいが、スイッチがｎＭ
ＯＳで構成され、このトランジスタはゲート・ソース間
電位がＶcc− (3/4)Ｖcc＝Ｖcc／４しかなく、しきい値
電圧がＶT ＞Ｖcc／４の場合動作しない。これに対し
て、図５で出力をＶccから (3/4)Ｖccに下げる時は／φ
n0をＧＮＤにすればよく、スイッチがｐＭＯＳで構成さ
れこのトランジスタはゲート・ソース間電位が最悪でも
０Ｖ− (3/4)Ｖcc＝−(3/4) Ｖccと大きいため、｜ＶT
｜＞｜ (3/4)Ｖcc｜になるまで動作可能となり、Ｖccと
ＶT 間のマージンがある。
【００２６】このように本実施例では、ゲート・ソース
間が大きくなる方のｎＭＯＳ又はｐＭＯＳを選択するこ
とにより、動作マージンの良い回路となる。図６は、本
実施例の動作タイミング図を示している。基本的には図
４の動作と同様であり、／φp0，／φp1，／φn1，／φ
n0の極性のみを図４と逆にすれば動作する。
間が大きくなる方のｎＭＯＳ又はｐＭＯＳを選択するこ
とにより、動作マージンの良い回路となる。図６は、本
実施例の動作タイミング図を示している。基本的には図
４の動作と同様であり、／φp0，／φp1，／φn1，／φ
n0の極性のみを図４と逆にすれば動作する。
【００２７】図７は、図３，図５における各スイッチに
与える信号を制御するための制御回路例を示している。
また、図８にはそのタイミング図を示している。遅延回
路１は図４でのφn0等のクロックのパルス幅を決めてお
り、これは大きくマージンがあればよい。遅延回路２は
φn1−φn2間のタイミングのズレを示すもので、出力が
(1/2)Ｖccから (1/4)Ｖccに下がる時間と同等にすれば
よい。このタイミングズレを小さくすると消費エネルギ
ーの減少の割合が減る半面、高速動作が可能であり、用
途に応じて使いわければよい。 （実施例４）図９は本発明の第４の実施例に係わる論理
回路を示す回路構成図で、図１０はその動作タイミング
図である。
与える信号を制御するための制御回路例を示している。
また、図８にはそのタイミング図を示している。遅延回
路１は図４でのφn0等のクロックのパルス幅を決めてお
り、これは大きくマージンがあればよい。遅延回路２は
φn1−φn2間のタイミングのズレを示すもので、出力が
(1/2)Ｖccから (1/4)Ｖccに下がる時間と同等にすれば
よい。このタイミングズレを小さくすると消費エネルギ
ーの減少の割合が減る半面、高速動作が可能であり、用
途に応じて使いわければよい。 （実施例４）図９は本発明の第４の実施例に係わる論理
回路を示す回路構成図で、図１０はその動作タイミング
図である。
【００２８】本実施例では、中間の電源を (1/2)Ｖccの
一個にしており、さらに、スイッチと整流器を１個のト
ランジスタで実現している。また、Ｖcc，ＧＮＤにつな
がるスイッチに対しては、入力信号を遅延回路を介して
供給している。
一個にしており、さらに、スイッチと整流器を１個のト
ランジスタで実現している。また、Ｖcc，ＧＮＤにつな
がるスイッチに対しては、入力信号を遅延回路を介して
供給している。
【００２９】本実施例において、例えば出力ＯＵＴをＧ
ＮＤからＶccに上げる時、入力ＩＮがＧＮＤからＶccに
上がり、トランジスタＱ1 がＯＮする。このとき、トラ
ンジスタＱ1 のしきい値電圧がＶtn＝ (1/2)Ｖccであれ
ば、出力ＯＵＴは (1/2)Ｖccまで上がる。
ＮＤからＶccに上げる時、入力ＩＮがＧＮＤからＶccに
上がり、トランジスタＱ1 がＯＮする。このとき、トラ
ンジスタＱ1 のしきい値電圧がＶtn＝ (1/2)Ｖccであれ
ば、出力ＯＵＴは (1/2)Ｖccまで上がる。
【００３０】次に、遅延回路で時間差をおいてＱ2 がＯ
Ｎするため出力ＯＵＴはＶccまで上がる。このとき、Ｑ
1 はゲート電圧がＶcc，ソース電圧が (1/2)Ｖccとなる
ため、Ｖtn＝ (1/2)Ｖccではドレインが (1/2)Ｖcc以上
ではＯＮしない。このため、整流作用が働くためことに
なり、逆流が生じることはない。出力がＶccからＧＮＤ
に下がる時もＱ3 ，Ｑ4 の順でＯＮすることにより実現
する。
Ｎするため出力ＯＵＴはＶccまで上がる。このとき、Ｑ
1 はゲート電圧がＶcc，ソース電圧が (1/2)Ｖccとなる
ため、Ｖtn＝ (1/2)Ｖccではドレインが (1/2)Ｖcc以上
ではＯＮしない。このため、整流作用が働くためことに
なり、逆流が生じることはない。出力がＶccからＧＮＤ
に下がる時もＱ3 ，Ｑ4 の順でＯＮすることにより実現
する。
【００３１】そして、Ｖtp＝Ｖtn＝ (1/2)Ｖccの時、消
費熱エネルギーは従来比１／２になる。また、Ｖtp＝Ｖ
tn＞ (1/2)Ｖccの時、熱エネルギーとしては、出力のプ
ルアップ時に、 {(1/2)Ｃ（Ｖtn）2 +(1/2)Ｃ（Ｖcc−Ｖth）2 ｝ となり、プルダウン時に、 {(1/2)Ｃ（｜Ｖtp｜）2 +(1/2)Ｃ（Ｖcc−｜Ｖtn｜）
2 ｝ となり、従来よりは低減する。
費熱エネルギーは従来比１／２になる。また、Ｖtp＝Ｖ
tn＞ (1/2)Ｖccの時、熱エネルギーとしては、出力のプ
ルアップ時に、 {(1/2)Ｃ（Ｖtn）2 +(1/2)Ｃ（Ｖcc−Ｖth）2 ｝ となり、プルダウン時に、 {(1/2)Ｃ（｜Ｖtp｜）2 +(1/2)Ｃ（Ｖcc−｜Ｖtn｜）
2 ｝ となり、従来よりは低減する。
【００３２】また、Ｖtp＝Ｖtn＜ (1/2)Ｖccの時は、Ｑ
2 ，Ｑ4 がＯＮし、始めは逆流するが、出力電位がＶcc
又はＧＮＤに近づくと整流作用が働く。このため、僅か
だけ(1/2)Ｖccよりしきい値電圧が低い程度なら問題な
い。
2 ，Ｑ4 がＯＮし、始めは逆流するが、出力電位がＶcc
又はＧＮＤに近づくと整流作用が働く。このため、僅か
だけ(1/2)Ｖccよりしきい値電圧が低い程度なら問題な
い。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では中間電源電位Ｖm を得る
ためにＶccとＧＮＤ間を２分割又は４分割したが、この
分割数は何等限定されるものではなく、仕様に応じて適
宜変更可能である。
れるものではない。実施例では中間電源電位Ｖm を得る
ためにＶccとＧＮＤ間を２分割又は４分割したが、この
分割数は何等限定されるものではなく、仕様に応じて適
宜変更可能である。
【００３４】また、本発明は、出力の負荷容量が大き
く、しかも出力のプルアップ，プルダウンが遅くてもよ
いものに向いている。従って本発明の用途としては、例
えば、ＭＰＵ，ＤＳＰ，コントローラ等のＬＳＩのシス
テムブロック駆動回路，出力回路等があげられる。何故
なら、これらはＬＳＩ内部の各ゲートの遅延に比べシス
テムクロックの周期は大きいためである。また、各種Ｌ
ＳＩやメモリなどの多ビットのバス線等にも本発明は有
効である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
く、しかも出力のプルアップ，プルダウンが遅くてもよ
いものに向いている。従って本発明の用途としては、例
えば、ＭＰＵ，ＤＳＰ，コントローラ等のＬＳＩのシス
テムブロック駆動回路，出力回路等があげられる。何故
なら、これらはＬＳＩ内部の各ゲートの遅延に比べシス
テムクロックの周期は大きいためである。また、各種Ｌ
ＳＩやメモリなどの多ビットのバス線等にも本発明は有
効である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【００３５】
【発明の効果】以上詳述したように本発明によれば、複
数の中間電源及びそれにつながるスイッチ及び整流器を
設けることにより、タイミングロスが無く高速に出力を
フルスイングさせることができ、出力の振幅がＶccであ
ってもスイッチング時の消費エネルギーを (1/2)ＣＶcc
2 より小さくすることができる論理回路を実現すること
が可能となる。
数の中間電源及びそれにつながるスイッチ及び整流器を
設けることにより、タイミングロスが無く高速に出力を
フルスイングさせることができ、出力の振幅がＶccであ
ってもスイッチング時の消費エネルギーを (1/2)ＣＶcc
2 より小さくすることができる論理回路を実現すること
が可能となる。
【図１】第１の実施例に係わる論理回路を示す回路構成
図。
図。
【図２】第１の実施例の動作を説明するための動作タイ
ミング図。
ミング図。
【図３】第２の実施例に係わる論理回路を示す回路構成
図。
図。
【図４】第２の実施例の動作を説明するための動作タイ
ミング図。
ミング図。
【図５】第３の実施例に係わる論理回路を示す回路構成
図。
図。
【図６】第３の実施例の動作を説明するための動作タイ
ミング図。
ミング図。
【図７】第３，第４の実施例における各スイッチ制御の
ための制御回路例を示す図。
ための制御回路例を示す図。
【図８】図７の制御回路の動作タイミング図。
【図９】第４の実施例に係わる論理回路を示す回路構成
図。
図。
【図１０】第４の実施例の動作を説明するための動作タ
イミング図。
イミング図。
【図１１】従来のＣＭＯＳインバータの回路構成図と動
作タイミング図。
作タイミング図。
【符号の説明】 Ｖcc…電源電位 ＧＮＤ…接地電位 Ｃ1 …出力負荷容量 ＳＷ…スイッチ Ｄ…整流器 Ｖtp，Ｖtn…しきい値電圧 φ…クロック
Claims (5)
- 【請求項１】電源電位（Ｖcc）と接地電位（ＧＮＤ）の
間に少なくとも１個の中間電源電位（Ｖｍ）を持ち、電
源端及び接地端はそれぞれスイッチを介して出力線に接
続され、中間電源端はスイッチと整流器を直列に接続し
たもの、又はスイッチと整流器の両方を兼ね備えたもの
を介して出力線に接続されてなることを特徴とする論理
回路。 - 【請求項２】電源電位（Ｖcc）と接地電位（ＧＮＤ）の
間にｎ−１個（ｎ＞２）の中間電源電位（Ｖm1〜Ｖm(n-
1)）を持ち、 電源端は第１のスイッチを介して出力線に接続され、 接地端は第２のスイッチを介して出力線に接続され、 複数の中間電源端は各々、第３のスイッチと第１の整流
器を直列に接続したもの又は第３のスイッチと第１の整
流器の両方を兼ね備えたものと、第４のスイッチと第２
の整流器を直列接続したもの又は第４のスイッチと第２
の整流器の両方を兼ね備えたものと、を並列接続したも
のを介して出力線に接続され、 第１の整流器は該当する中間電源電位（Ｖm1〜Ｖm(n-
1)）より出力電位が低い時のみ電流が流れ、第２の整流
器は該当する中間電源電位（Ｖm1〜Ｖm(n-1)）より出力
電位が高い時のみ電流が流れることを特徴とする論理回
路。 - 【請求項３】前記出力電位は接地電位（ＧＮＤ）と電源
電位（Ｖcc）の間で動作し、出力電位が電源電位（Ｖc
c）から接地電位（ＧＮＤ）に下がる場合は、第４のス
イッチのうち高い電位につながるものから順にＯＮし、
最後に第２のスイッチをＯＮして出力電位を接地電位に
保ち、逆に出力電位が接地電位（ＧＮＤ）から電源電位
（Ｖcc）に上がる場合は、第３のスイッチのうち低い電
位につながるものから順にＯＮし、最後に第１のスイッ
チをＯＮして出力電位を電源電位に保つことを特徴とす
る請求項２記載の論理回路。 - 【請求項４】前記出力電位の上げ，下げの各々におい
て、前記各スイッチのうち少なくとも２つは同時にＯＮ
している状態が存在することを特徴とする請求項３記載
の論理回路。 - 【請求項５】前記中間電源電位（Ｖm1〜Ｖm(n-1)）は、
半導体チップ等の回路内で発生、又は半導体チップ外等
で交流直流変換で直接発生させることを特徴とする請求
項１又は２記載の論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05098195A JP3369775B2 (ja) | 1995-03-10 | 1995-03-10 | 論理回路 |
| US08/613,086 US5811991A (en) | 1995-03-10 | 1996-03-08 | Logic circuit and semiconductor device using it |
| KR1019960006117A KR100228041B1 (ko) | 1995-03-10 | 1996-03-08 | 논리회로 및 이를 이용한 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05098195A JP3369775B2 (ja) | 1995-03-10 | 1995-03-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251016A true JPH08251016A (ja) | 1996-09-27 |
| JP3369775B2 JP3369775B2 (ja) | 2003-01-20 |
Family
ID=12873987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05098195A Expired - Fee Related JP3369775B2 (ja) | 1995-03-10 | 1995-03-10 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5811991A (ja) |
| JP (1) | JP3369775B2 (ja) |
| KR (1) | KR100228041B1 (ja) |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4647797A (en) * | 1984-08-23 | 1987-03-03 | Ncr Corporation | Assist circuit for improving the rise time of an electronic signal |
| JPH0334719A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Micro Electron Kk | 半導体集積回路 |
| US5457420A (en) * | 1993-03-26 | 1995-10-10 | Nec Corporation | Inverter circuit and level shifter circuit for providing a high voltage output |
| US5543734A (en) * | 1994-08-30 | 1996-08-06 | Intel Corporation | Voltage supply isolation buffer |
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1995
- 1995-03-10 JP JP05098195A patent/JP3369775B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-08 KR KR1019960006117A patent/KR100228041B1/ko not_active IP Right Cessation
- 1996-03-08 US US08/613,086 patent/US5811991A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313830B1 (en) | 1997-08-21 | 2001-11-06 | Nec Corporation | Liquid crystal display |
| JP2011118602A (ja) * | 2009-12-02 | 2011-06-16 | Renesas Electronics Corp | 半導体装置 |
| JP2013527971A (ja) * | 2010-05-07 | 2013-07-04 | ディーエイチ テクノロジーズ デベロップメント プライベート リミテッド | 質量分析法のための超高速のパルサ極性切り替えを伝達するためのトリプルスイッチトポロジ |
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| JP3369775B2 (ja) | 2003-01-20 |
| KR960036038A (ko) | 1996-10-28 |
| KR100228041B1 (ko) | 1999-11-01 |
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