KR100228041B1 - 논리회로 및 이를 이용한 반도체장치 - Google Patents

논리회로 및 이를 이용한 반도체장치 Download PDF

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Abstract

본 발명의 목적은, 출력의 진폭을 Vcc로 할 때에 스위칭시의 소비에너지를 (1/2)CVcc2보다 작게 할 수 있는 논리회로 및 이를 이용한 반도체장치를 제공하는 것이다.
본 발명은, 전원전위(Vcc)와 접지전위(GND)와의 사이에 3개의 중간전원전위(Vm1, Vm2, Vm3)를 갖추고, Vcc는 제1스위치(SW13)를 매개로 출력선에 접속되고, GND는 제2스위치(SW03)를 매개로 출력선에 접속되고, Vm1-Vm3는 각각 제3스위치(SW10-SW12)와 제1정류기(D10-D12)를 직렬로 접속한 것과, 제4스위치(SW00-SW02)와 제2정류기(D00-D02)를 직렬 접속한 것을 병렬 접속한 것을 매개로 출력선에 접속되며, 제1정류기(D10-D12)는 해당하는 Vm1-Vm3보다 출력전위가 낮을 때만 전류가 흐르고, 제2정류기(D00-D02)는 해당하는 Vm1-Vm3보다 출력전위가 높을 때만 전류가 흐르는 것을 특징으로 한다.

Description

논리회로 및 이를 이용한 반도체장치
제1도는 제1실시예에 따른 논리회로를 나타낸 회로구성도.
제2도는 제1실시예의 동작을 설명하기 위한 동작타이밍도.
제3도는 제2실시예에 따른 논리회로를 나타낸 회로구성도.
제4도는 제2실시예의 동작을 설명하기 위한 동작타이밍도.
제5도는 제3실시예에 따른 논리회로를 나타낸 회로구성도.
제6도는 제3실시예의 동작을 설명하기 위한 동작타이밍도.
제7도는 제3 및 제4실시예에서의 각 스위치제어를 위한 제어회로예를 나타낸 도면.
제8도는 제7도의 제어회로의 동작타이밍도.
제9도는 제4실시예에 따른 논리회로를 나타낸 회로구성도.
제10도는 제4실시예의 동작을 설명하기 위한 동작타이밍도.
제11도는 종래의 CMOS 인버터의 회로구성도와 동작타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
Vcc : 전원전위 GND : 접지전위
C1 : 출력부하용량 SW : 스위치
D : 정류기 Vtp, Vtn : 임계치전압
: 클럭
[산업상의 이용분야]
본 발명은 반도체장치 혹은 개별 반도체를 조합시켜 사용되는 논리회로에 관한 것으로, 특히 소비전력의 저감을 도모한 논리회로 및 이를 이용한 반도체 장치에 관한 것이다.
[종래의 기술]
종래의 논리회로, 예컨대 MOS트랜지스터로 구성된 CMOS인버터의 회로구성을 제11(a)도에, 그 동작파형을 제11(b)도에 나타낸다.
입력이 접지전위(GND)로부터 전원전위(Vcc)로 올라가면, 출력이 반전하여 Vcc로부터 GND로 내려간다. 출력이 GND로부터 Vcc로 올라갈 때, pMOS트랜지스터의 "ON"시의 저항에 의해 출력의 부하(C)에 전하가 축적될 때까지 이 저항내에서 열이 발생하여 에너지를 소비한다. 이 에너지는 (1/2) CVcc2으로 된다.
마찬가지로, 출력이 Vcc로부터 GND로 내려갈 때도 nMOS트랜지스터내의 저항에 의해 열을 발생하고, 소비에너지는 (1/2)CVcc2으로 된다. 일반적으로, 출력이 Vcc→GND→Vcc를 1주기로 했을 때의 소비에너지는,
(1/2)CVcc2+(1/2)CVcc2 CVcc2
으로 된다. 소비전력은 주파수를 f로 하면 CVcc2f로 된다.
이와같이, 논리회로에서의 소비에너지는 본질적으로 (1/2)CVcc2으로 되고, Vcc를 내리지 않으면 소비에너지를 감소시킬수 없다. 또, Vcc를 내리면 저소비전력화가 가능하게 되지만, Vcc의 하한은 각 MOS트랜지스터의 임계치전압(Vtp, Vtn)으로 제한된다. 예컨대, Vcc를 내리면 동작속도가 느려지는 등의 문제가 있다.
[발명이 해결하고자 하는 과제]
상술한 바와 같이 종래의 논리회로에 있어서는, 진폭(Vcc)을 갖는 경우 스위칭시의 소비에너지는 본질적으로 부하용량(C)에 대하여 (1/2)CVcc2으로 되고, Vcc를 내리지 않으면 소비에너지는 저감할 수 없다는 문제점이 있었다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는 출력의 진폭이 Vcc이더라도 스위칭시의 소비에너지를 (1/2)CVcc2보다 작게 할 수 있는 논리회로를 제공하는 것에 있다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해, 본 발명은 다음과 같은 구성을 채용하고 있다.
즉, 본 발명은 출력의 진폭이 Vcc로 되는 논리회로에 있어서, 전원전위(Vcc)와 접지전위(GND)의 사이에 1개 이상의 중간전원전위(Vm)를 갖추고, 전원단 및 접지단은 각각 스위치를 매개로 출력선에 접속되며, 중간전원단은 스위치와 정류기를 직렬로 접속한 것 또는 스위치와 정류기의 양쪽을 겸비한 것을 매개로 출력선에 접속되어 이루어진 것을 특징으로 한다.
또, 본 발명은, 출력의 진폭이 Vcc로 되는 논리회로에 있어서, 전원전위(Vcc)와 접지전위(GND)의 사이에 n-1개의 중간전원전위(Vm1-Vm(n-1))를 갖추고(n2), 전원단은 제1스위치를 매개로 출력선에 접속되며, 접지단은 제2스위치를 매개로 출력선에 접속되고, 복수의 중간전원단은 각각 제3스위치와 제1정류기를 직렬로 접속한 것 또는 제3스위치와 제1정류기의 양쪽을 겸비한 것과, 제4스위치와 제2정류기를 직렬 접속한 것 또는 제4스위치와 제2정류기의 양쪽을 겸비한 것을 병렬접속한 것을 매개로 출력선에 접속되며, 제1정류기는 해당하는 중간전원전위(Vm1-Vm(n-1))보다 출력전위가 낮을때만 전류가 흐르고, 제2정류기는 해당하는 중간전원전위(Vm1-Vm(n-1))보다 출력 전위가 높을 때만 전류가 흐르는 것을 특징으로 한다.
여기서, 본 발명의 바람직한 실시태양으로서는 다음의 것을 들 수 있다.
(1) 출력전위는 접지전위(GND)와 전원전위(Vcc)의 사이에서 동작하고, 출력전위가 전원전위(Vcc)로부터 접지전위(GND)로 내려가는 경우는 제4스위치 중 높은 전위에 연결된 것으로부터 차례로 ON하고, 최후에 제2스위치를 ON하여 출력전위를 접지전위로 유지하며, 역으로 출력전위가 접지전위(GND)로부터 전원전위(Vcc)로 올라가는 경우는 제3스위치 중 낮은 전위에 연결된 것으로부터 차례로 ON하고, 최후에 제1스위치를 ON하여 출력전위를 전원전위로 유지하는 것.
(2) 출력전위의 상승, 하강 각각에 있어서, 각 스위치 중 적어도 2개는 동시에 ON되어 있는 상태가 존재하는 것.
(3) 중간전원전위(Vm1-Vm(n-1))는 반도체칩 등의 회로내에서 발생시키는 것.
(4) 중간전원전위(Vm1-Vm(n-1))는 반도체칩 외부 등에서 교류·직류변환으로 직접 발생시키는 것.
(5) 중간전원전위(Vm1-Vm(n-1))에는 큰 안정화용량을 갖게 한 것.
(6) 본 논리회로를 집적회로내의 클럭구동선, 출력버퍼 등의 부하가 큰 일부의 회로나 복수개 있어 소비전력이 큰 버스회로에 사용하는 것.
[작용]
출력전위를 전원전위(Vcc)로부터 접지전위(GND)로 내리는 경우를 생각해보자.
우선, 예컨대 복수의 중간전원전위(Vm1-Vm(n-1))중 가장 높은 전위(Vm1)에 연결된 스위치, 예컨대 제4스위치를 ON함으로써, 전원전위(Vcc)와 중간전원전위(Vm1)의 전위차(Vcc-Vm1)에 의해 Vcc로부터 Vm1으로 전류가 흐르고, 이때 제4스위치의 ON저항내에서 열에너지를 소비한다. 이 소비에너지는 (1/2)C(Vcc-Vm1)2으로 되는데, 전원전위(Vcc)로부터 접지전위(GND)로 상승한 종래의 (1/2)C(Vcc)2에 비해 작아지는 것은 물론, 전압강하의 전위차가 작기 때문에 소비에너지는 전위차의 2승에 비례하여 저감된다.
다음에, 2번째로 낮은 중간전원전위(Vm2)에 연결된 스위치의 제4스위치를 ON함으로써 출력은 Vm1으로부터 Vm2로 내려가고, 마찬가지로 소비에너지는 (1/2)C(Vm1-Vm2)2으로 된다. 이때, Vm2보다 전위가 높은 중간전위(Vm1)에 연결된 제1스위치가 ON된 채라도 출력전위가 Vm1보다 내려간 경우는 제2정류기에 의해 전류가 흐르지 않아 보다 전위가 높은 중간전위로부터의 누설은 없게 된다. 마찬가지로, 가장 낮은 중간전원전위까지 출력전위가 내려간 후, 최후로 GND에 연결된 제2스위치가 ON하여 출력은 GND로까지 내려간다. GND에 연결된 스위치는 보다 낮은 전원전위가 없기 때문에 정류기는 필요치 않게 된다.
상기 결과로서, 예컨대 Vcc와 GND간을 똑같이 n분할하여 n-1개의 중간전원전위를 갖는 경우, 출력이 Vcc로부터 GND로 된 때, 그 소비에너지는 종래의 (1/2)C(VCC)2에 비해 본 발명은,
(1/2)C(Vcc/n)2 n(1/n)(1/2)2
으로 1/n로 저감된다. 마찬가지로하여, 출력이 GND로부터 Vcc로 될 때는 복수의 중간전원전위(Vm1-Vm(n-1))에 연결된 제3스위치를 낮은 쪽으로부터 차례로 ON함으로써 소비에너지를 저감할 수 있다.
더욱이, 본 발명은 정류기를 사용하기 때문에, 각 중간전원전위에 연결된 스위치를 차례로 약간의 지연을 넣어 ON해 가는 것만으로 실현할 수 있다.
즉, 다음의 스위치를 ON하기 전에 앞의 스위치를 OFF할 필요가 없고, 자동적으로 극히 고속으로 전원전위의 절환이 가능하다. 한 번 ON한 각 중간전원전위의 스위치는 다음에 출력이 GND로부터 Vcc, Vcc로부터 GND로 절환되기 전에 천천히 OFF하면 좋은 바, 타이밍설계를 염려할 필요가 없다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
[실시예 1]
제1도는 본 발명의 제1실시예에 따른 논리회로를 나타낸 회로구성도이다.
전원전위(Vcc)와 접지전위(GND)의 사이에, Vcc를 4분할한 경우의 중간의 전원전위 (1/4)Vcc, (1/2)Vcc, (3/4)Vcc가 있다. 각각의 중간전원전위는 정류방향이 다른 2개의 다이오드 등의 정류기 D00, D01, D02와 D10, D11, D12 및 이들에 직렬 접속한 2개의 스위치 SW00, SW02와 SW12, SW11, SW10을 매개로 출력선에 접속된다. Vcc 및 GND는 스위치만 매개로 출력선에 접속된다.
보다 구체적으로는, Vcc는 제1스위치(SW13)를 매개로 출력선에 접속되고, GND는 제2스위치(SW03)를 매개로 출력선에 접속된다. 그리고, (3/4)Vcc는 제3스위치(SW12)와 제1정류기(D12)의 직렬회로와, 제4스위치(SW00)와 제2정류기(D00)의 직렬회로를 병렬접속한 것을 매개로 출력선에 접속되고, (1/2)Vcc는 제3스위치(SW11)와 제1정류기(D11)의 직렬회로와, 제4스위치(SW01)와 제2정류기(D01)의 직렬회로를 병렬접속한 것을 매개로 출력선에 접속되며, (1/4)Vcc는 제3스위치(SW10)와 제1정류기(D10)의 직렬회로와, 제4스위치(SW02)와 제2정류기(D02)의 직렬회로를 병렬접속한 것을 매개로 출력선에 접속된다.
여기서, 중간의 전원전위는 반도체칩 외부로부터 입력해도 좋고, 칩 내부에서 큰 안정용 캐패시터를 이 전원에 부속함으로써 실현해도 좋다. 또, 각 스위치는 입력신호에 의해 ON 및 OFF하고, 이에 따라 출력전위는 Vcc로부터 GND로 감소하는 것으로 되어 있다.
제2도에 본 실시예의 동작타이밍도를 나타내고, 이것을 기초로 본 실시예의 동작을 설명한다.
예컨대, 출력전위를 Vcc로부터 GND로 내리는 경우, 우선 중간전원전위중 가장 높은 (3/4)Vcc에 연결된 스위치(SW00)만 ON으로 한다. 이때, 출력부하용량(C)에 축적된 전하는 정류기(D00)를 매개로 전원((3/4)Vcc)으로 흘러서 출력이 (3/4)Vcc로 된다. 이때, 정류기(D00), 스위치(SW00)의 내부저항에서 열에너지를 소비한다. 이 열에너지는 출력과 (3/4)Vcc의 전위차가 작기 때문에, 소비에너지는 (1/2)C(Vcc/4)2으로 된다.
다음에, 2번째로 높은 중간전위((1/2)Vcc)의 스위치(SW01)를 ON으로 하면, 출력은 정류기(D01), 스위치(SW01)를 매개로 전원((1/2)Vcc)에 연결되어 (1/2)Vcc까지 저하한다. 이때, 정류기(D00)가 있기 때문에, 출력이 (3/4)Vcc보다 내려감으로써 SW00를 매개로 (3/4)Vcc의 전원으로 역류하는 전류는 정류작용에 의해 없앨수 있다. 이 때문에, 스위치(SW01)를 ON할 때, SW00를 OFF로 해 놓을 필요가 없기 때문에, SW00를 ON하고 나서 SW01을 ON하기까지의 타이밍의 오차를 작게 할 수 있어 고속으로 출력을 내리거나 올릴 수 있다.
다음에, SW02를 ON하고 (1/4)Vcc의 전원을 사용하여 출력을 (1/4)Vcc로 하고, 최후로 SW03를 ON하여 출력을 GND로 까지 내린다. GND에 연결된 스위치(SW03)에는, 이 이상 출력이 내려가지 않기 때문에 정류기는 필요없게 된다.
다만, 있어도 동작은 한다. 이들 Vcc로부터 (3/4)Vcc, (3/4)Vcc로부터 (1/2)Vcc, (1/2)Vcc로부터 (1/4)Vcc, (1/4)Vcc로부터 GND로 출력이 변화할 때, 각 각 열에너지 (1/2)C(Vcc/4)2를 소비한다. 종래는 출력이 Vcc로부터 GND로 내려갈 때, 소비에너지는 (1/2)C(Vcc)2이기 때문에, 본 실시예의 경우, 종래에 비해 소비에너지는,
4(1/2)C(Vcc/4)2 /(1/2)C(Vcc)2 1/4
로 저감된다. 이와같이, 전원(Vcc)을 n분할하여 (n-1)개의 전원을 사용함으로써, 소비에너지는 1/n로 된다.
다음에, 출력이 GND로부터 Vcc로 변화하는 경우를 생각해 보자.
최초로 SW10이 ON하여 (1/4)Vcc까지 출력이 변화하고, 다음에 SW11, SW12, SW13의 순서로 ON하여 출력이 (1/2)Vcc, Vcc로 변화한다.
이때, 정류기(D10, D11, D12)에 의해 출력이 (1/4)Vcc 이상에서는 SW10이 ON임에도 불구하고 (1/4)Vcc의 전원에는 전류가 흐르지 않고, 출력이 (1/2)Vcc이상, (3/4)Vcc 이상에서는 각각 SW11, SW12가 ON임에도 불구하고 (1/2)Vcc이상, (3/4)Vcc의 전원에는 전류가 흐르지 않는다. 상술한 바와 마찬가지로 SW10, SW11, SW12, SW13이 ON하는 타이밍을 어긋나게 하는 것만으로 고속으로 출력의 풀업을 달성하면서 열에너지의 소비를 종래에 비해 1/4로 할 수 있다.
상술한 바와 같이, 중간의 전원전위는 칩외부로부터 입력해도 좋고, 칩내부에서 발생시켜도 좋다. 칩내부의 경우, 한 번 파워 ON시에 각 전위를 (1/4)Vcc, (1/2)Vcc, (3/4)Vcc로 큰 캐패시터에 프리차지해 두면, 출력의 풀업 및 풀다운을 반복해도 이 중간전위는 거의 일정하게 유지된다. 그 이유로서는, 예컨대 SW00를 ON으로 하여 출력을 Vcc로부터 (3/4)Vcc로 바꿀 때에 출력의 용량(C)으로부터 (3/4)Vcc의 전원으로 전하(QC(Vcc/4))만큼 흘러 (3/4)Vcc보다 약간 올라가지만, 역으로 SW12를 ON으로 하여 출력을 (1/2)Vcc로부터 (3/4)Vcc로 바꿀때에 (3/4)Vcc의 전원으로부터 출력의 용량(C)으로 전하((Q'C(Vcc/4))만큼 유출하기 때문에, 원래의 (3/4)Vcc의 전위로 돌아간다.
이 때문에, 큰 중간전원 안정회로는 불필요하고, 작은 안정용 회로만으로 하는 것이 가능하다.
[실시예 2]
제3도는 본 발명의 제2실시예에 따른 논리회로를 나타낸 회로 구성된다.
본 실시예가 제1실시예와 다른 점은, 제1실시예에서의 정류기로서의 다이오드 대신에, MOS트랜지스터의 게이트와 드레인을 접속한 것을 사용한 것이다. 더욱이, 본 실시예에서는 스위치로서 MOS트랜지스터를 사용하고 있다.
본 실시예의 MOS트랜지스터를 사용한 정류기는 nMOS, pMOS의 양쪽으로 실현할 수 있다. 이 때, 전류가 흐르는 방향으로 정류기내에서 전위강압을 작게 하기 위해서는, 임계치가 낮은 nMOS 또는 pMOS로 정류기를 만들면 좋다. 스위치로서는 nMOS, pMOS의 양쪽 어느 쪽으로도 실현할 수 있다. 제3도에서는 출력을 Vcc로부터 GND로 내리기 위한 스위치를 nMOS로 실현하고, GND로부터 Vcc로 올리는 스위치를 pMOS로 실현하고 있다. 정류기용의 트랜지스터의 임계치가 0V일 때, 소비에너지를 1/4로까지 내릴 수 있다.
제4도는 본 실시예의 동작타이밍도를 나타내고 있다.
본 실시예에 있어서도 정류기를 사용함으로써, 클럭(n0-n3)간의 타이밍의 오차,p0-p3까지의 타이밍의 오차를 없앨 수 있고, 소비에너지를 저감할 수 있다.n1이 하이로 될 때,n0를 로우로 하지 않아도 좋기 때문에 (즉,n0가 작은 펄스폭을 가질 필요가 없다), 이n0,n1간의 타이밍을 줄이는 것이 용이하다.
[실시예 3]
제5도는 본 발명의 제3실시예에 따른 논리회로를 나타낸 회로구성도이다.
본 실시예가 제2실시예와 다른 점은, 스위치의 일부에서 nMOS와 pMOS를 교체한 것이다.
이것은, 예컨대 제3도에서 출력을 Vcc로부터 (3/4)Vcc로 내릴때는n0을 Vcc로 하면 좋지만, 스위치가 nMOS로 구성되고, 이 트랜지스터는 게이트·소오스간 전위가 Vcc-(3/4)VccVcc/4밖에 없어서 임계치전압이 VTVcc/4인 경우에는 동작하지 않는다. 이에 대하여, 제5도에서 출력을 Vcc로부터 (3/4)Vcc로 내릴때는 /n0(여기서, /는 -를 의미하는 것임. 이하, 동일)를 GND로 하면 좋고, 스위치가 pMOS로 구성되고 이 트랜지스터는 게이트·소오스간 전위가 최악에서도 0V-(3/4)Vcc-(3/4)Vcc로 크기 때문에, ｜VT｜｜(3/4)Vcc｜로 되기까지 동작가능으로 되어 Vcc와 VT간의 마진이 있다.
이와같이, 본 실시예에서는 게이트·소오스간이 커지는 쪽의 nMOS 또는 pMOS를 선택함으로써 동작마진이 좋은 회로로 된다.
제6도는 본 실시예의 동작타이밍도를 나타내고 있다. 기본적으로는 제4도의 동작과 마찬가지이고, /p0, /p1, /n1. /n0의 극성만을 제4도와 역으로 하면 동작한다.
제7도는 제3도, 제5도에서의 각 스위치에 공급되는 신호를 제어하기 위한 제어회로예를 나타내고 있다. 또, 제8도에는 그 타이밍도를 나타내고 있다.
지연회로 1은 제4도에서의p0 등의 클럭의 펄스폭을 결정하고, 이것은 크게 마진이 있으면 좋다. 지연회로 2는n1-n2간의 타이밍의 오차를 나타내는 것으로, 출력이 (1/2)Vcc로부터 (1/4)Vcc로 내려가는 시간과 동등하게 하면 좋다. 이 타이밍오차를 작게 하면, 소비에너지의 감소의 비율이 줄어드는 반면 고속동작이 가능한 바, 용도에 따라 사용하면 좋다.
[실시예 4]
제9도는 본 발명의 제4실시예에 따른 논리회로를 나타낸 회로구성도이고, 제10도는 그 동작타이밍도이다.
본 실시예에서는 중간의 전원을 (1/2)Vcc의 1개로 해 두고, 더욱이 스위치와 정류기를 1개의 트랜지스터로 실현하고 있다. 또, Vcc와 GND에 연결된 스위치에 대해서는, 입력신호를 지연회로를 매개로 공급하고 있다.
본 실시예에 있어서, 예컨대 출력(OUT)을 GND로부터 Vcc로 올릴 때, 입력(IN)이 GND로부터 Vcc로 올라가서 트랜지스터(Q1)가 ON된다. 이때, 트랜지스터(Q1)의 임계치전압이 Vtn-(1/2)Vcc이면, 출력(OUT)은 (1/2)Vcc까지 올라간다.
다음에, 지연회로에서 시간차를 두고 Q2가 ON되기 때문에, 출력(OUT)은 Vcc까지 올라간다. 이때, Q1은 게이트전압이 Vcc, 소오스전압이 (1/2)Vcc로 되기 때문에, Vtn(1/2)Vcc에서는 드레인이 (1/2)Vcc이상에서는 ON되지 않는다. 이 때문에, 정류작용이 동작함으로써 역류가 생기는 일은 없다. 출력이 Vcc로부터 GND로 내려갈 때도, Q3, Q4의 순서로 ON됨으로써 실현된다.
그리고, VtpVtn(1/2)Vcc일 때, 소비열에너지는 종래비의 1/2로 된다. 또, VtpVtn(1/2)Vcc일 때, 열에너지로서는 출력의 풀업시에
(1/2)C(Vtn)2+ (1/2)C(Vcc-Vtn)2
으로 되고, 풀다운시에
(1/2)C(｜Vtp｜)2+ (1/2)C(Vcc-｜Vtn｜)2
으로 되어 종래보다는 저감된다.
또, VtpVtn(1/2)Vcc일때는 Q2, Q4가 ON되어 처음에는 역류하지만, 출력전위가 Vcc 또는 GND에 가까워지면 정류작용이 동작한다. 이 때문에, (1/2)Vcc보다 임계치전압이 약간 낮은 정도라면 문제없다.
또한, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 실시예에서는 중간전원전위(Vm)를 얻기 위해 Vcc와 GND간을 2분할 또는 4분할 했지만, 이 분할 수는 전혀 한정되는 것은 아니고, 임의에 따라 적당히 변경할 수 있다.
또, 본 발명은 출력의 부하용량이 크고, 더구나 출력의 풀업, 풀다운이 지연되어도 좋은 것이 적합하다. 따라서, 본 발명의 용도로서는, 예컨대 MPU, DSP, 컨트롤러 등의 LSI의 시스템블럭 구동회로와 출력회로 등을 들 수 있다.
왜냐하면, 이들은 LSI 내부의 각 게이트의 지연에 비해 시스템클럭의 주기가 크기 때문이다. 또, 각종 LSI나 메모리 등의 다비트의 버스선 등에도 본 발명은 유효하다.
그 밖에 본 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 복수의 중간전원 및 그것에 연결되는 스위치 및 정류기를 설치함으로써, 타이밍손실이 없어 고속으로 출력을 풀스윙시킬수 있으며, 출력의 진폭이 Vcc이더라도 스위칭시의 소비에너지를 (1/2)CVcc2보다 작게 할 수 있는 논리회로를 실현할 수 있게 된다.

Claims (16)

  1. 상기 출력선에 접속된 일단과, 전원전위(Vcc)에 접속된 타단을 갖춘 제1스위치, 상기 출력선에 접속된 일단과, 접지전위(GND)에 접속된 타단을 갖춘 제2스위치 및, 상기 출력선에 접속된 일단과 중간전원전위(Vm)에 접속된 타단을 갖추고, 상기 중간전원전위가 접지전위보다 높고 전원전위보다 낮은 경우에 스위칭/정류하는 스위칭/정류회로를 구비한 것을 특징으로 하는 논리회로.
  2. 제1항에 있어서, 상기 스위칭/정류회로는 직렬로 접속된 제3스위치와 정류기를 포함하는 것을 특징으로 하는 논리회로.
  3. 제2항에 있어서, 상기 정류기는 적어도 하나의 pn-접합소자와 MOS트랜지스터를 포함하고, 상기 MOS트랜지스터는 그 게이트가 상기 MOS트랜지스터의 드레인과 소오스중의 하나에 접속된 게이트를 갖추고 있는 것을 특징으로 하는 논리회로.
  4. 제1항에 있어서, 상기 중간전원전위에 접속된 안정화용량을 더 구비한 것을 특징으로 하는 논리회로.
  5. 제1항에 있어서, 상기 논리회로는 반도체칩 상에 실현되고, 상기 반도체 칩은 상기 중간전원전위를 발생하는 다른 회로를 포함하는 것을 특징으로 하는 논리회로.
  6. 제1항에 있어서, 상기 논리회로는 반도체칩 상에 실현되고, 상기 중간전원전위가 상기 반도체칩에 포함되지 않는 AC/DC변환기에 의해 직접 발생되는 것을 특징으로 하는 논리회로.
  7. 출력선과, 상기 출력선에 접속된 일단과, 전원전위(Vcc)에 접속된 타단을 갖춘 제1스위치, 상기 출력선에 접속된 일단과, 접지전위(GND)에 접속된 타단을 갖춘 제2스위치 및, 각각이 상기 출력선에 접속된 일단과, 상기 접지전위보다 높고 상기 전원전위보다 낮은 서로 다른 복수의 중간전원전위(Vm)의 각각에 병렬로 접속된 타단을 갖춘 복수의 제1 및 제2스위칭/정류회로를 구비하고, 상기 제1스위칭/정류회로는 상기 복수의 중간전원전위중 해당하는 중간전원전위보다 상기 출력선의 낮을 때만 전류가 흐르고, 상기 제2스위칭/정류회로는 상기 복수의 중간전원전위중 해당하는 중간전원전위보다 상기 출력선의 전위가 높을때만 전류가 흐르는 것을 특징으로 하는 논리회로.
  8. 제7항에 있어서, 상기 제1스위칭/정류회로의 각각은 제3스위치와 제1정류회로를 포함하고, 상기 제2스위칭/정류회로의 각각은 제4스위치와 제2정류회로를 포함하는 것을 특징으로 하는 논리회로.
  9. 제8항에 있어서, 상기 제1 및 제2정류회로의 각각은 적어도 하나의 pn-접합소자와 MOS트랜지스터를 포함하고, 상기 MOS트랜지스터는 그 게이트가 상기 MOS트랜지스터의 드레인과 소오스중의 하나에 접속된 게이트를 갖추고 있는 것을 특징으로 하는 논리회로.
  10. 제8항에 있어서, 상기 출력선의 전위는 접지전위와 전원전위의 사이의 전위이고, 상기 출력선의 전위가 전원전위로부터 접지전위로 내려가는 경우에는, 상기 제2스위칭/정류회로의 제4스위치가 상기 복수의 중간전원전위중 가장 높은 중간전원전위에 접속된 것으로부터 차례로 ON하고, 최후에 제2스위치가 ON하며, 상기 출력선의 전위가 접지전위로부터 전원전위로 올라가는 경우에는, 상기 제1스위칭/정류회로의 제3스위치가 상기 복수의 중간전원전위중 가장 낮은 중간전원전위에 접속된 것으로부터 차례로 ON하고, 최후에 제1스위치가 ON하는 것을 특징으로 하는 논리회로.
  11. 제10항에 있어서, 상기 제1-제4스위치중 적어도 2개는 상기 출력선의 전위를 상승 및 하강하도록 하는 동작중에 동시에 ON되어 있는 상태가 존재하는 것을 특징으로 하는 논리회로.
  12. 제7항에 있어서, 상기 복수의 중간전원전위중 적어도 하나에 접속된 안정화용량을 더 구비한 것을 특징으로 하는 논리회로.
  13. 제7항에 있어서, 상기 논리회로는 반도체칩 상에 실현되고, 상기 반도체칩은 상기 복수의 중간전원전위중 적어도 하나를 발생하는 다른 회로를 포함하는 것을 특징으로 하는 논리회로.
  14. 제7항에 있어서, 상기 논리회로는 반도체칩상에 실현되고, 상기 복수의 중간전원전위중에 하나가 상기 반도체칩에 포함되지 않는 AC/DC 변환기에 의해 직접 발생되는 것을 특징으로 하는 논리회로.
  15. 각각이 청구항 제1항에 기재된 논리회로를 이용하는 적어도 하나의 클록발생회로와 데이터선을 구비한 것을 특징으로 하는 반도체장치.
  16. 각각이 청구항 제7항에 기재된 논리회로를 이용하는 적어도 하나의 클록발생회로와 데이터선을 구비한 것을 특징으로 하는 반도체장치.
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