JP3369775B2 - 論理回路 - Google Patents

論理回路

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JP3369775B2
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    • HELECTRICITY
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置或いは個別
半導体を組み合わせて用いられる論理回路に係わり、特
に消費電力の低減をはかった論理回路に関する。
【0002】
【従来の技術】従来の論理回路、例えばMOSトランジ
スタで構成したCMOSインバータの回路構成を図11
(a)に、その動作波形を同図(b)に示す。入力が接
地電位(GND)から電源電位(Vcc)まで振幅する
と、出力が反転して、VccからGNDまで振幅する。出
力がGNDからVccに上がる時、pMOSトランジスタ
の“ON”時の抵抗により出力の負荷Cに電荷が溜まる
まで、この抵抗内で熱が発生しエネルギーを消費する。
このエネルギーは (1/2)CVcc2となる。同様に、出力
がVccからGNDに下がる時もnMOSトランジスタ内
の抵抗により熱を発生し、消費エネルギーは (1/2)CV
cc2 となる。一般に、出力がVcc→GND→Vccを1周
期とした時の消費エネルギーは、 (1/2)CVcc2 + (1/2)CVcc2 =CVcc2 となる。消費電力は周波数をfとするとCVcc2 fとな
る。
【0003】このように、論理回路における消費エネル
ギーは本質的に (1/2)CVcc2 になり、Vccを下げなけ
れば消費エネルギーを減らすことはできない。また、V
ccを下げると低消費電力化となるが、Vccの下限は各M
OSトランジスタのしきい値電圧Vtp,Vtnで制限され
る。例えばVccを下げると、動作速度が遅くなる等の問
題がある。
【0004】
【発明が解決しようとする課題】上述したように従来の
論理回路においては、振幅Vccを持つ場合、スイッチン
グ時の消費エネルギーは本質点に負荷容量Cに対して
(1/2)CVcc2 となり、Vccを下げなければ消費エネル
ギーは低減できない問題点があった。
【0005】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、出力の振幅がVccであ
ってもスイッチング時の消費エネルギーを (1/2)CVcc
2 より小さくすることができる論理回路を提供すること
にある。
【0006】
【課題を解決するための手段】上記課題を解決するため
に,本発明は次のような構成を採用している。即ち本発
明(請求項1)の論理回路は、出力線と、一方が前記出
力線に接続され、他方が電源電位に接続され、第1の制
御信号によりオン/オフ制御される第1のスイッチと、
一方が前記出力線に接続され、他方が接地電位に接続さ
、第2の制御信号により第1のスイッチと独立してオ
ン/オフ制御される第2のスイッチと、一方が前記出力
線に接続され、他方が前記接地電位よりも高く前記電源
電位よりも低い中間電源電位に接続され、第3の制御信
号により前記第1及び第2のスイッチと独立してオン/
オフが制御されるスイッチング/整流回路と、を具備す
ることを特徴とする。
【0007】また、本発明(請求項)の論理回路は、
出力線と、一方が前記出力線に接続され、他方が電源電
位に接続され、第1の制御信号によりオン/オフ制御さ
れる第1のスイッチと、一方が前記出力線に接続され、
他方が接地電位に接続され、第2の制御信号により第1
のスイッチと独立してオン/オフ制御される第2のスイ
ッチと、一方が前記出力線に接続され、他方が前記接地
電位よりも大きく前記電源電位よりも小さい、それぞれ
異なる電位を有する複数の中間電源電位に接続され、前
記第1及び第2のスイッチと独立して各々異なる制御信
号によりオン/オフが制御されてスイッチイング及び整
流を行い、前記出力線の電位が該当中間電源電位より低
い時のみ電流が流れる複数の第1のスイッチング/整流
回路と、一方が前記出力線に接続され、他方が前記接地
電位よりも大きく前記電源電位よりも小さい、それぞれ
異なる電位を有する複数の中間電源電位に接続され、前
記第1及び第2のスイッチと独立して各々異なる制御信
号によりオン/オフが制御されてスイッチイング及び整
流を行い,前記出力線の電位が該当中間電源電位より高
い時のみ電流が流れる複数の第2のスイッチング/整流
回路と、を具備することを特徴とする。
【0008】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 出力電位は接地電位(GND)と電源電位(Vcc)
の間で動作し、出力電位が電源電位(Vcc)から接地電
位(GND)に下がる場合は、第4のスイッチのうち高
い電位につながるものから順にONし、最後に第2のス
イッチをONして出力電位を接地電位に保ち、逆に出力
電位が接地電位(GND)から電源電位(Vcc)に上が
る場合は、第3のスイッチのうち低い電位につながるも
のから順にONし、最後に第1のスイッチをONして出
力電位を電源電位に保つこと。 (2) 出力電位の上げ,下げの各々において、各スイッチ
のうち少なくとも2つは同時にONしている状態が存在
すること。 (3) 中間電源電位(Vm1〜Vm(n-1))は、半導体チップ
等の回路内で発生させること。 (4) 中間電源電位(Vm1〜Vm(n-1))は、半導体チップ
外等で交流直流変換で直接発生させること。 (5) 中間電源電位(VM1〜Vm(n-1))には大きな安定化
容量を持たせること。 (6) 本論理回路を集積回路内のクロック駆動線、出力バ
ッファ等の負荷の大きい一部の回路や複数本あり消費電
力の大きなバス回路に用いること。
【0009】
【作用】出力電位を電源電位(Vcc)から接地電位(G
ND)に下げる場合を考える。まず、例えば複数の中間
電源電位(Vm1〜Vm(n-1))のうちの最も高い電位(V
m1)につながるスイッチ、例えば第4のスイッチをON
することにより、電源電位(Vcc)と中間電源電位(V
m1)の電位差(Vcc−Vm1)でVccからVm1に電流が流
れ、このとき第4のスイッチのON抵抗内で熱エネルギ
ーを消費する。この消費エネルギーは (1/2)C(Vcc−
Vm1)2 となるが、電源電位(Vcc)から接地電位(G
ND)まで振幅した従来の (1/2)C(Vcc)2 に比べ小
さくなるのは勿論のこと、電位差が小さい分が2乗で消
費熱エネルギーは小さくなる。
【0010】次に、2番目に低い中間電源電位(Vm2)
につながるスイッチの第4のスイッチをONすることで
出力はVm1からVm2に下がり、同様に消費エネルギーは
(1/2)C(Vm1−Vm2)2 となる。このとき、Vm2より
電位の高い中間電位Vm1につながる第4のスイッチはO
Nしたままでも、出力電位がVm1より下がった場合は第
2の整流器により電流が流れず、より電位の高い中間電
位からの漏れはなくなる。同様に、最も低い中間電源電
位まで出力電位が下がった後、最後にGNDにつながる
第2のスイッチがONし、出力はGNDまで下がる。G
NDにつながるスイッチはより低い電源電位が無いため
整流器は有用となる。
【0011】上記結果として、例えばVccとGND間を
等しくn分割して、n−1個の中間電源電位を持った場
合、出力がVccからGNDになった時、その消費エネル
ギーは従来の (1/2)C(Vcc)2 に比べ本発明は (1/2)C(Vcc/n)2 ×n= (1/n){(1/2) C(Vc
c)2 } と1/nに低減される。同様にして、出力がGNDから
Vccになる時は、複数の中間電源電位(Vm1〜Vm(n-
1))につなげる第3のスイッチを低い方から順にONす
ることにより、消費エネルギーを低減できる。
【0012】さらに本発明は整流器を用いるため、各中
間電源電位につながるスイッチを順に僅かな遅延を入れ
てONしていくだけで実現できる。即ち、次のスイッチ
をONする前に前のスイッチをOFFする必要がなく、
自動的に極めて高速に電源電位の切り換えができる。一
度ONした各中間電源電位のスイッチは次に出力がGN
DからVcc、VccからGNDに切り換わる前にゆっくり
OFFすればよく、タイミング設計を気にかける必要は
ない。
【0013】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。 (実施例1)図1は、本発明の第1の実施例に係わる論
理回路を示す回路構成図である。
【0014】電源電位Vccと接地電位GNDの間に、V
ccを4分割した所の中間の電源電位(1/4)Vcc, (1/2)
Vcc, (3/4)Vccがある。各々の中間電源電位は整流方
向が異なる2つのダイオード等の整流器D00,D01,D
02とD10,D11,D12及びこれに直列接続する2つのス
イッチSW01,SW02,SW03とSW12,SW11,SW
10を介して出力線に接続される。Vcc及びGNDはスイ
ッチのみ介して出力線に接続される。
【0015】より具体的には、Vccは第1のスイッチS
W13を介して出力線に接続され、GNDは第2のスイッ
チSW03を介して出力線に接続される。そして、 (3/4)
Vccは第3のスイッチSW12と第1の整流器D12の直列
回路と第4のスイッチSW00と第2の整流器D00の直列
回路とを並列接続したものを介して主力線に接続され、
(1/2)Vccは第3のスイッチSW11と第1の整流器D11
の直列回路と第4のスイッチSW01と第2の整流器D01
の直列回路とを並列接続したものを介して主力線に接続
され、 (1/4)Vccは第3のスイッチSW10と第1の整流
器D10の直列回路と第4のスイッチSW02と第2の整流
器D02の直列回路とを並列接続したものを介して主力線
に接続される。
【0016】ここで、中間の電源電位は、半導体チップ
外から入力してもよいし、チップ内部で大きな安定用キ
ャパシタをこの電源に付属することで実現してもよい。
また、各スイッチは入力信号によりON,OFFし、こ
れにより出力電位はVccからGNDまで振幅するものと
なっている。
【0017】図2に本実施例の動作タイミング図を示
し、これを基に本実施例の動作を説明する。例えば、出
力電位をVccからGNDに下げる場合、まず第1に中間
の電源電位の最も高い (3/4)VccにつながるスイッチS
W00のみONにする。このとき、出力負荷容量Cに蓄積
された電荷は整流器D00を介して電源 (3/4)Vccに流
れ、出力が (3/4)Vccとなる。このとき、整流器D00,
スイッチSW00の内部抵抗で熱エネルギーを消費する。
この熱エネルギーは、出力と (3/4)Vccの電位差が小さ
いため、消費エネルギーは (1/2)C(Vcc/4)2 とな
る。
【0018】次に、2番目に高い中間電位 (1/2)Vccの
スイッチSW01をONにすると、出力は整流器D01,ス
イッチSW01を介して電源 (1/2)Vccにつながり、 (1/
2)Vccまで低下する。このとき、整流器D00があるた
め、出力が (3/4)Vccより下がったことによりSW00を
介して (3/4)Vccの電源に逆流する電流は、整流作用に
より無くすることができる。このため、スイッチSW01
をONする時、SW00をOFFしておく必要がないた
め、SW00をONしてからSW01をONするまでのタイ
ミングのずれを小さくすることができ、高速に出力を下
げたり上げたりできる。
【0019】次に、SW02をONし、 (1/4)Vccの電源
を用いて出力を (1/4)Vccにし、最後にSW03をONし
出力をGNDにまで下げる。GNDにつながるスイッチ
SW03には、これ以上出力が下がらないため整流器は不
用となる。但し、あっても動作はする。これら、Vccか
ら (3/4)Vcc, (3/4)Vccから (1/2)Vcc, (1/2)Vcc
から (1/4)Vcc, (1/4)VccからGNDへ出力が変わる
時、各々熱エネルギー(1/2)C(Vcc/4)2 を消費す
る。従来は出力がVccからGNDに下がった時消費エネ
ルギーは (1/2)C(Vcc)2 のため、本実施例の場合、
従来に比べ消費エネルギーは {4× (1/2)C(Vcc/4)2 }/{(1/2) C(Vcc)
2 }=1/4 に低減される。このように電源Vccをn分割して(n−
1)本の電源を用いることにより、消費エネルギーは1
/nになる。
【0020】次に、出力がGNDからVccに変化する場
合を考える。最初にSW10がONし、 (1/4)Vccまで出
力が変化し、次にSW11,SW12,SW13の順でON
し、出力が (1/2)Vcc, (3/4)Vcc,Vccと変化する。
このとき、整流器D10,D11,D12により出力が (1/4)
Vcc以上ではSW10がONにも拘らず (1/4)Vccの電源
には電流が流れず、出力が (1/2)Vcc以上、 (3/4)Vcc
以上では各々SW11,SW12がONにも拘らず (1/2)V
cc, (3/4)Vccの電源には電流が流れない。前述と同様
にSW10,SW11,SW12,SW13のONするタイミン
グをずらすのみで高速に出力のプルアップが達成しつ
つ、熱エネルギーの消費を従来比1/4にできる。
【0021】前述したように中間の電源電位はチップ外
から入力してもよいし、チップ内部で発生してもよい。
チップ内部の場合、一度パワーON時に各電位を (1/4)
Vcc, (1/2)Vcc, (3/4)Vccに大きなキャパシタにプ
リチャージしておけば出力のプルアップ,プルダウンを
繰り返してもこの中間電位はほぼ一定を保つ。その理由
としては、例えばSW00をONにし出力をVccから (3/
4)Vccに変える時に出力の容量Cから (3/4)Vccの電源
に電荷Q=C(Vcc/4)だけ流れて、僅かに(3/4)Vc
cより上がるが、逆にSW12をONにし出力を (1/2)Vc
cから (3/4)Vccに変える時に (3/4)Vccの電源から出
力の容量Cに電荷Q′=C(Vcc/4)だけ流れ出すた
め、もとの (3/4)Vccの電位に戻る。このため大きな中
間電源安定回路は不要であり小さい安定用回路のみで済
ますことが可能である。 (実施例2)図3は、本発明の第2の実施例に係わる論
理回路を示す回路構成図である。
【0022】本実施例が第1の実施例と異なる点は、第
1の実施例における整流器としてのダイオードの代わり
に、MOSトランジスタのゲートとドレインを接続した
ものを用いたことである。さらに本実施例では、スイッ
チとしてMOSトランジスタを用いている。
【0023】本実施例のMOSトランジスタを用いた整
流器は、nMOS,pMOSの両方で実現できる。この
とき、電流が流れる方向で整流器内で電位降圧を少なく
するためには、しきい値の低いnMOS又はpMOSで
整流器を作ればよい。スイッチとしては、nMOS,p
MOSの両方どちらでも実現できる。図3では、出力を
VccからGNDに下げるためのスイッチをnMOSで実
現し、GNDからVccに上げるスイッチをpMOSで
実現している。整流器用のトランジスタのしきい値が0
Vの時消費エネルギーを1/4にまで下げられる。
【0024】図4は、本実施例の動作タイミング図を示
している。本実施例においても整流器を用いることによ
り、クロックφn0〜φn3間のタイミングのずれ、φp0
〜φp3までのタイミングのずれを無くすことができ、消
費エネルギーを低減できる。φn1がHighになる時、
φn0をLowにしなくてもよいため(即ち、φn0が小さ
いパルス幅を持つ必要がない)、このφn0,φn1間のタ
イミングを詰めることは容易である。 (実施例3)図5は、本発明の第3の実施例に係わる論
理回路を示す回路構成図である。
【0025】本実施例が第2の実施例と異なる点は、ス
イッチの一部でnMOS,pMOSを交換したことであ
る。これは、例えば図3で出力をVccから (3/4)Vccに
下げる時はφn0をVccにすればよいが、スイッチがnM
OSで構成され、このトランジスタはゲート・ソース間
電位がVcc− (3/4)Vcc=Vcc/4しかなく、しきい値
電圧がVT >Vcc/4の場合動作しない。これに対し
て、図5で出力をVccから (3/4)Vccに下げる時は/φ
n0をGNDにすればよく、スイッチがpMOSで構成さ
れこのトランジスタはゲート・ソース間電位が最悪でも
0V− (3/4)Vcc=−(3/4) Vccと大きいため、|VT
|>| (3/4)Vcc|になるまで動作可能となり、Vccと
T 間のマージンがある。
【0026】このように本実施例では、ゲート・ソース
間が大きくなる方のnMOS又はpMOSを選択するこ
とにより、動作マージンの良い回路となる。図6は、本
実施例の動作タイミング図を示している。基本的には図
4の動作と同様であり、/φp0,/φp1,/φn1,/φ
n0の極性のみを図4と逆にすれば動作する。
【0027】図7は、図3,図5における各スイッチに
与える信号を制御するための制御回路例を示している。
また、図8にはそのタイミング図を示している。遅延回
路1は図4でのφn0等のクロックのパルス幅を決めてお
り、これは大きくマージンがあればよい。遅延回路2は
φn1−φn2間のタイミングのズレを示すもので、出力が
(1/2)Vccから (1/4)Vccに下がる時間と同等にすれば
よい。このタイミングズレを小さくすると消費エネルギ
ーの減少の割合が減る半面、高速動作が可能であり、用
途に応じて使いわければよい。 (実施例4)図9は本発明の第4の実施例に係わる論理
回路を示す回路構成図で、図10はその動作タイミング
図である。
【0028】本実施例では、中間の電源を (1/2)Vccの
一個にしており、さらに、スイッチと整流器を1個のト
ランジスタで実現している。また、Vcc,GNDにつな
がるスイッチに対しては、入力信号を遅延回路を介して
供給している。
【0029】本実施例において、例えば出力OUTをG
NDからVccに上げる時、入力INがGNDからVccに
上がり、トランジスタQ1 がONする。このとき、トラ
ンジスタQ1 のしきい値電圧がVtn= (1/2)Vccであれ
ば、出力OUTは (1/2)Vccまで上がる。
【0030】次に、遅延回路で時間差をおいてQ2 がO
Nするため出力OUTはVccまで上がる。このとき、Q
1 はゲート電圧がVcc,ソース電圧が (1/2)Vccとなる
ため、Vtn= (1/2)Vccではドレインが (1/2)Vcc以上
ではONしない。このため、整流作用が働くためことに
なり、逆流が生じることはない。出力がVccからGND
に下がる時もQ3 ,Q4 の順でONすることにより実現
する。
【0031】そして、Vtp=Vtn= (1/2)Vccの時、消
費熱エネルギーは従来比1/2になる。また、Vtp=V
tn> (1/2)Vccの時、熱エネルギーとしては、出力のプ
ルアップ時に、 {(1/2)C(Vtn)2 +(1/2)C(Vcc−Vth)2 } となり、プルダウン時に、 {(1/2)C(|Vtp|)2 +(1/2)C(Vcc−|Vtn|)
2 } となり、従来よりは低減する。
【0032】また、Vtp=Vtn< (1/2)Vccの時は、Q
2 ,Q4 がONし、始めは逆流するが、出力電位がVcc
又はGNDに近づくと整流作用が働く。このため、僅か
だけ(1/2)Vccよりしきい値電圧が低い程度なら問題な
い。
【0033】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では中間電源電位Vm を得る
ためにVccとGND間を2分割又は4分割したが、この
分割数は何等限定されるものではなく、仕様に応じて適
宜変更可能である。
【0034】また、本発明は、出力の負荷容量が大き
く、しかも出力のプルアップ,プルダウンが遅くてもよ
いものに向いている。従って本発明の用途としては、例
えば、MPU,DSP,コントローラ等のLSIのシス
テムブロック駆動回路,出力回路等があげられる。何故
なら、これらはLSI内部の各ゲートの遅延に比べシス
テムクロックの周期は大きいためである。また、各種L
SIやメモリなどの多ビットのバス線等にも本発明は有
効である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施することができる。
【0035】
【発明の効果】以上詳述したように本発明によれば、複
数の中間電源及びそれにつながるスイッチ及び整流器を
設けることにより、タイミングロスが無く高速に出力を
フルスイングさせることができ、出力の振幅がVccであ
ってもスイッチング時の消費エネルギーを (1/2)CVcc
2 より小さくすることができる論理回路を実現すること
が可能となる。
【図面の簡単な説明】
【図1】第1の実施例に係わる論理回路を示す回路構成
図。
【図2】第1の実施例の動作を説明するための動作タイ
ミング図。
【図3】第2の実施例に係わる論理回路を示す回路構成
図。
【図4】第2の実施例の動作を説明するための動作タイ
ミング図。
【図5】第3の実施例に係わる論理回路を示す回路構成
図。
【図6】第3の実施例の動作を説明するための動作タイ
ミング図。
【図7】第3,第4の実施例における各スイッチ制御の
ための制御回路例を示す図。
【図8】図7の制御回路の動作タイミング図。
【図9】第4の実施例に係わる論理回路を示す回路構成
図。
【図10】第4の実施例の動作を説明するための動作タ
イミング図。
【図11】従来のCMOSインバータの回路構成図と動
作タイミング図。
【符号の説明】
Vcc…電源電位 GND…接地電位 C1 …出力負荷容量 SW…スイッチ D…整流器 Vtp,Vtn…しきい値電圧 φ…クロック

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項1】出力線と、 一方が前記出力線に接続され、他方が電源電位に接続さ
    、第1の制御信号によりオン/オフ制御される第1の
    スイッチと、 一方が前記出力線に接続され、他方が接地電位に接続さ
    、第2の制御信号により第1のスイッチと独立してオ
    ン/オフ制御される第2のスイッチと、 一方が前記出力線に接続され、他方が前記接地電位より
    も高く前記電源電位よりも低い中間電源電位に接続さ
    れ、第3の制御信号により前記第1及び第2のスイッチ
    と独立してオン/オフが制御されるスイッチング/整流
    回路と、 を具備する論理回路。
  2. 【請求項2】前記スイッチング/整流回路は、直列接続
    された第3のスイッチ及び整流器を含むことを特徴とす
    る請求項1記載の論理回路。
  3. 【請求項3】前記整流器はPN接合素子及びMOSトラ
    ンジスタの少なくとも一方を含み、前記MOSトランジ
    スタのゲートはドレイン、またはソースに接続されてい
    ることを特徴とする請求項2記載の論理回路。
  4. 【請求項4】出力線と、 一方が前記出力線に接続され、他方が電源電位に接続さ
    、第1の制御信号によりオン/オフ制御される第1の
    スイッチと、 一方が前記出力線に接続され、他方が接地電位に接続さ
    、第2の制御信号により第1のスイッチと独立してオ
    ン/オフ制御される第2のスイッチと、 一方が前記出力線に接続され、他方が前記接地電位より
    も大きく前記電源電位よりも小さい、それぞれ異なる電
    位を有する複数の中間電源電位に接続され、前記第1及
    び第2のスイッチと独立して各々異なる制御信号により
    オン/オフが制御されてスイッチイング及び整流を
    い、前記出力線の電位が該当中間電源電位より低い時の
    み電流が流れる複数の第1のスイッチング/整流回路
    と、一方が前記出力線に接続され、他方が前記接地電位より
    も大きく前記電源電位よりも小さい、それぞれ異なる電
    位を有する複数の中間電源電位に接続され、前記第1及
    び第2のスイッチと独立して各々異なる制御信号により
    オン/オフが制御されてスイッチイング及び整流を行
    い,前記出力線の電位が該当中間電源電位より高い時の
    み電流が流れる複数の第2のスイッチング/整流回路
    と、 を具備することを特徴とする論理回路。
  5. 【請求項5】前記中間電源電位に接続された安定用キャ
    パシタをさらに含むことを特徴とする請求項1又は4に
    記載の論理回路。
  6. 【請求項6】前記論理回路は半導体チップにより構成さ
    れ、該半導体チップは前記中間電源電位を発生する他の
    回路を具備することを特徴とする請求項1又は4に記載
    の論理回路。
  7. 【請求項7】前記論理回路は半導体チップにより構成さ
    れ、前記中間電源電位は該半導体チップに含まれていな
    いAC/DCコンバータにより発生されることを特徴と
    する請求項1又は4に記載の論理回路。
  8. 【請求項8】請求項1又は4に記載の論理回路を使用し
    たクロック発生器及びデータ線の少なくとも一方を具備
    することを特徴とする半導体装置。
  9. 【請求項9】前記複数の第1のスイッチング/整流回路
    の各々は、第3のスイッチ及び第1の整流器を含み、前
    記複数の第2のスイッチング/整流回路の各々は、第4
    のスイッチ及び第2の整流器を含むことを特徴とする請
    求項記載の論理回路。
  10. 【請求項10】前記第1の整流器及び第2の整流器は、
    それぞれPN接合素子及びMOSトランジスタの少なく
    とも一方を含み、前記MOSトランジスタのゲートはド
    レイン、またはソースに接続されていることを特徴とす
    る請求項9記載の論理回路。
  11. 【請求項11】前記出力線の電位は接地電位と電源電位
    の間であり、 前記出力線の電位が電源電位から接地電位に下がる場合
    は、高い中間電源電位に接続された前記第2のスイッチ
    イング/整流回路の前記第4のスイッチから順にON
    し、最後に前記第2のスイッチをONし、 前記出力線の電位が接地電位から電源電位に上がる場合
    は、低い中間電源電位に接続された前記第1のスイッチ
    イング/整流回路の前記第3のスイッチから順にON
    し、最後に前記第1のスイッチをONすることを特徴と
    する請求項記載の論理回路。
  12. 【請求項12】前記出力線の電位の上げ、下げの各々の
    動作において、前記第1乃至第4のスイッチのうち少な
    くとも2つのスイッチは同時にONしている状態が存在
    することを特徴とする請求項11記載の論理回路。
  13. 【請求項13】前記出力線の電位が電源電位から接地電
    位に下がる場合は、前記スイッチング/整流回路がオン
    した後に、前記第2のスイッチがオンすることを特徴と
    する請求項1記載の論理回路。
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