JP3288749B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に半導体集積回路装置の内部電源の改良に関す
る。
係り、特に半導体集積回路装置の内部電源の改良に関す
る。
【０００２】
【従来の技術】半導体集積回路装置は、素子の微細化，
高集積化が進み、６４ＭビットＤＲＡＭや１０００万ト
ラジスタ・レベルのＭＰＵ等が実用化されつつある。半
導体集積回路装置の大規模集積化に伴って、例えば、Ｍ
ＯＳ集積回路装置では、サブミクロンのチャネル長を持
つＭＯＳＦＥＴが用いられている。
高集積化が進み、６４ＭビットＤＲＡＭや１０００万ト
ラジスタ・レベルのＭＰＵ等が実用化されつつある。半
導体集積回路装置の大規模集積化に伴って、例えば、Ｍ
ＯＳ集積回路装置では、サブミクロンのチャネル長を持
つＭＯＳＦＥＴが用いられている。
【０００３】このような微細素子を持つ半導体集積回路
装置では、これまでの外部電源電位Ｖcc＝５Ｖをそのま
ま用いたのでは、第１に、信頼性が確保できない。例え
ば、ホットキャリア生成による不良や、ＴＤＤＢ（Time
Dependent Dielectric Break Down）不良等が大きな問
題になる。第２に、大規模化に伴って消費電力がますま
す大きくなるという問題がある。
装置では、これまでの外部電源電位Ｖcc＝５Ｖをそのま
ま用いたのでは、第１に、信頼性が確保できない。例え
ば、ホットキャリア生成による不良や、ＴＤＤＢ（Time
Dependent Dielectric Break Down）不良等が大きな問
題になる。第２に、大規模化に伴って消費電力がますま
す大きくなるという問題がある。
【０００４】このような問題を解決するには、外部電源
電位を下げることが必要である。しかしながら、ユ−ザ
−の立場からすると、他の回路との整合性の必要上、外
部電源電位は一定であることが望ましい。
電位を下げることが必要である。しかしながら、ユ−ザ
−の立場からすると、他の回路との整合性の必要上、外
部電源電位は一定であることが望ましい。
【０００５】そこで、例えば、１６ＭビットＤＲＡＭで
は、図７に示すような外部電源電位Ｖcc＝５Ｖを用い、
チップ内部に降圧器を設けて内部電源電位Ｖint ＝３．
３Ｖを発生させるという工夫がなされている。
は、図７に示すような外部電源電位Ｖcc＝５Ｖを用い、
チップ内部に降圧器を設けて内部電源電位Ｖint ＝３．
３Ｖを発生させるという工夫がなされている。
【０００６】６４ＭビットＤＲＡＭでは、外部電源電位
Ｖcc＝３．３Ｖとすることが予定されている。しかし、
２５６ＭビットＤＲＡＭになるとこれでも高く、内部電
源電位として、Ｖint ＝２．５〜１．５Ｖが必要とな
る。
Ｖcc＝３．３Ｖとすることが予定されている。しかし、
２５６ＭビットＤＲＡＭになるとこれでも高く、内部電
源電位として、Ｖint ＝２．５〜１．５Ｖが必要とな
る。
【０００７】半導体メモリにおいては、定電流源回路を
持つ多くのロジック回路と異なり、消費電流は時間と共
に変化する。図７に示すようなオンチップの降圧器を用
いたメモリにおいて、メモリ・チップの消費電力をＩ
（ｔ）とすると、メモリ回路自信の消費電力が、 Ｐ1 ＝Ｉ（ｔ）×Ｖint であるのに対し、降圧器での消費電力は、 Ｐ2 ＝Ｉ（ｔ）×（Ｖcc−Ｖint ） となる。
持つ多くのロジック回路と異なり、消費電流は時間と共
に変化する。図７に示すようなオンチップの降圧器を用
いたメモリにおいて、メモリ・チップの消費電力をＩ
（ｔ）とすると、メモリ回路自信の消費電力が、 Ｐ1 ＝Ｉ（ｔ）×Ｖint であるのに対し、降圧器での消費電力は、 Ｐ2 ＝Ｉ（ｔ）×（Ｖcc−Ｖint ） となる。
【０００８】内部電源電位Ｖint は、例えば、Ｖcc／
２，Ｖcc／３，Ｖcc／４等に設定されるが、Ｖint ＝Ｖ
cc／２とすると、Ｐ1 ＝Ｐ2 となる。即ち、メモリ・チ
ップの消費電力の半分は降圧器で無駄に消費されること
になる。無駄な電力を消費しない降圧器として、インダ
クタンスを用いる方法があるが、オンチップ方式として
は実現困難である。
２，Ｖcc／３，Ｖcc／４等に設定されるが、Ｖint ＝Ｖ
cc／２とすると、Ｐ1 ＝Ｐ2 となる。即ち、メモリ・チ
ップの消費電力の半分は降圧器で無駄に消費されること
になる。無駄な電力を消費しない降圧器として、インダ
クタンスを用いる方法があるが、オンチップ方式として
は実現困難である。
【０００９】そこで、本発明者等は先に無駄な電力消費
をなくして低電源動作を可能とした半導体集積回路装置
を提案した（特願平３−９１７３０号）。この半導体集
積回路装置は，図８に示す如き構成になっている。
をなくして低電源動作を可能とした半導体集積回路装置
を提案した（特願平３−９１７３０号）。この半導体集
積回路装置は，図８に示す如き構成になっている。
【００１０】即ち、半導体基板に形成された集積回路部
１１1 と集積回路部１１2 とは、外部の高電源電位Ｖcc
と低電源電位Ｖssとの間に縦続接続され、これによって
集積回路部１１1 ，１１2 に直列に電流が供給される。
また、基板上には、この他、チップ外部との間で信号の
授受を行なうための入力回路・制御回路１２及び出力回
路１３が形成されている。
１１1 と集積回路部１１2 とは、外部の高電源電位Ｖcc
と低電源電位Ｖssとの間に縦続接続され、これによって
集積回路部１１1 ，１１2 に直列に電流が供給される。
また、基板上には、この他、チップ外部との間で信号の
授受を行なうための入力回路・制御回路１２及び出力回
路１３が形成されている。
【００１１】高電位電源側（上段）の集積回路部１１1
と、下電位電源側（下段）の集積回路部１１2 とは、同
様な回路構成を有する。いずれも、消費電力は時間と共
に変化するが、上段、下段の集積回路部１１，１２の消
費電力Ｉ1 （ｔ），Ｉ2 （ｔ）を比較すると、図９に示
すようにどのタイミングでも等しいという同期のとれた
動作を行なうものとする。
と、下電位電源側（下段）の集積回路部１１2 とは、同
様な回路構成を有する。いずれも、消費電力は時間と共
に変化するが、上段、下段の集積回路部１１，１２の消
費電力Ｉ1 （ｔ），Ｉ2 （ｔ）を比較すると、図９に示
すようにどのタイミングでも等しいという同期のとれた
動作を行なうものとする。
【００１２】このとき、縦積みされた上段の集積回路部
１１1 と下段の集積回路部１１2 との接続部Ｖmmは、図
１０に示すように、時間によらず一定の中間電位Ｖmm＝
Ｖcc／２となる。このため、上段の集積回路部１１1 に
は、内部電源電圧としてＶcc−Ｖmm＝Ｖcc／２が印加さ
れ、下段の集積回路部１１2 には同じく内部電源電圧と
してＶcc／２が印加され、外部電源電位を下げることな
く、有効な消費電力を半分にすることができる。なお、
入力回路・制御回路１２及び出力回路１３の部分は、外
部電源電圧Ｖcc−Ｖssで動作する。しかしながら、この
ように構成された半導体集積回路装置には次のような問
題があった。
１１1 と下段の集積回路部１１2 との接続部Ｖmmは、図
１０に示すように、時間によらず一定の中間電位Ｖmm＝
Ｖcc／２となる。このため、上段の集積回路部１１1 に
は、内部電源電圧としてＶcc−Ｖmm＝Ｖcc／２が印加さ
れ、下段の集積回路部１１2 には同じく内部電源電圧と
してＶcc／２が印加され、外部電源電位を下げることな
く、有効な消費電力を半分にすることができる。なお、
入力回路・制御回路１２及び出力回路１３の部分は、外
部電源電圧Ｖcc−Ｖssで動作する。しかしながら、この
ように構成された半導体集積回路装置には次のような問
題があった。
【００１３】即ち、図１１に示す如く、同一回路構成，
同期動作のｎ（ｎ≧３）段の集積回路部１１1 ，１
１2 ，…，１１n を電源間に縦続接続すれば、外部電源
電位Ｖcc−Ｖssをｎ等分した電源電位を、各集積回路部
１１1 ，１１2 ，…，１１n に印加することはできた
が、外部電源電位Ｖcc−Ｖssの自然数等分でない電源電
位、例えば、外部電源電位Ｖcc−Ｖssを１０／３等分し
たような電源電位は印加できなかった。
同期動作のｎ（ｎ≧３）段の集積回路部１１1 ，１
１2 ，…，１１n を電源間に縦続接続すれば、外部電源
電位Ｖcc−Ｖssをｎ等分した電源電位を、各集積回路部
１１1 ，１１2 ，…，１１n に印加することはできた
が、外部電源電位Ｖcc−Ｖssの自然数等分でない電源電
位、例えば、外部電源電位Ｖcc−Ｖssを１０／３等分し
たような電源電位は印加できなかった。
【００１４】したがって、このような構成では、６４Ｍ
ビットＤＲＡＭの外部電源電位、例えば、予定されてい
る外部電源電位Ｖcc＝３．３Ｖを用いて、２．５〜１．
５Ｖ程度の内部電源電位を必要とする２５６ＭビットＤ
ＲＡＭに対応するのは困難である。また、たとえ、３．
３Ｖのｎ等分の電位が許容範囲であっても、信頼性上の
観点からなるべく所定の内部電源電位に近いほうが望ま
しい。
ビットＤＲＡＭの外部電源電位、例えば、予定されてい
る外部電源電位Ｖcc＝３．３Ｖを用いて、２．５〜１．
５Ｖ程度の内部電源電位を必要とする２５６ＭビットＤ
ＲＡＭに対応するのは困難である。また、たとえ、３．
３Ｖのｎ等分の電位が許容範囲であっても、信頼性上の
観点からなるべく所定の内部電源電位に近いほうが望ま
しい。
【００１５】
【発明が解決しようとする課題】上述の如く、オンチッ
プの降圧器を用いた従来の半導体集積回路装置では、降
圧器で無駄な電力を消費するとい問題があった。そこ
で、降圧器を用いずに無駄な電力消費をなくして低電源
動作を可能とした半導体集積回路装置が提案されたが、
この半導体集積回路装置は、外部高電源電位のｎ等分の
内部電源電位しか生成できないという問題があった。
プの降圧器を用いた従来の半導体集積回路装置では、降
圧器で無駄な電力を消費するとい問題があった。そこ
で、降圧器を用いずに無駄な電力消費をなくして低電源
動作を可能とした半導体集積回路装置が提案されたが、
この半導体集積回路装置は、外部高電源電位のｎ等分の
内部電源電位しか生成できないという問題があった。
【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、無駄な消費電力が少な
く、外部電源電位から所望の内部電源電位を生成できる
半導体集積回路装置を提供することにある。
ので、その目的とするところは、無駄な消費電力が少な
く、外部電源電位から所望の内部電源電位を生成できる
半導体集積回路装置を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体集積回路装置は、直列接続された
第１の内部回路と第１の内部降圧回路とからなる第１の
回路と、この第１の回路に選択的に接続され、前記第１
の回路の消費電力の時間変化と同様な消費電力の時間変
化を示す、直列接続された第２の内部回路と第２の内部
降圧回路とからなる第２の回路とを備え、前記第１の回
路が前記第２の回路から切り離されているときには、前
記第１の回路及び前記第２の回路は、外部高電源電位と
外部低電源電位との間で、並列接続され、前記第１の回
路が前記第２の回路に接続されているときには、前記第
１の回路及び前記第２の回路は、外部高電源電位と外部
低電源電位との間で、直列接続されていることを特徴と
する。
めに、本発明の半導体集積回路装置は、直列接続された
第１の内部回路と第１の内部降圧回路とからなる第１の
回路と、この第１の回路に選択的に接続され、前記第１
の回路の消費電力の時間変化と同様な消費電力の時間変
化を示す、直列接続された第２の内部回路と第２の内部
降圧回路とからなる第２の回路とを備え、前記第１の回
路が前記第２の回路から切り離されているときには、前
記第１の回路及び前記第２の回路は、外部高電源電位と
外部低電源電位との間で、並列接続され、前記第１の回
路が前記第２の回路に接続されているときには、前記第
１の回路及び前記第２の回路は、外部高電源電位と外部
低電源電位との間で、直列接続されていることを特徴と
する。
【００１８】
【作用】本発明によれば、Ｖcc／２＜ＶintL，且つＶcc
／２＜Ｖcc−ＶintUのときには第１の内部降圧回路と第
２の内部降圧回路を切り離し、第１及び第２の内部降圧
回路をそれぞれ外部高電位電源，外部低電位電源に接続
して、第１の内部電源電位を外部高電位電源から生成
し、第２の内部電源電位を外部低電位電源から生成する
ことで、無駄な消費電力を５０％未満にすることができ
る。
／２＜Ｖcc−ＶintUのときには第１の内部降圧回路と第
２の内部降圧回路を切り離し、第１及び第２の内部降圧
回路をそれぞれ外部高電位電源，外部低電位電源に接続
して、第１の内部電源電位を外部高電位電源から生成
し、第２の内部電源電位を外部低電位電源から生成する
ことで、無駄な消費電力を５０％未満にすることができ
る。
【００１９】また、Ｖcc／２≧ＶintL，且つＶcc／２≧
Ｖcc−ＶintUのときには第１及び第２の内部降圧回路を
それぞれ外部高電位電源，外部低電位電源から切り離
し、第１の内部降圧回路と第２の内部降圧回路とを接続
して、第１の内部降圧回路と第２の内部降圧回路との間
の接続ノードの電位をＶcc／２にすることで、Ｖcc／２
＝ＶintL＝ＶintUの場合には無駄な消費電力をなくすこ
とができる。また、Ｖcc／２＞ＶintL，Ｖcc／２＜Ｖ
intUの場合には、第１，第２の内部電源電位を上記Ｖcc
／２から生成することにより、Ｖcc／４＜ＶintL＜Ｖcc
／１，且つＶcc／４≧Ｖcc−ＶintU＜Ｖccに場合には無
駄な消費電力を５０％未満にすることができる。
Ｖcc−ＶintUのときには第１及び第２の内部降圧回路を
それぞれ外部高電位電源，外部低電位電源から切り離
し、第１の内部降圧回路と第２の内部降圧回路とを接続
して、第１の内部降圧回路と第２の内部降圧回路との間
の接続ノードの電位をＶcc／２にすることで、Ｖcc／２
＝ＶintL＝ＶintUの場合には無駄な消費電力をなくすこ
とができる。また、Ｖcc／２＞ＶintL，Ｖcc／２＜Ｖ
intUの場合には、第１，第２の内部電源電位を上記Ｖcc
／２から生成することにより、Ｖcc／４＜ＶintL＜Ｖcc
／１，且つＶcc／４≧Ｖcc−ＶintU＜Ｖccに場合には無
駄な消費電力を５０％未満にすることができる。
【００２０】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の一実施例に係る半導体集積回路装
置のブロック図である。
る。図１は、本発明の一実施例に係る半導体集積回路装
置のブロック図である。
【００２１】下部内部回路１（第１の内部回路）は、電
位Ｖssの外部低電位電源に接続されていると共に、下部
内部降圧器３（第１の内部降圧回路），スイッチＳＷ１
を介して電位Ｖccの外部高電源電位に選択的に接続され
るようになっている。また、下部内部回路１の動作電位
は、下部内部回路１と下部内部降圧器３との間の接続ノ
ードの電位（以下、下部内部電源電位という）をＶintL
（Ｖss＜ＶintL≦Ｖcc）とすると、高電源電位Ｖccと下
部内部電源電位ＶintL（Ｖss＜ＶintL≦Ｖcc）との間と
なる。
位Ｖssの外部低電位電源に接続されていると共に、下部
内部降圧器３（第１の内部降圧回路），スイッチＳＷ１
を介して電位Ｖccの外部高電源電位に選択的に接続され
るようになっている。また、下部内部回路１の動作電位
は、下部内部回路１と下部内部降圧器３との間の接続ノ
ードの電位（以下、下部内部電源電位という）をＶintL
（Ｖss＜ＶintL≦Ｖcc）とすると、高電源電位Ｖccと下
部内部電源電位ＶintL（Ｖss＜ＶintL≦Ｖcc）との間と
なる。
【００２２】同様に、上部内部回路２（第２の内部回
路）には、電位Ｖccの外部高電位電源に接続されている
と共に、上部内部降圧器４（第２の内部降圧回路），ス
イッチＳＷ２を介して電位Ｖssの外部の低電位電源に選
択的に接続される。上部内部回路２の動作電位は、上部
内部回路２と上部内部降圧器４との間の接続ノードの電
位（以下、上部内部電源電位という）をＶintU（Ｖss≦
ＶintU＜Ｖcc）とすると、上部内部電源電位ＶintUと高
電源電位Ｖccとの間となる。
路）には、電位Ｖccの外部高電位電源に接続されている
と共に、上部内部降圧器４（第２の内部降圧回路），ス
イッチＳＷ２を介して電位Ｖssの外部の低電位電源に選
択的に接続される。上部内部回路２の動作電位は、上部
内部回路２と上部内部降圧器４との間の接続ノードの電
位（以下、上部内部電源電位という）をＶintU（Ｖss≦
ＶintU＜Ｖcc）とすると、上部内部電源電位ＶintUと高
電源電位Ｖccとの間となる。
【００２３】下部内部回路１と上部内部回路２とは、ス
イッチＳＷ３によって選択的に接続されるようになって
いる。また、下部内部回路１と上部内部回路２とは同一
回路構成を有し、更に、消費電力もどのタイミングでも
等しいという同期のとれた動作を行なうものとする。こ
のように構成された半導体集積回路装置では、次のよう
にして外部電源電位から所定の内部電源電位の生成が行
なわれる。
イッチＳＷ３によって選択的に接続されるようになって
いる。また、下部内部回路１と上部内部回路２とは同一
回路構成を有し、更に、消費電力もどのタイミングでも
等しいという同期のとれた動作を行なうものとする。こ
のように構成された半導体集積回路装置では、次のよう
にして外部電源電位から所定の内部電源電位の生成が行
なわれる。
【００２４】まず、内部降圧器３，４での電圧降下が高
電源電位Ｖccの５０％未満の場合、つまり、Ｖcc／２＜
ＶintL，且つＶcc／２＜Ｖcc−ＶintUの場合には、スイ
ッチＳＷ１，２が閉じられ、即ち、導通し、スイッチＳ
Ｗ３が開かれる。この結果、下部内部回路１には、下部
内部降圧器３を介して、高電源電位である所定値の下部
内部電源電位ＶintL（Ｖcc／２＜ＶintL≦Ｖcc）が印加
される。また、上部内部回路２には、上部内部降圧器４
を介して所定のレベルまで昇圧された上部内部電源電位
ＶintU（Ｖss＜ＶintU＜Ｖcc／２）が印加される。
電源電位Ｖccの５０％未満の場合、つまり、Ｖcc／２＜
ＶintL，且つＶcc／２＜Ｖcc−ＶintUの場合には、スイ
ッチＳＷ１，２が閉じられ、即ち、導通し、スイッチＳ
Ｗ３が開かれる。この結果、下部内部回路１には、下部
内部降圧器３を介して、高電源電位である所定値の下部
内部電源電位ＶintL（Ｖcc／２＜ＶintL≦Ｖcc）が印加
される。また、上部内部回路２には、上部内部降圧器４
を介して所定のレベルまで昇圧された上部内部電源電位
ＶintU（Ｖss＜ＶintU＜Ｖcc／２）が印加される。
【００２５】次に内部降圧器３，４での電圧降下が高電
源電位Ｖccの５０％の場合、つまり、ＶintL＝ＶintU＝
Ｖcc／２の場合は、スイッチＳＷ１，２が開かれ、スイ
ッチＳＷ３が閉じられる。この結果、図８と同じような
構成になるので、下部内部降圧器３と上部内部降圧器４
との間の接続ノードの電位はＶcc／２となり、無駄な消
費電力がなくなる。
源電位Ｖccの５０％の場合、つまり、ＶintL＝ＶintU＝
Ｖcc／２の場合は、スイッチＳＷ１，２が開かれ、スイ
ッチＳＷ３が閉じられる。この結果、図８と同じような
構成になるので、下部内部降圧器３と上部内部降圧器４
との間の接続ノードの電位はＶcc／２となり、無駄な消
費電力がなくなる。
【００２６】そして内部降圧器３，４での電圧降下が高
電源電位Ｖccの５０％より大きい場合、つまり、ＶintL
＜Ｖcc／２，且つＶcc−ＶintU＜Ｖcc／２の場合も、ス
イッチＳＷ１，２が開かれ、スイッチＳＷ３が閉じられ
る。この結果、下部内部降圧器３と上部内部降圧器４と
の間の接続ノードの電位はＶcc／２となり、この電位Ｖ
cc／２は下部内部降圧器３，上部内部降圧器４によって
所定値の電位まで降下され、それぞれ下部内部回路１の
高電源電位，上部内部回路２の低電源電位が生成され
る。この場合、Ｖcc／４＜ＶintL＜Ｖcc／２，Ｖcc／４
＜Ｖcc−ＶintU＜Ｖcc／２においては、無駄な消費電力
を５０％未満に抑えつつ、安定で一定の下部内部電源電
位ＶintL，上部内部電源電位ＶintUが得られる。
電源電位Ｖccの５０％より大きい場合、つまり、ＶintL
＜Ｖcc／２，且つＶcc−ＶintU＜Ｖcc／２の場合も、ス
イッチＳＷ１，２が開かれ、スイッチＳＷ３が閉じられ
る。この結果、下部内部降圧器３と上部内部降圧器４と
の間の接続ノードの電位はＶcc／２となり、この電位Ｖ
cc／２は下部内部降圧器３，上部内部降圧器４によって
所定値の電位まで降下され、それぞれ下部内部回路１の
高電源電位，上部内部回路２の低電源電位が生成され
る。この場合、Ｖcc／４＜ＶintL＜Ｖcc／２，Ｖcc／４
＜Ｖcc−ＶintU＜Ｖcc／２においては、無駄な消費電力
を５０％未満に抑えつつ、安定で一定の下部内部電源電
位ＶintL，上部内部電源電位ＶintUが得られる。
【００２７】かくして本実施例によれば、広い範囲の内
部電源電位に亘って、従来より少ない無駄な消費電力
で、任意の高電源電位Ｖccから所望の内部電源電位を生
成できる。このため、従来のままの高電源電位Ｖccで、
無駄な消費電力が少なく、信頼性の低下を招かない半導
体集積回路装置を実現できる。
部電源電位に亘って、従来より少ない無駄な消費電力
で、任意の高電源電位Ｖccから所望の内部電源電位を生
成できる。このため、従来のままの高電源電位Ｖccで、
無駄な消費電力が少なく、信頼性の低下を招かない半導
体集積回路装置を実現できる。
【００２８】図２は、本発明の半導体集積回路装置をよ
り具体的に示した図である。また、図３は、同半導体集
積回路装置における各電圧電位と高電源電位Ｖcc（０≦
Ｖcc≦４ＶintL）との関係を示す図である。
り具体的に示した図である。また、図３は、同半導体集
積回路装置における各電圧電位と高電源電位Ｖcc（０≦
Ｖcc≦４ＶintL）との関係を示す図である。
【００２９】この半導体集積回路装置は、大きく分け
て、下部内部回路１と下部内部降圧器とからなる回路Ａ
（第１の回路）と、上部内部回路２と上部内部降圧器と
からなる回路Ｂ（第２の回路）と、回路Ａと回路Ｂとを
選択的に接続する回路Ｃとで構成されている。
て、下部内部回路１と下部内部降圧器とからなる回路Ａ
（第１の回路）と、上部内部回路２と上部内部降圧器と
からなる回路Ｂ（第２の回路）と、回路Ａと回路Ｂとを
選択的に接続する回路Ｃとで構成されている。
【００３０】回路Ａの下部内部降圧器は、差動増幅回路
ＯＰ２と、この差動増幅回路ＯＰ２の負極に接続された
基準電源電位ＶrefLと、ゲートに差動増幅回路ＯＰ２の
出力が与えられたｐ型ＭＯＳトランジスタＴｒ２と、こ
のｐ型ＭＯＳトランジスタＴｒ２のドレインに接続され
た抵抗体Ｒ３と、一端がこの抵抗体Ｒ３に接続され他端
が低電源電位Ｖssに接続された抵抗体Ｒ４とで構成され
ている。また、差動増幅回路ＯＰ２の正極は抵抗体Ｒ
３，Ｒ４間の接続ノードに接続され、下部内部回路１は
ｐ型ＭＯＳトランジスタＴｒ２と抵抗体Ｒ３との間の接
続ノードに接続され、この接続ノードの電位が下部内部
電源電位ＶintLとなる。また、差動増幅回路ＯＰ２，低
抗体Ｒ３，Ｒ４及び基準電源電位ＶrefLを用いて下部内
部電源電位ＶintLが所定値より下がった場合にはｐ型Ｍ
ＯＳトランジスタＴｒ２がオン状態になり、逆に所定値
より上がった場合にはｐ型ＭＯＳトランジスタＴｒ２が
オフ状態になるように選ばれている。
ＯＰ２と、この差動増幅回路ＯＰ２の負極に接続された
基準電源電位ＶrefLと、ゲートに差動増幅回路ＯＰ２の
出力が与えられたｐ型ＭＯＳトランジスタＴｒ２と、こ
のｐ型ＭＯＳトランジスタＴｒ２のドレインに接続され
た抵抗体Ｒ３と、一端がこの抵抗体Ｒ３に接続され他端
が低電源電位Ｖssに接続された抵抗体Ｒ４とで構成され
ている。また、差動増幅回路ＯＰ２の正極は抵抗体Ｒ
３，Ｒ４間の接続ノードに接続され、下部内部回路１は
ｐ型ＭＯＳトランジスタＴｒ２と抵抗体Ｒ３との間の接
続ノードに接続され、この接続ノードの電位が下部内部
電源電位ＶintLとなる。また、差動増幅回路ＯＰ２，低
抗体Ｒ３，Ｒ４及び基準電源電位ＶrefLを用いて下部内
部電源電位ＶintLが所定値より下がった場合にはｐ型Ｍ
ＯＳトランジスタＴｒ２がオン状態になり、逆に所定値
より上がった場合にはｐ型ＭＯＳトランジスタＴｒ２が
オフ状態になるように選ばれている。
【００３１】回路Ｂは、回路Ａの電源系の極性を逆にし
た構成になっており、回路Ｂの上部降圧器は、差動増幅
回路ＯＰ３と、基準電源電位ＶrefUと、ｎ型ＭＯＳトラ
ンジスタＴｒ５と、抵抗体Ｒ５，Ｒ６とで構成され、上
部内部回路２はＭＯＳトランジスタＴｒ５と抵抗体５と
の間の接続ノードに接続され、この接続ノードの電位を
上部電源電位ＶintUとして上部内部回路２に印加され
る。また、差動増幅回路ＯＰ３，抵抗体Ｒ５，Ｒ６及び
基準電源電位ＶrefUを用いて上部電源電位ＶintUが所定
値より下がった場合にはＭＯＳトランジスタＴｒ５がオ
フ状態になり、逆に所定値より上がった場合にはＭＯＳ
トランジスタがオン状態になるように選ばれている。
た構成になっており、回路Ｂの上部降圧器は、差動増幅
回路ＯＰ３と、基準電源電位ＶrefUと、ｎ型ＭＯＳトラ
ンジスタＴｒ５と、抵抗体Ｒ５，Ｒ６とで構成され、上
部内部回路２はＭＯＳトランジスタＴｒ５と抵抗体５と
の間の接続ノードに接続され、この接続ノードの電位を
上部電源電位ＶintUとして上部内部回路２に印加され
る。また、差動増幅回路ＯＰ３，抵抗体Ｒ５，Ｒ６及び
基準電源電位ＶrefUを用いて上部電源電位ＶintUが所定
値より下がった場合にはＭＯＳトランジスタＴｒ５がオ
フ状態になり、逆に所定値より上がった場合にはＭＯＳ
トランジスタがオン状態になるように選ばれている。
【００３２】回路Ｃは、高電源電位Ｖccに接続された抵
抗体Ｒ１と、一端がこの抵抗体Ｒ１に接続され他端が低
電源電位Ｖssに接続された抵抗体Ｒ２と、正極，負極が
それぞれ抵抗体Ｒ１，Ｒ２間の接続ノード，基準電源電
位ＶrefCに接続された差動増幅回路ＯＰ１と、この差動
増幅回路ＯＰ１の出力の極性を反転するインバ−タＩＮ
Ｖ１と、このインバ−タＩＮＶ１の出力の極性を反転す
るインバ−タＩＮＶ２と、高電源電位Ｖccと上記ＭＯＳ
トランジスタＴｒ２のソースとの間に設けられゲートに
インバ−タＩＮＶ２の出力が与えられたｐ型ＭＯＳトラ
ンジスタＴｒ１と、低電源電位Ｖssと上記ＭＯＳトラン
ジスタＴｒ５のソースとの間に設けられゲートにインバ
−タＩＮＶ１の出力が与えられたｎ型ＭＯＳトランジス
タＴｒ６と、並列接続され共通ドレイン，ソースがそれ
ぞれＭＯＳトランジスタＴｒ１，２間の接続ノード，Ｍ
ＯＳトランジスタＴｒ５，Ｔｒ６間の接続ノードに接続
されるｎ型及びｐ型ＭＯＳトランジスタＴｒ３，４とで
構成されている。このｎ型ｎ型ＭＯＳトランジスタＴｒ
３，ｐ型ＭＯＳトランジスタＴｒ４のゲートにはそれぞ
れインバ−タＩＮＶ２，１の出力が与えられている。ま
た、基準電圧電位ＶrefL及び抵抗体Ｒ１，Ｒ２は、Ｖcc
／２＜ＶintLのときにＲ２・Ｖcc／（Ｒ１＋Ｒ２）＜Ｖ
refCとなるように選ばれている。このように構成された
半導体集積回路装置では、次のようにして外部電源電位
から所定の内部電源電位の生成が行なわれる。まず、回
路Ｃの差動増幅回路ＯＰ１で、抵抗体Ｒ１と抵抗体Ｒ２
との間の接続ノードの電位と、基準電圧電位ＶrefLとの
比較が行なわれる。
抗体Ｒ１と、一端がこの抵抗体Ｒ１に接続され他端が低
電源電位Ｖssに接続された抵抗体Ｒ２と、正極，負極が
それぞれ抵抗体Ｒ１，Ｒ２間の接続ノード，基準電源電
位ＶrefCに接続された差動増幅回路ＯＰ１と、この差動
増幅回路ＯＰ１の出力の極性を反転するインバ−タＩＮ
Ｖ１と、このインバ−タＩＮＶ１の出力の極性を反転す
るインバ−タＩＮＶ２と、高電源電位Ｖccと上記ＭＯＳ
トランジスタＴｒ２のソースとの間に設けられゲートに
インバ−タＩＮＶ２の出力が与えられたｐ型ＭＯＳトラ
ンジスタＴｒ１と、低電源電位Ｖssと上記ＭＯＳトラン
ジスタＴｒ５のソースとの間に設けられゲートにインバ
−タＩＮＶ１の出力が与えられたｎ型ＭＯＳトランジス
タＴｒ６と、並列接続され共通ドレイン，ソースがそれ
ぞれＭＯＳトランジスタＴｒ１，２間の接続ノード，Ｍ
ＯＳトランジスタＴｒ５，Ｔｒ６間の接続ノードに接続
されるｎ型及びｐ型ＭＯＳトランジスタＴｒ３，４とで
構成されている。このｎ型ｎ型ＭＯＳトランジスタＴｒ
３，ｐ型ＭＯＳトランジスタＴｒ４のゲートにはそれぞ
れインバ−タＩＮＶ２，１の出力が与えられている。ま
た、基準電圧電位ＶrefL及び抵抗体Ｒ１，Ｒ２は、Ｖcc
／２＜ＶintLのときにＲ２・Ｖcc／（Ｒ１＋Ｒ２）＜Ｖ
refCとなるように選ばれている。このように構成された
半導体集積回路装置では、次のようにして外部電源電位
から所定の内部電源電位の生成が行なわれる。まず、回
路Ｃの差動増幅回路ＯＰ１で、抵抗体Ｒ１と抵抗体Ｒ２
との間の接続ノードの電位と、基準電圧電位ＶrefLとの
比較が行なわれる。
【００３３】この比較の結果、Ｒ２・Ｖcc／（Ｒ１＋Ｒ
２）＜ＶrefCの場合、つまり、Ｖcc／２＜ＶintLの場合
には、差動増幅回路ＯＰ１の出力がローレベルとなるの
で、ＭＯＳトランジスタＴｒ１，Ｔｒ６はオン状態とな
り、ＭＯＳトランジスタＴｒ３，Ｔｒ４はオフ状態とな
る。このため、ＭＯＳトランジスタＴｒ１とＭＯＳトラ
ンジスタＴｒ２との間の接続ノードの電源電位ＶmLは高
電源電位Ｖccとなり、ＭＯＳトランジスタＴｒ５とＭＯ
ＳトランジスタＴｒ６との間の接続ノードの電位ＶmUは
低電源電位Ｖssとなる。
２）＜ＶrefCの場合、つまり、Ｖcc／２＜ＶintLの場合
には、差動増幅回路ＯＰ１の出力がローレベルとなるの
で、ＭＯＳトランジスタＴｒ１，Ｔｒ６はオン状態とな
り、ＭＯＳトランジスタＴｒ３，Ｔｒ４はオフ状態とな
る。このため、ＭＯＳトランジスタＴｒ１とＭＯＳトラ
ンジスタＴｒ２との間の接続ノードの電源電位ＶmLは高
電源電位Ｖccとなり、ＭＯＳトランジスタＴｒ５とＭＯ
ＳトランジスタＴｒ６との間の接続ノードの電位ＶmUは
低電源電位Ｖssとなる。
【００３４】したがって、下部内部電源電位ＶintLが所
定のレベルに達するまでは、ＭＯＳトランジスタＴｒ２
がオン状態であるので、このＭＯＳトランジスタＴｒ２
を介して電源電位ＶmLが下部内部回路１に印加される。
換言すれば、下部内部電源電位ＶintLは、電源電位ＶmL
の降圧によって発生される。また、下部内部電源電位Ｖ
intLが所定のレベルより高くなると、ＭＯＳトランジス
タＴｒ２がオフ状態になるので、下部内部電源電位Ｖ
intLには電源電位ＶmLが印加されなくなるので、下部内
部電源電位ＶintLは降圧する。このようにして、下部内
部回路には所定の下部内部電源電位ＶintLが印加され
る。同様な理由によって上部内部回路２にも所定のレベ
ルの上部内部電源電位が印加される。
定のレベルに達するまでは、ＭＯＳトランジスタＴｒ２
がオン状態であるので、このＭＯＳトランジスタＴｒ２
を介して電源電位ＶmLが下部内部回路１に印加される。
換言すれば、下部内部電源電位ＶintLは、電源電位ＶmL
の降圧によって発生される。また、下部内部電源電位Ｖ
intLが所定のレベルより高くなると、ＭＯＳトランジス
タＴｒ２がオフ状態になるので、下部内部電源電位Ｖ
intLには電源電位ＶmLが印加されなくなるので、下部内
部電源電位ＶintLは降圧する。このようにして、下部内
部回路には所定の下部内部電源電位ＶintLが印加され
る。同様な理由によって上部内部回路２にも所定のレベ
ルの上部内部電源電位が印加される。
【００３５】また、差動増幅回路ＯＰ１での電位の比較
の結果が、Ｒ２・Ｖcc／（Ｒ１＋Ｒ２）≧ＶrefCの場
合、つまり、Ｖcc／２≧ＶintLのときには、差動増幅回
路ＯＰ１の出力がハイレベルとなるので、ＭＯＳトラン
ジスタＴｒ１，Ｔｒ６はオフ状態となり、ＭＯＳトラン
ジスタＴｒ３，Ｔｒ４はオン状態となる。
の結果が、Ｒ２・Ｖcc／（Ｒ１＋Ｒ２）≧ＶrefCの場
合、つまり、Ｖcc／２≧ＶintLのときには、差動増幅回
路ＯＰ１の出力がハイレベルとなるので、ＭＯＳトラン
ジスタＴｒ１，Ｔｒ６はオフ状態となり、ＭＯＳトラン
ジスタＴｒ３，Ｔｒ４はオン状態となる。
【００３６】即ち、電源電位ＶmL，電源電位ＶmUは、そ
れぞれ高電源電位Ｖcc，低電源電位Ｖssから切り離さ
れ、電源電位ＶmLと電源電位ＶmUとが短絡される。
れぞれ高電源電位Ｖcc，低電源電位Ｖssから切り離さ
れ、電源電位ＶmLと電源電位ＶmUとが短絡される。
【００３７】回路Ａと回路Ｂとは同一回路構成を有し、
更に、消費電力もどのタイミングでも等しい同期のとれ
た動作を行なうので、Ｖcc／２＝ＶintLの場合には、Ｖ
mL＝ＶmU＝Ｖcc／２となり、無駄な電力を消費すること
無く、下部内部回路１，上部内部回路２を動作できる。
また、Ｖcc／２＞ＶintLの場合には、電源電位ＶmL，電
源電位ＶmU、Ｖcc／２＞ＶintLの場合と同様な回路動作
によって、下部内部回路１，上部内部回路２にそれぞれ
所定のレベルの下部内部電源電位ＶintL，上部電源電位
ＶintUを印加できる。この場合、無駄な降圧電圧が下部
内部回路１ではＶcc／２−ＶintLとなり、上部内部回路
２ではＶintU−Ｖcc／２となり、従来に比べて大幅に低
減する。以上述べた各電源電位と高電源電位Ｖcc（０≦
Ｖcc≦４ＶintL）との関係を示すと図３のようになる。
更に、消費電力もどのタイミングでも等しい同期のとれ
た動作を行なうので、Ｖcc／２＝ＶintLの場合には、Ｖ
mL＝ＶmU＝Ｖcc／２となり、無駄な電力を消費すること
無く、下部内部回路１，上部内部回路２を動作できる。
また、Ｖcc／２＞ＶintLの場合には、電源電位ＶmL，電
源電位ＶmU、Ｖcc／２＞ＶintLの場合と同様な回路動作
によって、下部内部回路１，上部内部回路２にそれぞれ
所定のレベルの下部内部電源電位ＶintL，上部電源電位
ＶintUを印加できる。この場合、無駄な降圧電圧が下部
内部回路１ではＶcc／２−ＶintLとなり、上部内部回路
２ではＶintU−Ｖcc／２となり、従来に比べて大幅に低
減する。以上述べた各電源電位と高電源電位Ｖcc（０≦
Ｖcc≦４ＶintL）との関係を示すと図３のようになる。
【００３８】また、このような半導体集積回路装置を用
いれば、内部回路に与えられる電力（全体電力）に対す
る実際に内部回路で消費される電力（実効電力）の比
（実効電力／全体電力）を図４に示すように改善でき
る。即ち、高電源電位Ｖcc＝３．３Ｖを想定した場合、
本実施例の半導体集積回路装置によるＤＲＡＭでは１Ｇ
ｂまでは従来構成のそれと同様に世代が新しくなるほど
実効電力／全体電力が小さくなるが、１Ｇｂより先の世
代で大幅な改善が図れる。
いれば、内部回路に与えられる電力（全体電力）に対す
る実際に内部回路で消費される電力（実効電力）の比
（実効電力／全体電力）を図４に示すように改善でき
る。即ち、高電源電位Ｖcc＝３．３Ｖを想定した場合、
本実施例の半導体集積回路装置によるＤＲＡＭでは１Ｇ
ｂまでは従来構成のそれと同様に世代が新しくなるほど
実効電力／全体電力が小さくなるが、１Ｇｂより先の世
代で大幅な改善が図れる。
【００３９】また、本実施例によれば、実効電力／全体
電力の値は、０≦Ｖcc≦４ＶintLの間では必ず０．５以
上となる。この様子を図５にＶintL＝１Ｖの場合につい
て従来と比較して示す。即ち、Ｖcc＜２ＶintLまでは本
実施例の実効電力／全体電力と従来のそれとは同じであ
るが、Ｖcc≧２ＶintLで従来の実効電力／全体電力がそ
のまま小さくなるのに対し、本実施例では実効電力／全
体電力が１に改善されて徐々に小さくなる。
電力の値は、０≦Ｖcc≦４ＶintLの間では必ず０．５以
上となる。この様子を図５にＶintL＝１Ｖの場合につい
て従来と比較して示す。即ち、Ｖcc＜２ＶintLまでは本
実施例の実効電力／全体電力と従来のそれとは同じであ
るが、Ｖcc≧２ＶintLで従来の実効電力／全体電力がそ
のまま小さくなるのに対し、本実施例では実効電力／全
体電力が１に改善されて徐々に小さくなる。
【００４０】図６は、本実施例の半導体集積回路装置に
適用する場合に、低電源電位Ｖssから高電源電位Ｖccと
の間で振幅する外部の信号と、低電源電位Ｖssから下部
内部電源電位ＶintLとの間及び上部内部電源電位ＶintU
から高電源電位Ｖccとの間で振幅する内部の信号との変
換に必要な電圧変換器である。
適用する場合に、低電源電位Ｖssから高電源電位Ｖccと
の間で振幅する外部の信号と、低電源電位Ｖssから下部
内部電源電位ＶintLとの間及び上部内部電源電位ＶintU
から高電源電位Ｖccとの間で振幅する内部の信号との変
換に必要な電圧変換器である。
【００４１】同図（ａ）は、高電源電位Ｖccと低電源電
位Ｖssの間で振幅する信号Ｓinを、下部内部電源電位Ｖ
intLと低電源電位Ｖssと間で振幅する信号ＳoutLと、上
部内部電源電位ＶintUと高電源電位Ｖccとの間で振幅す
る信号ＳoutUに変換する入力電圧変換器である。
位Ｖssの間で振幅する信号Ｓinを、下部内部電源電位Ｖ
intLと低電源電位Ｖssと間で振幅する信号ＳoutLと、上
部内部電源電位ＶintUと高電源電位Ｖccとの間で振幅す
る信号ＳoutUに変換する入力電圧変換器である。
【００４２】同図（ｂ）は、上部内部電源電位ＶintUと
高電源電位Ｖccとの間で振幅する信号ＳinL を高電源電
位Ｖccと低電源電位Ｖssとの間で振幅する信号ＳoutLに
変換する電圧変換器である。
高電源電位Ｖccとの間で振幅する信号ＳinL を高電源電
位Ｖccと低電源電位Ｖssとの間で振幅する信号ＳoutLに
変換する電圧変換器である。
【００４３】同図（ｃ）は、低電源電位Ｖssと下部内部
電源電位ＶintLとの間で振幅する信号ＳinU を高電源電
位Ｖccと低電源電位Ｖssとの間で振幅する信号ＳoutUに
変換する電圧変換器である。
電源電位ＶintLとの間で振幅する信号ＳinU を高電源電
位Ｖccと低電源電位Ｖssとの間で振幅する信号ＳoutUに
変換する電圧変換器である。
【００４４】このような電圧変換器を用いることで、高
電源電位Ｖccと低電源電位Ｖssとの間で振幅する信号Ｓ
inを下部内部回路１，上部内部回路２に与えることがで
き、逆に、下部内部回路１及び上部内部回路２の出力信
号を高電源電位Ｖccと低電源電位Ｖssとの間で動作する
回路に与えることもできる。また、もともとＶcc／２＝
ＶinU ＝ＶinL のみに用いる場合、上部内部降圧回路と
下部内部降圧回路とを接続した回路にしても良い。
電源電位Ｖccと低電源電位Ｖssとの間で振幅する信号Ｓ
inを下部内部回路１，上部内部回路２に与えることがで
き、逆に、下部内部回路１及び上部内部回路２の出力信
号を高電源電位Ｖccと低電源電位Ｖssとの間で動作する
回路に与えることもできる。また、もともとＶcc／２＝
ＶinU ＝ＶinL のみに用いる場合、上部内部降圧回路と
下部内部降圧回路とを接続した回路にしても良い。
【００４５】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例ではＭＯＳトラン
ジスタを用いたが他のトランジスタでも良い。また、本
発明は図１１の多段構成のものにも適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
るものではない。例えば、上記実施例ではＭＯＳトラン
ジスタを用いたが他のトランジスタでも良い。また、本
発明は図１１の多段構成のものにも適用できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００４６】
【発明の効果】以上詳述したように本発明によれば、広
い範囲の内部電源電位に亘って、従来より少ない無駄な
消費電力で、任意の外部高電源電位から所望の内部電源
電位を生成できる半導体集積回路装置を得ることができ
る。
い範囲の内部電源電位に亘って、従来より少ない無駄な
消費電力で、任意の外部高電源電位から所望の内部電源
電位を生成できる半導体集積回路装置を得ることができ
る。
【図１】本発明の一実施例に係る半導体集積回路装置の
ブロック図。
ブロック図。
【図２】本発明の半導体集積回路装置をより具体的に示
した図。
した図。
【図３】図２の半導体集積回路装置の各電圧電位と高電
源電位との関係を示す図。
源電位との関係を示す図。
【図４】本発明の実効電力／全体電力とＤＲＡＭ世代と
の関係を従来のそれと比較して示す図。
の関係を従来のそれと比較して示す図。
【図５】本発明の実効電力／全体電力と高電源電位との
関係を従来のそれと比較して示す図。
関係を従来のそれと比較して示す図。
【図６】本発明の一実施例に係る電圧変換器の等価回路
図。
図。
【図７】従来の内部降圧器を持つ半導体メモリを示す
図。
図。
【図８】従来の低電源動作を可能とした半導体集積回路
装置の構成図。
装置の構成図。
【図９】図８の半導体集積回路装置の消費電流の時間変
化特性を示す図。
化特性を示す図。
【図１０】図８の半導体集積回路装置の内部電源電位を
示す図。
示す図。
【図１１】図８の回路を多段集積化した半導体集積回路
装置の構成図。
装置の構成図。
１…下部内部回路、２…上部内部回路、３…下部内部降
圧器、４…上部内部回路、ＶrefL ，ＶrefC，ＶrefU…
基準電源電位、ＯＰ１，ＯＰ２，ＯＰ３…差動増幅回
路、Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６
…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６
…抵抗体、ＩＮＶ１，ＩＮＶ２…インバ−タ、ＶmL，Ｖ
mU…電源電位、ＶintL…下部内部電源電位、ＶintU…上
部内部電源電位、Ｖcc…高電源電位、Ｖss…低電源電
位。
圧器、４…上部内部回路、ＶrefL ，ＶrefC，ＶrefU…
基準電源電位、ＯＰ１，ＯＰ２，ＯＰ３…差動増幅回
路、Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６
…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６
…抵抗体、ＩＮＶ１，ＩＮＶ２…インバ−タ、ＶmL，Ｖ
mU…電源電位、ＶintL…下部内部電源電位、ＶintU…上
部内部電源電位、Ｖcc…高電源電位、Ｖss…低電源電
位。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−228351（ＪＰ，Ａ) 特開 昭57−133644（ＪＰ，Ａ) 特開 昭61−150365（ＪＰ，Ａ) 特開 平１−114066（ＪＰ，Ａ) 実開 昭59−50538（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/56 310 H01L 21/822 H01L 27/04 H03K 19/00
Claims (3)
- 【請求項１】直列接続された第１の内部回路と第１の内
部降圧回路とからなる第１の回路と、 この第１の回路に選択的に接続され、前記第１の回路の
消費電力の時間変化と同様な消費電力の時間変化を示
す、直列接続された第２の内部回路と第２の内部降圧回
路とからなる第２の回路とを具備してなり、 前記第１の回路が前記第２の回路から切り離されている
ときには、前記第１の回路及び前記第２の回路は、外部
高電源電位と外部低電源電位との間で、並列接続され、
前記第１の回路が前記第２の回路に接続されているとき
には、前記第１の回路及び前記第２の回路は、外部高電
源電位と外部低電源電位との間で、直列接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項２】外部高電源電位に選択的に接続される第１
の内部降圧回路と、 この第１の内部降圧回路が生成する第１の内部電源電位
と外部低電源電位との間で動作する第１の内部回路と、 前記外部低電源電位及び前記第１の内部降圧回路に選択
的に接続される第２の内部降圧回路と、 この第２の内部降圧回路が生成する第２の内部電位と前
記外部高電源電位との間の電位で動作する第２の内部回
路とを具備してなり、 前記外部高電源電位をＶcc，前記外部低電源電位を
Ｖss，前記第１の内部電源電位をＶintL，前記第２の内
部電源電位をＶintUとすると、Ｖss＜ＶintL≦Ｖcc，Ｖ
ss≦ＶintU＜Ｖccの関係を満たし、 前記第１の内部降圧回路及び前記第１の内部回路での消
費電流と、前記第２の内部降圧回路及び前記第２の内部
回路での消費電流とが同様な時間変化を示すことを特徴
とする半導体集積回路装置。 - 【請求項３】第１の電源と第１のノードの間に設けられ
た第１のスイッチと、 前記第１のノードと第２の電源の間に直列接続された第
１の内部回路及びこの第１の内部回路に供給する電源電
圧を規定する第１の電位変換回路と、 前記第２の電源と第２のノードの間に接続された第２の
スイッチと、 前記第２のノードと前記第１の電源の間に直列接続され
た第２の内部回路及びこの第２の内部回路に供給する電
源電位を規定する第２の電位変換回路と、 前記第１のノードと前記第２のノードの間に接続され、
前記第１及び第２スイッチと相補的に開閉する第３のス
イッチとを具備してなることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13922992A JP3288749B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13922992A JP3288749B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333951A JPH05333951A (ja) | 1993-12-17 |
| JP3288749B2 true JP3288749B2 (ja) | 2002-06-04 |
Family
ID=15240495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13922992A Expired - Fee Related JP3288749B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288749B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5060940B2 (ja) * | 2007-12-27 | 2012-10-31 | 三洋電機株式会社 | 電源装置 |
-
1992
- 1992-05-29 JP JP13922992A patent/JP3288749B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333951A (ja) | 1993-12-17 |
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