JPH07105173A

JPH07105173A - データ処理装置

Info

Publication number: JPH07105173A
Application number: JP5244265A
Authority: JP
Inventors: Kazufumi Suzukawa; 一文鈴川; Yoshitaka Itou; 良高伊東; Atsushi Hasegawa; 淳長谷川; Akio Hayakawa; 秋夫早川; Toshimi Hayasaka; 敏美早坂
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1993-09-30
Filing date: 1993-09-30
Publication date: 1995-04-21

Abstract

(57)【要約】【目的】本発明の目的は、上記シンクロナスＤＲＡＭの
インターフェースが容易なクロックを形成する上記シン
グルチップマイクロコンピュ−タに内蔵されるクロック
発振回路を提供することにある。【構成】シングルチップマイクロコンピュ−タのクロッ
クパルスに対して位相がずれたクロックパルスを形成し
て、シンクロナスダイナミック型ＲＡＭのインターフェ
ースをとることを特徴としたデータ処理装置。【効果】上記外部に出力させるクロックの位相をずらし
てやることにより、シンクロナスＤＲＡＭのセットアッ
プ／ホールド時間を確保でき、動作マージンの拡大を図
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
したクロック発生回路に適用して特に有効な技術に関
し、例えばシングルチップマイクロコンピュ−タのよう
なデ−タ処理装置のクロック発生回路に利用して有効な
技術に関するものである。

【０００２】

【従来の技術】従来、シングルチップマイクロコンピュ
−タに内蔵されるクロック発生回路は、外付けの振動子
と接続される発振回路とその出力を（１／２）のｎ乗に
分周する分周器とで構成され、デューティ（１周期に対
する“高”レベル期間の割合）５０％のクロックパルス
を生成していた。上記クロック発生回路の例として、平
成元年１２月（株）日立製作所発行「Ｈ８／５３２Ｈ
Ｄ６４７５３２，ＨＤ６４３５３２８ハードウェアマ
ニュアル」第２版などに記載されている。

【０００３】シングルチップマイクロコンピュ−タ内の
メモリ容量には制限があり、通常外部にメモリを接続す
ることが行なわれている。

【０００４】本願発明者達は、シングルチップマイクロ
コンピュ−タの外部に、高速にデータ転送可能なシンク
ロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）を接続することを検討した。

【０００５】上記シンクロナスＤＲＡＭは、クロック信
号に同期して、アドレス、制御信号、データを取り込
み、あるいはデータを出力するようになっている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記ク
ロック信号は高周波数であり、上記シンクロナスＤＲＡ
Ｍとうまくインターフェースする上記シングルチップマ
イクロコンピュ−タを設計するには、データのセットア
ップ／ホールド時間を十分考慮する必要がある。

【０００７】本発明の目的は、上記シンクロナスＤＲＡ
Ｍのインターフェースが容易なクロックを形成する上記
シングルチップマイクロコンピュ−タに内蔵されるクロ
ック発振回路を提供することにある。

【０００８】本発明の他の目的は、シングルチップマイ
クロコンピュ−タを高速化、低消費電力化にすることに
ある。

【０００９】この発明の前記並びにその他の目的と新規
な特徴については、本明細書の記述及び添付図面から明
らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、シングルチップマイクロコンピ
ュ−タのクロックパルスに対して位相がずれたクロック
パルスを形成して、シンクロナスダイナミック型ＲＡＭ
のインターフェースをとることを特徴としたデータ処理
装置。

【００１２】

【作用】上記した手段によれば、上記外部に出力させる
クロックの位相をずらしてやることにより、シンクロナ
スＤＲＡＭのセットアップ／ホールド時間を確保でき、
動作マージンの拡大を図ることができる。

【００１３】

【実施例】図１には本発明にかかるシングルチップマイ
クロコンピュ−タの一実施例を示すブロック図が示され
ている。

【００１４】この実施例のシングルチップマイクロコン
ピュ−タ１は、ＣＰＵ１１、ＲＯＭ（リードオンメモ
リ）１２、ＲＡＭ（ランダムアクセスメモリ）１３、Ｄ
ＭＡＣ（ダイレクトメモリアクセスコントローラ）１
４、ＢＵＳＣ（バスステートコントローラ）１５、ＩＮ
ＴＣ（割込みコントローラ）１６、ＳＣＩ（シリアルコ
ミュニケーションインタフェース）１７、ＴＩＭ（タイ
マユニット）１８、ＡＤＣ（アナログディジタルコンバ
ータ）１９、ＷＤＴ（ウォッチドッグタイマ）２０、Ｃ
ＰＧ（クロックパルスジェネレータ）２１、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５、データ／アドレスバッファ２６、データバス２７、
アドレスバス２８等から構成され、公知のＣＭＯＳ半導
体製造技術によって１つの半導体基板上に形成されてい
る。

【００１５】ＣＰＵで実行されるプログラム命令は、Ｒ
ＯＭ１２だけでなくＲＡＭ１３にも格納することができ
るようになっている。また、ＲＯＭ１２、ＲＡＭ１３は
必ずしもＣＰＵと同一の半導体基板上に形成されている
必要は無く、外付けされて使用されてもよい。

【００１６】この場合に上記アドレスバッファ２５、デ
−タ／アドレスバッファ２６によってアクセスされる。
ＲＯＭ１２は、いわゆるマスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、フラッシュメモリ等で形成される。

【００１７】低消費電力状態に遷移するための命令がＣ
ＰＵ１１で実行されて、制御信号が直接又は他の周辺機
能（例えばＷＤＴ２０）を介してＣＰＧ２１に入力され
る。低消費電力状態には、例えば、ＣＰＵ１１が停止す
るモード（スリープモード）、ＣＰＵ１１、周辺機能及
びＣＰＧ２１が停止するモード（スタンバイモード）が
ある。

【００１８】ポートＣ２４にはシンクロナスＤＲＡＭ
（ダイナミックランダムアクセスメモリ）を直接インタ
フェースするための制御回路があり、シンクロナスＤＲ
ＡＭに必要なＲＡＳ（ローアドレスストローブ）信号や
ＣＡＳ（カラムアドレスストローブ）信号が形成され
る。

【００１９】ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、Ｄ
ＭＡＣ１４、ＢＵＳＣ１５、ＩＮＴＣ１６、ＳＣＩ１
７、ＴＩＭ１８、ＡＤＣ１９、ＷＤＴ２０、ポートＡ２
２、ポートＢ２３、ポートＣ２４、アドレスバッファ２
５及びデータ／アドレスバッファ２６には、クロック信
号がＣＰＧ２１から供給される。

【００２０】また、シンクロナスＤＲＡＭを直接インタ
−フェ−スする場合は、アドレスバッファ２５、デ−タ
／アドレスバッファ２６はシンクロナスＤＲＡＭに必要
なアドレスをマルチプレクスして出力される。

【００２１】これにより、上記シングルチップマイクロ
コンピュ−タ１は、シンクロナスＤＲＡＭと直接接続さ
れたシステムを構成できる。

【００２２】なお、この実施例のシングルチップマイク
ロコンピュ−タ１は、電源電圧が５Ｖ付近のほかに３Ｖ
付近の低電圧でも動作が可能である。

【００２３】図２には本発明にかかるＣＰＧ２１の一実
施例を示すブロック図が示されている。

【００２４】この実施例のＣＰＧ２１は、特に制限され
ないが、内蔵発振器２１０、周波数変更レジスタ２２
０、クロックモードコントロール回路２３０、入出力端
子ＣＫＩＯ、入力端子ＣＡＰ１〜２、ＥＸＴＡＬ、出力
端子ＸＴＡＬ、クロックモード端子ＭＤ０〜２から構成
されている。

【００２５】また、上記内蔵発振器２１０は、発振器２
１１、ＰＬＬ回路２１２、ＰＬＬ回路２１３、セレクタ
２１４、バッファ２１５からなり、外部クロックを所望
の内部クロックに変換する。

【００２６】上記発振器２１１は、上記出力端子ＸＴＡ
Ｌ、上記入力端子ＥＸＴＡＬに水晶発振子を接続して使
用する場合の発振回路である。

【００２７】上記ＰＬＬ回路２１２、２１３は、ＰＬＬ
（ＰｈａｓｅＬｏｏｋＬｏｏｐ）発振回路であり、
位相比較器、ローパスフィルタ、電圧制御発振器（ＶＣ
Ｏ）で構成された閉ループ、サーボ機構で、正確な周波
数追尾を行う回路である。

【００２８】上記ＰＬＬ回路２１２は、上記発振器２１
１、または上記ＥＸＴＡＬ端子外部クロック入力から与
えられたクロック周波数を１倍、２倍、４倍してＬＳＩ
の動作周波数として使用する場合に用いられる。

【００２９】またクロック周波数を何倍にして使用する
かは、上記周波数変更レジスタ２２０にて設定する。

【００３０】上記ＰＬＬ回路２１３は、外部クロックと
ＬＳＩ内部に供給されるクロックとの位相ずれを発生お
よびなくす回路である。

【００３１】上記クロックモードコントロール回路２３
０は、上記クロックモード端子ＭＤ０〜２により選択さ
れたクロックを上記ＰＬＬ回路２１３に入力する。

【００３２】すなわち、上記３つのクロックモード端子
ＭＤ０〜２の組合せにより、クロックモード０〜６まで
の選択が可能となり、上記クロックモード０〜３を選択
した場合は、上記ＰＬＬ回路２１２により、入力された
クロックの１倍、２倍、４倍の周期のクロックを内部ク
ロックとして使用することができる。

【００３３】また、上記クロックモード４〜６を選択し
た場合は、クロックポーズ機能（後述）を用いること
で、上記入出力端子ＣＫＩＯから入力されるクロックの
周波数変更、クロック停止を行なうことができる。

【００３４】以下に各クロックモード動作について説明
する。

【００３５】上記クロックモード０は、上記入力端子Ｅ
ＸＴＡＬから外部クロックを上記ＰＬＬ回路２１２に入
力して、その出力を上記ＰＬＬ回路２１３にて位相を合
わせて動作させるときに設定する。

【００３６】このとき、上記入出力端子ＣＫＩＯから
は、上記ＰＬＬ回路２１３に入力されるクロックと同じ
クロックが出力される。

【００３７】上記クロックモード１は、上記入力端子Ｅ
ＸＴＡＬから外部クロックを上記ＰＬＬ回路２１２に入
力して、その出力を上記ＰＬＬ回路２１３にて入力クロ
ックとの位相を９０度ずらして動作させるときに設定す
る。

【００３８】このとき、上記入出力端子ＣＫＩＯから
は、上記ＰＬＬ回路２１３に入力されるクロックが出力
される。

【００３９】上記クロックモード２は、上記入力端子Ｅ
ＸＴＡＬ、上記出力端子ＸＴＡＬに水晶発振子を接続、
または上記入力端子ＥＸＴＡＬから外部クロックを入力
し、上記ＰＬＬ回路２１２にて周波数を１倍、２倍、４
倍して動作させるときに設定する。

【００４０】このとき、上記入出力端子ＣＫＩＯから
は、ＬＳＩ内部に供給されるクロックと同相のクロック
が出力される。

【００４１】上記クロックモード３は、上記入力端子Ｅ
ＸＴＡＬ、上記出力端子ＸＴＡＬに水晶発振子を接続、
または上記入力端子ＥＸＴＡＬから外部クロックを入力
し、上記ＰＬＬ回路２１２にて周波数を１倍、２倍、４
倍して動作させるときに設定する。

【００４２】このとき、上記入出力端子ＣＫＩＯは、ハ
イインピーダンスとなる。

【００４３】上記クロックモード４は、上記入出力端子
ＣＫＩＯから目的とする動作周波数と同じ周波数のクロ
ックを入力し、上記ＰＬＬ回路２１３にて入力クロック
と同相のクロックを、内部クロックとして動作させると
きに設定する。

【００４４】上記クロックモード５は、上記入出力端子
ＣＫＩＯから目的とする動作周波数と同じ周波数のクロ
ックを入力し、上記ＰＬＬ回路２１３にて入力クロック
と内部クロックとの位相を９０度ずらして動作させると
きに設定する。

【００４５】上記クロックモード６は、上記入出力端子
ＣＫＩＯから入力したクロックと同じ周波数のクロック
で動作させるときに設定する。このとき、上記ＰＬＬ回
路２１３はＳＴＢＹ状態となり動作せず、該ＰＬＬ回路
２１３に供給されるクロック（ｆ）はそのまま出力され
る。

【００４６】上記入出力端子ＣＫＩＯは、上記ＰＬＬ回
路２１１を使う場合は、外部クロック入力端子となり、
上記ＰＬＬ回路２１２を使う場合は、内部クロック出力
端子となる。

【００４７】上記入力端子ＣＡＰ１〜２は、ＰＬＬ回路
動作用の容量と接続されている。

【００４８】上記出力端子ＸＴＡＬは、上記発振器２１
１の出力端子であり、上記入力端子ＥＸＴＡＬは、上記
発振器２１１の入力端子であるとともに、上記ＰＬＬ回
路２１２を使用する場合の外部クロック入力端子にな
る。

【００４９】このように、クロックの周波数を７通りの
モード設定で可変にすることによって、シングルチップ
マイクロコンピュ−タを高速多機能化、および低消費電
力化にすることができる。

【００５０】図３には本発明にかかる上記ＰＬＬ回路２
１２の一実施例を示すブロック図が示されている。

【００５１】上記ＰＬＬ回路２１２は、ＰＬＬ発振回路
３００、分周回路３１０、３２０、周波数選択回路３３
０からなる。

【００５２】上記ＰＬＬ回路２１２は、上記周波数変更
レジスタ２２０による動作周波数の変更が可能である。

【００５３】上記クロックモード０〜３で動作させる場
合は、上記ＰＬＬ回路２１２と上記周波数変更レジスタ
２２０を用いて動作周波数の１倍化、２倍化、４倍化が
できる。

【００５４】すなわち、上記ＰＬＬ回路２１２は、上記
発振器２１１で生成された周波数ｆのクロックを４倍の
周波数にする上記ＰＬＬ発振回路３００とその出力を１
／２して周波数ｆを生成する分周回路３１０、３２０が
あります。

【００５５】それぞれのクロックは、上記周波数選択回
路３３０に入力されており、上記周波数変更レジスタ２
２０に設定した値によりその中の１本が選択され、上記
ＰＬＬ回路２１２の出力となる。

【００５６】図４は、上記周波数変更レジスタ２２０の
レジスタ構成と各ビットの組合せ、および機能を示す。

【００５７】上記レジスタを構成する各ビットは、プロ
グラムで書き換え変更が可能であり、また一度書き換え
た値は、次に書き換えられるまで保持するようにフリッ
プ・フロップ回路と書き込み回路とで構成されている。

【００５８】上記周波数変更レジスタ２２０は、パワー
オンリセット時のみイニシャライズされ、マニュアルリ
セット、スタンバイモード時には前の値を保持してお
り、これにより動作状態に変化が起こっても、常に同じ
周波数のクロックを供給することが可能である。

【００５９】図５は、クロックポーズ機能のタイミング
チャートを示す。

【００６０】本発明にかかるＣＰＧ２１は、上記入出力
端子ＣＫＩＯからクロックを入力する場合、そのクロッ
クの周波数を変更したり、クロックそのものを停止させ
たりできるクロックポーズ機能を有する。

【００６１】この機能は、不要時にクロックの周波数を
低下させたり、一時停止させたりして、低消費電力を実
現させるためにある。

【００６２】そのために本発明にかかるＣＰＧ２１は、
図示しないＣＰＡＣＫ端子とＣＰＲＥＱ端子を有する。

【００６３】上記クロックポーズ機能は、以下のように
して使用される。

【００６４】上記ＣＰＲＥＱにＬｏｗレベルを印加し、
ＬＳＩ内部で動作クロック変更の準備ができたら、上記
ＣＰＡＣＫ端子からＬｏｗレベルが出力される。

【００６５】このときＬＳＩ内部は、上記ＣＰＧ２１を
除きスタンバイモードと同じ状態になっている。

【００６６】上記ＣＰＡＣＫ端子がＬｏｗレベルになっ
てから、クロックの停止、または周波数の変更を行な
う。

【００６７】周波数変更の場合は、上記ＷＤＴ２０で設
定した時間後に上記ＣＰＡＣＫ端子がＨｉｇｈレベルに
なって、ＬＳＩが動作可能状態（スタンバイモード解
除）になったことを外部にしらせる。

【００６８】クロック停止の場合は、再度上記入出力端
子ＣＫＩＯにクロックを印加してから、上記ＷＤＴ２０
で設定した時間後に上記ＣＰＡＣＫ端子がＨｉｇｈレベ
ルになって、ＬＳＩが動作可能状態（スタンバイモード
解除）になったことを外部にしらせる。

【００６９】上記ＣＰＲＥＱ端子は、上記ＣＰＡＣＫ端
子がＬｏｗレベルになってから、次にＨｉｇｈレベルに
なるまでにＨｉｇｈレベルに戻す。

【００７０】図６には本発明にかかる上記ＰＬＬ回路２
１２に設けられている上記ＰＬＬ発振回路３００の一実
施例を示すブロック図が示されている。

【００７１】上記ＰＬＬ発振回路３００は、ＰＬＬ（Ｐ
ｈａｓｅＬｏｏｋＬｏｏｐ）発振回路であり、位相
検出器６１、低域通過フィルタ６２、電圧制御発振器
（ＶＣＯ）６３、デューティ調整回路６４で構成された
回路である。

【００７２】上記位相検出器６１は入力クロック（ｆ）
をもらい、これと上記デューティ調整回路６４を介した
ＶＣＯ出力波形を位相比較する。

【００７３】これにより、この位相差に対応した直流電
圧である誤差電圧を出力する。

【００７４】上記低域通過フィルタ６２は、上記位相検
出器６１から出た直流電圧に含まれる余分な雑音を取り
除き、歪の少ない直流電圧を上記電圧制御発振器（ＶＣ
Ｏ）６３に供給する。

【００７５】上記電圧制御発振器（ＶＣＯ）６３は、つ
ぎつぎに送られてくる上記直流電圧に対応した周波数成
分を上記電圧制御発振器自体で発生している自走発振周
波数に加えていき、上記電圧制御発振器（ＶＣＯ）６３
の出力と上記低域通過フィルタ６２の間の周波数差を少
なくする方向へ上記電圧制御発振器（ＶＣＯ）６３の周
波数を変えるように動作する。

【００７６】このＰＬＬ発振回路３００は、発振器２１
１の発振周波数をてい倍しており、低い周波数の振動子
を用いて、高い周波数のクロックを得ている。

【００７７】上記デューティ調整回路６４は、上記電圧
制御発振器（ＶＣＯ）６３の出力波形をデューティ調整
し、常にデューティ５０％の波形を出力している。

【００７８】なお、上記入力周波数と出力周波数を同じ
にし、デューティ５０％の波形を生成する方法について
は、特願平４ー２６１１１３に記載しているので、詳細
な説明は省略する。

【００７９】したがって、発振周波数が低い発振回路か
ら、発振周波数が高いデュ−ティ５０％の基準クロック
を得ることができ、また電圧制御発振器（ＶＣＯ）にお
いては、発振周波数を従来の半分に抑えることができ、
不必要に発振周波数を上げることがないため、低消費電
流化が図れる。

【００８０】図７には、本発明にかかる上記ＰＬＬ回路
２１３に設けられている上記ＰＬＬ発振回路３０１の一
実施例を示すブロック図が示されている。

【００８１】上記ＰＬＬ発振回路３０１は、位相検出器
７１、低域通過フィルタ７２、電圧制御発振器（ＶＣ
Ｏ）７３、デューティ調整回路７４、分周回路７５で構
成される。

【００８２】上記ＰＬＬ回路２１３は、該ＰＬＬ回路２
１３に供給されるクロック（ｆ）と同相のクロック（ｆ
ｏ）と、該ＰＬＬ回路２１３に供給されるクロック
（ｆ）と９０度位相をずらしたクロック（ｆｏ’）の、
２つのクロックを出力する。

【００８３】また、ここでデューティ調整回路７４のデ
ューティを任意に設定することで位相差も任意に設定す
ることができる。

【００８４】高速動作する場合、基準となるクロックと
ＬＳＩ内部の動作クロックの位相差が、そのまま、周辺
デバイスとのインタ−フェ−スマ−ジンに影響すること
がある。

【００８５】このようなことがないように上記ＰＬＬ回
路２１３を内蔵しており、また上記ＰＬＬ回路２１３
は、特に制限されないが、外部クロックとＬＳＩ内部に
供給されるクロックとの位相を９０度ずらすものとす
る。

【００８６】これにより、上記９０度進んだ位相を上記
シンクロナスＤＲＡＭに供給し、セットアップ時間とホ
ールド時間を十分確保しながら、上記シンクロナスＤＲ
ＡＭは外部からの信号を取り込むことができる。

【００８７】したがって、上記シンクロナスＤＲＡＭと
の高速インターフェースが可能となる。

【００８８】また、上記入出力端子ＣＫＩＯから入力し
たクロックと同じクロックで動作させるときに設定する
上記クロックモード６の場合には、上記ＰＬＬ回路２１
３内の制御回路７６から出力されるＳＴＢＹ信号によっ
て、上記ＰＬＬ発振回路３０１はスタンバイモード状態
にされる。

【００８９】なお、制御回路７６は、上記クロックモー
ドコントロール回路２３０によって制御される。

【００９０】その他については、上述のＰＬＬ発振回路
３００と同様となるため、詳細な説明は省略する。

【００９１】図８は、本発明による実施例の一つである
９０度位相差を生成する分周回路７５の回路図とクロッ
ク図である。

【００９２】図９には、上記シングルチップマイクロコ
ンピュ−タ１と上記シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）の接続例を示す。

【００９３】上記シングルチップマイクロコンピュ−タ
１は、上記クロックモード１に設定した場合である。

【００９４】図１０には、上記シングルチップマイクロ
コンピュ−タ１と上記シンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）のインタフェース信号の波形図を示す。

【００９５】上記位相をずらしたクロック（ｆｏ’）
は、上記ＰＬＬ回路２１３に供給されるクロック（ｆ）
よりも、９０度進んでいる。

【００９６】したがって、上記シングルチップマイクロ
コンピュ−タ側からのクロック（ｆ）の立ち上がりエッ
ジに同期して出力される信号ＣＳｎＢ、アドレス、ＲＡ
ＳＢ、ＣＡＳＢ等にたいして上記シンクロナスＤＲＡＭ
において、上記９０度位相をずらしたクロック（ｆ
ｏ’）の立ち上がりエッジに同期して上記各信号を取り
込むものであるため、上記９０度の位相のずれによって
十分な動作マージンを確保することができる。

【００９７】つまり、上記シンクロナスＤＲＡＭにおい
ては、十分なセットアップ時間とホールド時間とを持っ
て、外部からの信号を取り込むことができる。

【００９８】以上本発明者らによってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。また、以
上の説明では主として本発明者らによってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用したがそれに限定されるもので
なく、その他のクロック発生回路を有する半導体集積回
路装置に適用可能であり、例えば、マイクロプロセッ
サ、ＣＰＵコアを取り入れたＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ），ＣＢＩＣ（ＣｅｌｌＢａｓｅｄ
ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）等にも利用
することができる。

【００９９】

【発明の効果】本願において開示された発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１００】すなわち、上記外部に出力させるクロック
の位相を９０度進めてやることにより、シンクロナスＤ
ＲＡＭのセットアップ／ホールド時間を確保でき、動作
マージンの拡大を図ることができる。

【０１０１】また、上記動作モードの切り換えにより、
シングルチップマイクロコンピュ−タ１に内蔵される周
辺回路に最適なタイミングを形成することができる。

【０１０２】また、高速動作が不要な場合には、動作周
波数を低下させ、消費電力を低減させることができる。

【図面の簡単な説明】

【図１】本発明に係るシングルチップマイクロコンピュ
ータの一実施例を示すブロック図である。

【図２】本発明にかかるＣＰＧ２１の一実施例を示すブ
ロック図である。

【図３】本発明にかかる上記ＰＬＬ回路２１２の一実施
例を示すブロック図が示である。

【図４】周波数変更レジスタ２２０のレジスタ構成と各
ビットの組合せ、および機能を示す。

【図５】クロックポーズ機能のタイミングチャート図で
ある。

【図６】本発明にかかる上記ＰＬＬ回路２１２に設けら
れている上記ＰＬＬ発振回路３００の一実施例を示すブ
ロック図である。

【図７】本発明にかかる上記ＰＬＬ回路２１３に設けら
れている上記ＰＬＬ発振回路３０１の一実施例を示すブ
ロック図である。

【図８】本発明にかかる実施例の一つである９０度位相
差を生成する分周回路７５の回路図とクロック図であ
る。

【図９】シングルチップマイクロコンピュータ１と上記
シンクロナスＤＲＡＭの接続例を示した図である。

【図１０】入出力端子ＣＫＩＯ、上記ＣＰＵ１１の内部
クロックｆ等の波形図である。

【符号の説明】

１・・・シングルチップマイクロコンピュータ１１・・・ＣＰＵ１２・・・ＲＯＭ（リードオンリメモリ）１３・・・ＲＡＭ（ランダムアクセスメモリ）１４・・・ＤＭＡＣ（ダイレクトメモリアクセスコント
ローラ）１５・・・ＢＵＳＣ（バスステートコントローラ）１６・・・ＩＮＴＣ（割込みコントローラ）１７・・・ＳＣＩ（シリアルコミュニケーションインタ
フェース）１８・・・ＴＩＭ（タイマユニット）１９・・・ＡＤＣ（アナログディジタルコンバータ）２０・・・ＷＤＴ（ウォッチドッグタイマ）２１・・・ＣＰＧ（クロックパルスジェネレータ）２２・・・ポートＡ２３・・・ポートＢ２４・・・ポートＣ２５・・・アドレスバッファ２６・・・データ／アドレスバッファ２７・・・データバス２８・・・アドレスバス３１・・・発振回路３３・・・クロック発生回路７１・・・位相検出器７２・・・低域通過フィルタ７３・・・ＶＣＯ７４・・・デューティ調整回路７５・・・分周回路２１０・・・内蔵発振器２１０２２０・・・周波数変更レジスタ２２０２３０・・・クロックモードコントロール回路２３０２４０・・・データバス２４０２１１・・・発振器２１２・・・ＰＬＬ回路２１３・・・ＰＬＬ回路２１４・・・セレクタ３００・・・ＰＬＬ発振回路３０１・・・ＰＬＬ発振回路３１０、３２０・・・分周回路３３０・・・周波数選択回路ＣＫＩＯ・・・入出力端子ＣＡＰ１〜２・・・入力端子ＥＸＴＡＬ・・・入力端子ＸＴＡＬ・・・出力端子ＭＤ０〜２・・・クロックモード端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川淳東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者早川秋夫東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者早坂敏美東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内

Claims

【特許請求の範囲】

【請求項１】シングルチップマイクロコンピュ−タのク
ロックパルスに対して位相がずれたクロックパルスを形
成して、シンクロナスダイナミック型ＲＡＭのインター
フェースをとることを特徴としたデータ処理装置。
【請求項２】上記シンクロナスダイナミック型ＲＡＭに
供給されるクロックパルスは、上記中央処理装置のクロ
ックパルスに対して位相が９０度進んでいることを特徴
とした請求項１のデータ処理装置。
【請求項３】内蔵発振器を使用する／使用しないの選
択、クロック出力をする／出力をしないの選択、ＰＬＬ
による同期化をする／同期化をしないの選択、上記シン
グルチップマイクロコンピュ−タのクロックと外部に出
力させるクロックの位相をずらす／ずらさないの選択が
できる動作モードを有し、クロック周波数を可変にする
請求項１のデータ処理装置。
【請求項４】上記動作モードはモード選択端子により、
上記クロック周波数の変更はレジスタで設定することを
特徴とした請求項１のデータ処理装置。
【請求項５】ＰＬＬ回路の電圧制御発振器の出力をデュ
ーティ調整することを特徴とした発振回路およびこの発
振回路を搭載する上記請求項１のデータ処理装置。