JP3468592B2 - クロック信号発生回路 - Google Patents

クロック信号発生回路

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JP3468592B2
JP3468592B2 JP18834394A JP18834394A JP3468592B2 JP 3468592 B2 JP3468592 B2 JP 3468592B2 JP 18834394 A JP18834394 A JP 18834394A JP 18834394 A JP18834394 A JP 18834394A JP 3468592 B2 JP3468592 B2 JP 3468592B2
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    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はマイクロコントローラシ
ステムに関し、特に、マイクロコントローラシステムに
おけるクロック信号発生回路に関する。近年、カメラ，
携帯電話，或いは，ノート型パソコン等の携帯機器も益
々高機能化している。そして、高機能化に伴って搭載さ
れる各部品にも高いパフォーマンスが求められ、マイコ
ン（ＣＰＵ）も従来の４，８ビットの製品から１６或い
は３２ビットの製品へ需要がシフトして来ている。しか
しながら、これら高機能のマイコンは処理速度が速いた
め、結果として従来よりも多くの電力を消費することに
なる。これは、例えば、電池で動作する上記の携帯機器
では大きな問題であり、効率の良いパワーセーブを行う
ことのできる技術が要望されている。
【０００２】
【従来の技術】図２１は従来のマイクロコントローラシ
ステムの一例の概略構成を示すブロック図である。図２
１に示されるように、マイクロコントローラシステム
は、ＣＰＵ102,複数の機能ブロック（モジュール）131,
132,…, および, クロック制御部101 を備えている。こ
こで、クロック制御部101 は、外部から供給されるソー
スクロック（基本となるクロック信号）ＣＫを制御し
て、ＣＰＵ102 および各機能ブロック131,132,…にクロ
ック信号を供給するものである。
【０００３】ところで、一般的に、マイクロコントロー
ラシステム（特に、携帯機器に搭載されるマイクロコン
トローラシステム）には、電力の無駄な消費を避けるた
め、スタンバイモードやスリープモードと呼ばれる低消
費電力用の動作モードが設けられている。すなわち、ス
タンバイモードでは、クロック制御部101 により全ての
クロック信号が停止され、また、スリープモードではク
ロック制御部101 によりＣＰＵ102 の動作クロックが停
止されるようになっている。
【０００４】上記のスタンバイモードやスリープモード
は、クロック信号が完全に停止することになるめ、消費
電力の低減に関しては絶大な効果がある。しかしなが
ら、これらのモードでは、クロック信号が供給されてい
る機能ブロックが完全に動作しなくなるため、例えば、
時計機能のように遅くても良いから時間をモニタし続け
る必要がある場合等に問題となる。
【０００５】そこで、従来、上述した問題を解決すべ
く、『ギア機能（ギアモード）』を有するマイクロコン
トローラシステム（特開昭５４−１１７６４９号公報参
照）が提案されている。一般的に、ＣＭＯＳ技術を使用
した半導体回路では、定常的に電力が消費されることは
なく、動作クロックに従った各素子のスイッチング時の
み電流が流れて電力が消費される。すなわち、ＣＭＯＳ
回路においては、消費電流は動作周波数に比例すること
になる。この事実に鑑み、ギアモードでは、クロック制
御部によりソースクロックを整数分周し、例えば、１／
４のギアを設定して４倍の周期を有するクロック信号で
動作させて消費電力の低減を実現するようになってい
る。このギアモードでは、各機能ブロックは常に動作し
ているため、前述したスタンバイモードやスリープモー
ドにおける問題は生じることがない。従って、ＣＰＵも
しくは他の機能ブロック（モジュール）が高速に動作す
る時以外は、ギア機能を使用することにより消費電力の
低減を図ることができる。
【０００６】
【発明が解決しようとする課題】上述したギア機能（ギ
アモード）を有するマイクロコントローラシステムにお
いて、ギアモードでは、ＣＰＵに供給するクロック信号
とその他の機能ブロックに供給するクロック信号とが全
て同じ比率で分周されるようになっている。そのため、
必要に応じて『ＣＰＵは遅く動作させるが、タイマブロ
ックは速く動作させる』と言った細かい制御を行うこと
が困難であった。すなわち、このような場合には、必然
的に、速く動作させる必要のある機能ブロックに合わせ
てギア（分周の値）を設定することになり、その結果、
全体的にみると、必要以上に電流を消費することになっ
ていた。
【０００７】図２２は従来のマイクロコントローラシス
テムにおける課題を説明するためのブロック図である。
図２２に示されるように、マイクロコントローラシステ
ム100 は、例えば、ＣＰＵ102,ＵＡＲＴ(Universal Asy
nchronous Receiver Transmitter)131,A/D変換器132,お
よび, 割込み制御部104 を備えている。
【０００８】ＣＰＵ102,ＵＡＲＴ131,および, Ａ／Ｄ変
換器132,は、バス（同期式バス)105を介して接続されて
いる。また、ＵＡＲＴ131 およびＡ／Ｄ変換器132 は、
それぞれ機能ブロック（モジュール）に相当する。さら
に、ＵＡＲＴ131 のデータの入力106 は、ＣＰＵ102 の
割込み制御部104 に接続されている。ＵＡＲＴ131 は、
調歩同期方式によるシリアルデータ伝送を汎用的に扱う
コントローラであり、他の系の通信ブロック（ＵＡＲＴ
と同じインターフェースを持つユニット)200との間でシ
リアルデータの伝送を行うようになっている。調歩同期
方式（スタートストップビット方式）における転送デー
タの形式は、１ビットのスタートビットで始まり、５〜
８ビットのデータとそのデータに対するパリティビッ
ト、および、１, 1.５または２ビットのストップビット
で構成されている。尚、ＵＡＲＴ131 は、スタートスト
ップビットの除去、データビット数やストップビット数
の選択・制御、ブレークシーケンスの生成・検出、およ
び、オーバーランやフレーミングエラーの検出等の機能
を有している。
【０００９】上述したように、ＵＡＲＴ131 は、他のシ
ステムとの調歩同期通信に使用されるが、このような機
能ブロックは予め定められたボーレートで動作する必要
があるため、前述したギアモードを使用して通信レート
を下げることはできない。さらに、Ａ／Ｄ変換器132
も、サンプル・ホールド回路を内蔵している場合には、
通常ホールド回路にリフレッシュ機能がないため、一定
期間以内で変換を終える必要がある。従って、Ａ／Ｄ変
換器132 がサンプル・ホールド回路を内蔵しているよう
な場合にも、極端に分周比の高いギア（ギアモード）を
使用することができないことになる。
【００１０】ここで、上記の問題は、各機能ブロック毎
に対して異なる周期のクロック信号を供給すれば良い
が、例えば、同期式バスを使している場合には、ＣＰＵ
と各機能ブロック（周辺回路）の動作速度が異なると誤
動作の危険が生じる。さらに、上述したギア機能を有す
るマイクロコントローラシステムは、ギアの切り替えを
ソフトウェアで行うようになっているため、ＵＡＲＴ13
1 のデータの入力106 が割込み制御部104 に接続されて
いる場合、マイクロコントローラシステムがギアモード
（低速）で動作していると、例えば、通信開始を意味す
るレベル“０”が入力されると、ＣＰＵ102 は割込み処
理ルーチンに入り、ＵＡＲＴ131 が通常のレートでデー
タを受信できるようにギアの再設定（高速化）を行う。
ここで、問題となるのは、通信開始を意味するレベル
“０”が入力されてから、割込み処理でＣＰＵ102 がギ
アの再設定を行うまでの時間であり、もし極端に遅いギ
アを使用していると、上記のギアの再設定を行うまに時
間が掛かり過ぎ、受信データを失って調歩同期を取れな
いことにもなりかねない。
【００１１】図２３は従来のマイクロコントローラシス
テムにおける課題を説明するためのタイミング図であ
り、一般的なプリチャージ（ダイナミック）バスを使用
したマイクロコントローラシステム内部におけるデータ
転送のタイムチャートを示すものである。同図におい
て、参照符号Ｐp はバスのプリチャージ状態を示し、ま
た、Ｐt はバスのデータ転送状態を示している。
【００１２】図２３から明らかなように、プリチャージ
バスを使用したマイクロコントローラシステムでは、デ
ータを転送する側のクロック信号と受け取る側のクロッ
ク信号がお互いに同期がとられている必要がある。これ
は、転送されるデータの有効期間が限られている（通
常、プリチャージ期間Ｐp がサイクルの半分を占める）
ためであり、同期が取られていない場合には、データの
同期化インタフェースとして余分なハードウェアが必要
となる。
【００１３】本発明は、上述した従来のマイクロコント
ローラシステムが有する課題に鑑み、必要最低限の速度
でマイクロコントローラシステムを動作させて消費電力
の最適化を行うことを主たる目的とする。
【００１４】
【課題を解決するための手段】本発明の第１の形態によ
れば、ＣＰＵ２および複数の機能ブロック31, 32, …に
クロック信号を発生および供給するクロック信号発生回
路であって、カウンタの出力および基本となるクロック
信号ＣＫの論理結果を計算することによって該基本とな
るクロック信号のアクティブな状態またはインアクティ
ブな状態を一回以上抑止することで該基本となるクロッ
ク信号の整数倍の周期のクロック信号を発生および提供
するクロック発生部１と、前記ＣＰＵ２および前記複数
の機能ブロック31, 32, …に対して設けられ、それぞれ
前記クロック発生部１で発生された前記複数のクロック
信号の内、１つのクロック信号を選択して前記ＣＰＵお
よび前記複数の機能ブロックの少なくとも１つに対して
供給する複数のクロック選択部40, 41, 42, …とを具備
するクロック信号発生回路が提供される。
【００１５】本発明の第２の形態によれば、ＣＰＵ２
と、複数の機能ブロック31, 32, …と、該ＣＰＵ２およ
び該複数の機能ブロック31, 32, …に対してクロック信
号を供給するクロック発生部１とを有するマイクロコン
トローラシステムであって、前記クロック発生部１は、
カウンタの出力および基本となるクロック信号ＣＫの論
理結果を計算することによって該基本となるクロック信
号のアクティブな状態またはインアクティブな状態を一
回以上抑止することで該基本となるクロック信号の整数
倍の周期の複数のクロック信号を任意に発生し、且つ、
該発生されたクロック信号を、それぞれが前記クロック
発生部で発生された前記複数のクロック信号の内、１つ
のクロック信号を選択する複数のクロック選択部を介し
て、前記ＣＰＵおよび前記複数の機能ブロックに供給す
ることを特徴とするマイクロコントローラシステムが提
供される。本発明の第３の形態によれば、ＣＰＵ２と、
複数の機能ブロック31, 32, …と、該ＣＰＵ２および該
複数の機能ブロック31, 32, …に対してクロック信号を
発生して供給するクロック発生部１とを有し、前記クロ
ック発生部は、カウンタの出力および基本となるクロッ
ク信号の論理結果を計算することによって該基本となる
クロック信号のアクティブな状態またはインアクティブ
な状態を一回以上抑止することで該基本となるクロック
信号の整数倍の周期の複数のクロック信号を任意に発生
し、且つ、該発生されたクロック信号を複数のクロック
選択部を介して前記ＣＰＵおよび前記複数の機能ブロッ
クに供給し、前記各クロック選択部は前記クロック発生
部で発生された複数のクロック信号の内１つのクロック
信号を選択することを特徴とする半導体集積回路装置が
提供される。
【００１６】
【作用】本発明のクロック信号発生回路によれば、クロ
ック発生部１は、基本となるクロック信号ＣＫを分周し
た複数のクロック信号を発生し、カウンタの出力および
基本となるクロック信号ＣＫの論理結果を計算すること
によって、この基本となるクロック信号のアクティブな
状態またはインアクティブな状態を一回以上抑止するこ
とで該基本となるクロック信号の整数倍の周期のクロッ
ク信号を発生するようになっている。また、クロック選
択部40, 41, 42, …は、ＣＰＵ２および複数の機能ブロ
ック31, 32, …に対して設けられ、クロック発生部１で
発生された複数のクロック信号の内、１つのクロック信
号を選択してＣＰＵ２および各機能ブロック２, 31, 3
2, …に対してそれぞれ独立に供給するようになってい
る。これによって、必要最低限の速度でマイクロコント
ローラシステムを動作させて消費電力の最適化を行うこ
とができる。
【００１７】本発明のマイクロコントローラシステムに
よれば、クロック発生部１は、発生するクロック信号の
周期を任意に制御して各機能ブロック31, 32, …に供給
する。このクロック発生部１は、カウンタの出力および
基本となるクロック信号ＣＫの論理結果を計算すること
によって、基本となるクロック信号ＣＫのアクティブな
状態またはインアクティブな状態を一回以上抑止するこ
とで該基本となるクロックの整数倍の周期のクロック信
号を発生し、且つ、該発生されたクロック信号を、それ
ぞれがクロック発生部で発生された複数のクロック信号
の内、１つのクロック信号を選択する複数のクロック選
択部を介して、ＣＰＵおよび複数の機能ブロックに供給
するようになっている。本発明の半導体集積回路装置に
よれば、クロック発生部１は、ＣＰＵ２および複数の機
能ブロック31, 32, …に対してクロック信号を発生して
供給する。クロック発生部１は、カウンタの出力および
基本となるクロック信号の論理結果を計算することによ
って、基本となるクロック信号のアクティブな状態また
はインアクティブな状態を一回以上抑止することで該基
本となるクロック信号の整数倍の周期の複数のクロック
信号を任意に発生し、且つ、該発生されたクロック信号
を複数のクロック選択部を介して前記ＣＰＵおよび前記
複数の機能ブロックに供給する。各クロック選択部は、
クロック発生部で発生された複数のクロック信号の内１
つのクロック信号を選択する。これによって、必要最低
限の速度でマイクロコントローラシステムを動作させて
消費電力の最適化を行うことができる。
【００１８】
【実施例】以下、図面を参照して本発明に係るクロック
信号発生回路の実施例および該クロック信号発生回路を
用いたマイクロコントローラシステムの実施例を図面を
参照して説明する。図１本発明に係るマイクロコントロ
ーラシステムの第１実施例の概略構成を示すブロック図
である。同図において、参照符号１０はクロック信号発
生回路、２はＣＰＵ、そして、31, 32, …は機能ブロッ
ク（モジュール）を示している。具体的に、例えば、機
能ブロック３１はＵＡＲＴに対応し、また、機能ブロッ
ク３２はＡ／Ｄ変換器に対応している。
【００１９】図１に示されるように、クロック信号発生
回路１０は、クロック発生部１、および、ＣＰＵ２並び
に機能ブロック31, 32, …に対応した複数のクロック選
択部（セレクタ）40, 41, 42, …を備えている。クロッ
ク発生部１は、ＣＰＵ２によって制御され、基本となる
クロック信号（ソースクロック）ＣＫを分周して複数の
クロック信号（１／２ギア，１／４ギア，１／８ギア）
を発生する。これら複数のクロック信号は、各クロック
選択部40, 41, 42, …に供給され、ＣＰＵ２によって指
定されたクロック信号が選択されて各対応するＣＰＵ２
および機能ブロック31, 32, …に供給されるようになっ
ている。ここで、本実施例において、ギアモードの自動
的な切り換えは、マイクロコントローラシステムの内部
または外部のの要因によって行われる。尚、図１では２
つの機能ブロック31, 32が示されているが、これら機能
ブロックの数を増加する場合には、それに応じてクロッ
ク選択部の数も増加させることになる。
【００２０】図２は図１のマイクロコントローラシステ
ムにおけるクロック発生部１の一例を示すブロック回路
図であり、また、図３は図２のクロック信号発生部にお
ける各信号を示すタイミング図である。図２に示される
ように、クロック発生部１は、ソースクロックによりカ
ウントアップする３ビットカウンタ１１および３つの論
理ゲート（ＡＮＤゲート）１２〜１４で構成されてい
る。各ＡＮＤゲート１２〜１４の第１の入力には、それ
ぞれソースクロック（基本となるクロック信号）ＣＫが
供給され、ＡＮＤゲート１２の第２の入力（反転入力）
には３ビットカウンタ１１の出力ｂ０が供給され、ＡＮ
Ｄゲート１３の第２および第３の入力（反転入力）には
３ビットカウンタ１１の出力ｂ０およびｂ１が供給さ
れ、そして、ＡＮＤゲート１４の第２〜第４の入力（反
転入力）には３ビットカウンタ１１の出力ｂ０，ｂ１お
よびｂ２が供給されている。
【００２１】これにより、図３に示されるように、ＡＮ
Ｄゲート１２からは１／２ギアのクロック信号（ソース
クロックの周期（Ｔ）の２倍の周期（２Ｔ）を有するク
ロック信号）が取り出され、ＡＮＤゲート１３からは１
／４ギアのクロック信号（ソースクロックの周期の４倍
の周期（４Ｔ）を有するクロック信号）が取り出され、
そして、ＡＮＤゲート１４からは１／８ギアのクロック
信号（ソースクロックの周期の８倍の周期（８Ｔ）を有
するクロック信号）が取り出されるようになっている。
【００２２】図４は図１のマイクロコントローラシステ
ムにおけるクロック信号を示すタイミング図である。図
４に示されるように、図１のＣＰＵ２に供給されるクロ
ック信号（ＣＰＵクロック)CKC, および, ＵＡＲＴ（機
能ブロック：リソース）３１に供給されるクロック信号
（リソースクロック)CKRは、それぞれ独立したクロック
信号とされており、ＣＰＵクロックCKC は、リソースク
ロックCKR のアクティブな部分ＰＡを間引くことで生成
するようになている。すなわち、クロック発生部１は、
基本となるクロック信号(CKC) のアクティブな状態を一
回抑止することで、該基本となるクロック信号の２倍の
周期のクロック信号(CKR) を発生するようになってい
る。
【００２３】上記の説明では、クロック発生部１は、基
本となるクロック信号の２倍の周期のクロック信号を発
生してＣＰＵ２へ供給する場合を説明したが、本発明で
はこれに限定されず、クロック発生部１は、基本となる
クロック信号のアクティブな状態またはインアクティブ
な状態を一回以上抑止することで該基本となるクロック
の整数倍の周期のクロック信号を発生して、ＣＰＵ
（２）或いは他の機能ブロック（33, …）等に供給する
ように構成される。
【００２４】さらに、ＣＰＵ２および各機能ブロック3
1, 32, …（モジュール）毎にクロック信号の周期を設
定できることが可能になると、場合によってＰＬＬ(Pha
se Locked Loop) 回路等の周波数逓倍回路を使用して選
択的に所定のモジュールを非常に高速で動作させること
が可能になる。このような場合、クロック信号の高レベ
ル“Ｈ”期間および低レベル“Ｌ”期間をクリティカル
パスの存在の有無によって変更する必要が発生する可能
性があるが、クロック信号のデューティー比を換えるこ
とでモジュールの最高速の動作を実現することができ
る。
【００２５】図５は本発明に係るクロック信号発生回路
の一実施例を示す回路図であり、二相クロックジェネレ
ータの例を示すものである。同図に示されるように、ク
ロック信号発生回路500(1)は、複数の ANDゲート 401〜
406,インバータ407,431,441,451,461,および, 遅延部40
8,409 を備えて構成されている。ここで、チップの外部
から供給されるクロック信号ＣＫは、直接 ANDゲート40
1 の一方の入力に供給されると共に、インバータ407 を
介して ANDゲート402 の一方の入力に供給されている。
ANDゲート401 の他方の入力には、遅延部409 を介して
ANDゲート402の出力信号φ２が供給され、また、 AND
ゲート402 の他方の入力には、遅延部408 を介して AND
ゲート401 の出力信号φ１が供給されている。尚、信号
φ１は ANDゲート 403および404 の一方の入力に供給さ
れ、また、信号φ２は ANDゲート405および406 の一方
の入力に供給されている。
【００２６】ANDゲート403 の他方の入力にはインバー
タ431 を介してＣＰＵクロック用のマスク信号φ1Cmask
が供給され、 ANDゲート404 の他方の入力にはインバー
タ441を介してリソースクロック（周辺回路のクロッ
ク）用のマスク信号φ1Pmaskが供給され、また、 ANDゲ
ート405 の他方の入力にはインバータ451 を介してＣＰ
Ｕクロック用のマスク信号φ2Cmaskが供給され、 ANDゲ
ート406 の他方の入力にはインバータ461 を介してリソ
ースクロック用のマスク信号φ2Pmaskが供給されてい
る。そして、 ANDゲート403 および405 の出力として、
二相のＣＰＵクロックφ１Ｃおよびφ２Ｃが取り出さ
れ、また、 ANDゲート404 および406 の出力として、二
相のリソースクロックφ１Ｐおよびφ２Ｐが取り出され
るようになっている。ここで、フリップフロップ554,55
5,および,556の出力をそれぞれ参照符号, , およ
び, で示す。
【００２７】図６は図５のクロック信号発生回路におけ
るマスク信号を発生するためのマスク信号発生回路の一
例を示す回路図である。図６に示されるように、マスク
信号発生回路500 は、NANDゲート501,インバータ502, 5
21〜524, NORゲート 531〜537, ANDゲート 541〜549,D-
フリップフロップ 551〜556,ENORゲート506,および,EOR
ゲート507 を備えて構成されている。NANDゲート501 お
よび NORゲート531 には、ＣＰＵクロック用の選択信号
CSEL0 およびCSEL1 が供給されている。また、選択信号
CSEL1 はインバータ521 にも供給されている。そして、
インバータ523 の出力として上述したＣＰＵクロック用
のマスク信号φ1Cmaskが取り出され、また、インバータ
524 の出力としてＣＰＵクロック用のマスク信号φ2Cma
skが取り出されるようになっている。すなわち、ＣＰＵ
クロック用の選択信号CSEL0,CSEL1 の信号レベルに応じ
て、ＣＰＵクロック用のマスク信号φ1Cmask, φ2Cmask
が出力されるようになっている。尚、リソースクロック
に対しても同様の回路が設けられ、リソースクロック用
の選択信号PSEL0,PSEL1 の信号レベルに応じて、リソー
スクロック用のマスク信号φ1Pmask,φ2Pmaskが出力さ
れるようになっている。
【００２８】図７は図６のマスク信号発生回路における
制御信号（選択信号）とギア比の関係を示す図である。
同図から明らかなように、選択信号（ＣＰＵクロック用
の選択信号CSEL0,CSEL1 およびリソースクロック用の選
択信号PSEL0,PSEL1)の信号レベルに応じて、所定のギア
比が選択されるようになっている。具体的に、例えば、
ＣＰＵクロック用の選択信号CSEL0 ＝“０”，CSEL1 ＝
“０”の場合、１／１のギア比が選択され、また、選択
信号CSEL0 ＝“０”，CSEL1 ＝“１”の場合、１／４の
ギア比が選択されることになる。
【００２９】図８は図５のクロック信号発生回路におけ
る具体的な制御信号の一例と各信号レベルとの関係を示
すタイミング図であり、ＣＰＵクロック用の選択信号CS
EL0＝“０”，CSEL1 ＝“０”の場合を示すものであ
る。図８に示されるように、ＣＰＵクロック用の選択信
号CSEL0 ＝“０”，CSEL1＝“０”の場合、図６におけ
る各フリップフロップ554,555,556 の出力, ,の
レベルは全て低レベルのままとなり（同図(d),(e),(f)
参照）、また、ＣＰＵクロック用のマスク信号φ1Cmask
およびφ2Cmaskの出力レベルも低レベルのままとなる
（同図(g),(h) 参照）。その結果、二相のＣＰＵクロッ
クφ１Ｃおよびφ２Ｃは、 ANDゲート401,402 の出力φ
１およびφ２と同様の波形となる（１／１のギア比の選
択）。
【００３０】図９は図５のクロック信号発生回路におけ
る具体的な制御信号の他の例と各信号レベルとの関係を
示すタイミング図であり、ＣＰＵクロック用の選択信号
CSEL0 ＝“０”，CSEL1 ＝“１”の場合を示すものであ
る。図９に示されるように、ＣＰＵクロック用の選択信
号CSEL0 ＝“０”，CSEL1＝“１”の場合、図６におけ
る各フリップフロップ554,555,556 の出力, ,
は、同図(c),(d),(e) に示されるような波形となり、ま
た、ＣＰＵクロック用のマスク信号φ1Cmaskおよびφ2C
maskは、同図(f),(g) に示される波形となる。これらの
マスク信号φ1Cmaskおよびφ2Cmaskは、図５における A
NDゲート 403および405 の他方の入力にインバータ431
および451 を介して供給され、該 ANDゲート 403および
405 からクロックＣＫ（基本となるクロック信号）の４
倍の周期を持つ二相のＣＰＵクロックφ１Ｃおよびφ２
Ｃが出力されることになる（図９(h),(i) 参照）。
【００３１】以上の説明は、主に、ＣＰＵクロック用の
選択信号CSEL0,CSEL1,ＣＰＵクロック用のマスク信号φ
1Cmask, φ2Cmask, および, 二相のＣＰＵクロックφ１
Ｃ,φ２Ｃに関するものであるが、リソースクロック用
の選択信号PSEL0,PSEL1,リソースクロック用のマスク信
号φ1Pmask, φ2Pmask, および，二相のリソースクロッ
クφ１Ｐ, φ２Ｐに関しても同様である。
【００３２】以上のように、本発明のクロック信号発生
回路およびマイクロコントローラシステムによれば、機
能ブロック（リソース）毎に動作周波数の設定が可能で
あるため、必要最低限の速度でマイクロコントローラシ
ステムを構成することができ、消費電力の最適化を行う
ことが可能となる。また、プリチャージ方式を使用した
バスに接続した機能ブロックに対するクロック信号も別
々にその周期を設定することが可能となる。
【００３３】さらに、クリティカルパスを考慮したクロ
ック信号の供給ができるため、機能ブロックごとに最速
で動作させることが可能となる。さらに、クリティカル
パスに合わせたクロック信号が供給できるため、低電圧
で動作をさせた場合にも動作周波数の最大限のマージン
を確保することができる。そして、外部から或いはハー
ドウェアの要求に対して、即座にギア比（動作速度）を
変更することができるため、ＣＰＵが遅いギアで動作し
ている場合でも、システムのレスポンスを向上させるこ
とができる。
【００３４】図１０は本発明のマイクロコントローラシ
ステムの第２実施例の概略構成を示すブロック図であ
る。同図において、参照符号１' はクロック発生部, ３
はリソース（機能ブロック),そして, ５はデューティー
検出部を示している。図１０に示されるように、本実施
例のマイクロコントローラシステムにおいて、クロック
発生部１' から各リソース（機能ブロック）３に供給さ
れるクロック信号（システムクロック）Ａはデューティ
ー検出部５に供給され、該デューティー検出部５でシス
テムクロックＡのデューティーを検出し、クロック発生
部１'にフィードバックをかけてデューティー比を変化
させるようになっている。すなわち、本実施例のマイク
ロコントローラシステムは、回路の負荷等により波形が
歪んだ（遅れた）システムクロックＡを、そのデューテ
ィー比を変えることによって、クロックの周波数を下げ
ることなく回路の動作マージンを十分に取って正確な動
作を行わせるようにしたものである。尚、システムクロ
ックＡのデューティー比を変化させる場合、回路規模等
を考慮（データを取る等）して、タイマ等時間計測手段
を使って基本クロックを分周してシステム動作クロック
として使用する。
【００３５】図１１は図１０のマイクロコントローラシ
ステムにおけるデューティー検出部５の構成例を示すブ
ロック図である。同図において、参照符号51はＨ／Ｌ検
出回路を示し、また、52はフリップフロッップを示して
いる。デューティー検出部５は、システムクロックＡを
受け取り該システムクロックＡのレベルにより高レベル
および低レベルを検出してクロック切り換えトリガを発
生するＨ／Ｌ検出回路51と、該Ｈ／Ｌ検出回路51からの
クロック切り換えトリガを受け取りゲート信号を生成し
て分周後の高レベル側（Ｈ側）および低レベル側（Ｌ
側）のクロックゲート信号を出力するフリップフロップ
52とを備えている。
【００３６】図１２は図１０のマイクロコントローラシ
ステムにおける要部の具体的な一構成例を示すブロック
図である。図１２中の参照符号６は、図１０におけるデ
ューティー検出部５およびクロック発生部１' のデュー
ティー比を制御するデューティー制御部の要部構成を示
すものである。図１２に示されるように、デューティー
制御部６は、補正用タイマ61およびＲ−Ｓフリップフロ
ップ62を備えている。
【００３７】補正用タイマ61には発振クロックが供給さ
れ、該補正用タイマ61の出力（オーバーフロー出力）
は、Ｒ−Ｓフリップフロップ62のセット端子Ｓに入力さ
れ、また、フリップフロップ62のリセット端子Ｒには低
レベル検出回路の出力（図１３(c) 参照）が入力されて
いる。ここで、低レベル検出回路は、図１１におけるＨ
／Ｌ検出回路51に対応する。そして、フリップフロップ
62のＱ出力端子から、後述する図１３(e),(f) に示す補
正後のシステムクロックＡが出力されるようになってい
る。
【００３８】図１３は図１２の構成における動作を説明
するためのタイミング図である。図１３(a) に示される
ように、システムクロックＡのデューティーが５０％の
理想値の場合でも、例えば、回路における負荷等の影響
により、同図(b) に示されるように、高レベルの期間
（低レベルの期間でも同様）が短くなって回路の動作マ
ージンを十分に取れなくなってしまう。このような場
合、従来技術では、十分な動作マージンを得ることがで
きる周波数までシステムクロックの周波数を下げなけれ
ばならず、高速化の要求に逆行することになっていた。
【００３９】図１２に示すデューティー制御部６は、図
１３(a) に示すシステムクロックＡの理想波形を同図
(e) のように、或いは、同図(b) に示す実際の波形を同
図(f)のように補正して、回路における負荷等の影響を
受けても十分な動作マージンを確保するように構成した
ものである。すなわち、本実施例では、図１１に示すＨ
／Ｌ検出回路51（低レベル検出回路）の出力（図１３
(c) 参照）を図１３(d) に示すように、システムクロッ
クＡを補正するためのトリガ出力として使用し、図１２
に示す回路により、補正後のシステムクロックＡ（理想
波形は図１３(e),回路の負荷等による実際の波形は図１
３(f))を得るようになっている。
【００４０】図１４は図１０のマイクロコントローラシ
ステムにおける要部の具体的な他の構成例を示すブロッ
ク図である。 図１４および図１５に示す実施例では、
システムクロックＡのデューティー比をプログラマブル
に補正するようになっている。図１４に示されるよう
に、デューティー制御部７は、デューティー設定用レジ
スタ71, 補正用タイマ72, および, Ｒ−Ｓフリップフロ
ップ73を備えている。
【００４１】デューティー設定用レジスタ71は、回路規
模等を考慮し、或いは、負荷によるクロックの遅れを測
定して、予めシステムクロックＡのデューティーをプロ
グラマブルに書き込むものであり、補正用タイマ72はシ
ステムクロックＡのデューティー比を補正するためのタ
イマである。さらに、デューティー設定用レジスタ71お
よび補正用タイマ72の一致出力は、Ｒ−Ｓフリップフロ
ップ73のリセット端子Ｒに入力され、また、補正用タイ
マ72のオーバーフロー出力は、該フリップフロップ73の
セット端子Ｓに入力されるようになっている。そして、
フリップフロップ73のＱ出力端子から、後述する図１５
(c),(d) に示す補正後のシステムクロックＡが出力され
るようになっている。
【００４２】図１５は図１４の構成における動作を説明
するためのタイミング図である。図１５(a) に示される
ように、システムクロックＡのデューティーが５０％の
理想値の場合でも、例えば、回路における負荷等の影響
により、同図(b) に示されるように、高レベルの期間
（低レベルの期間でも同様）が短くなって回路の動作マ
ージンを十分に取れなくなってしまう。このような場
合、従来技術では、十分な動作マージンを得ることがで
きる周波数までシステムクロックの周波数を下げなけれ
ばならず、高速化の要求に逆行することになっていた。
【００４３】図１４に示すデューティー制御部７は、図
１５(b) に示す波形を同図(d) のように補正して、回路
における負荷等の影響を受けても十分な動作マージンを
確保するように構成したものである。すなわち、システ
ムクロックＡの理想波形を同図(c) のように補正して、
回路における負荷等の影響を受けても十分な動作マージ
ンを確保して正確な動作を行うことができるシステムク
ロックＡ（実際の波形は同図(d))を得るように構成され
ている。
【００４４】図１６は図１０のマイクロコントローラシ
ステムの変形例の要部の概略構成を示す回路図である。
同図に示されるように、本変形例は、インバータ81〜83
およびNANDゲート84〜88を備え、NANDゲート88の一方の
入力には、図１０におけるデューティー検出部５の出力
が供給されている。そして、各NANDゲート84〜87の入力
には、直接またはインバータ81,82 により反転されてギ
ア選択ビットGS1,GS2が供給され、NANDゲート84,85,86,
87 の出力として、それぞれ 1/32, 1/8, 1/4,1/2ギアを
選択する信号（反転レベルの信号）が取り出されるよう
になっている。ここで、例えば、 1/2ギアを選択する
と、インバータ83の出力であるＥＮ信号は常時“０”と
なってクロック発生部１' からは、固定デューティーの
システムクロックＡが出力されることになる。
【００４５】図１７は本発明のマイクロコントローラシ
ステムの第３実施例の概略構成を示すブロック図であ
り、図１８は図１７のマイクロコントローラシステムの
動作を説明するためのタイミング図である。図１７にお
いて、参照符号200 は半導体装置（ＬＳＩ）を示し,201
はクロック発生部（システムクロック発生回路), 202は
ＣＰＵ,231,232は機能ブロック（周辺回路), 204は低電
圧検出回路, そして,205は発振器を示している。この図
１７に示す実施例では、低電圧検出回路204 からの指示
（Ｓ1)によりシステムクロック(CKS) を減速（低周波数
に変更）するようになっている。
【００４６】クロック発生部201 は、ＣＰＵ202 および
各周辺回路（機能ブロック)231,232, …に対してクロッ
ク信号（システムクロック）を供給している。システム
クロックCKS の周波数は、例えば、定常状態において、
発振器205 の発振出力を２分周したものが選択されてい
る。低電圧検出回路204 は電源線Ｖccに接続され、電源
電圧を監視している。定常状態の電圧では、クロック発
生部201 に対して出力している変速指示信号Ｓ1 はイン
アクティヴレベルを示している。
【００４７】図１８に示されるように、本マイクロコン
トローラシステムの電源電圧（Ｖcc）が低下すると、低
電圧検出回路204 はそれを検出して、変速指示信号Ｓ1
をアクティヴレベルに変更する。そして、クロック発生
部201 は、システムクロックCKS の周波数を発振器205
の発振出力を１６分周したものに切り換える。これによ
り、マイクロコントローラシステムの消費電力を抑え、
また電圧低下による回路動作遅延での誤動作を防ぐこと
ができるようになる。
【００４８】次に、マイクロコントローラシステムの電
源電圧（Ｖcc）が定常電圧に戻ると、低電圧検出回路20
4 は変速指示信号Ｓ1 をインアクティヴレベルに戻し、
クロック発生部201 はシステムクロックCKS の周波数を
発振器205 の発振出力の２分周したものに戻す。これに
より、再度通常の高速動作に復帰する。図１９は本発明
のマイクロコントローラシステムの第４実施例の概略構
成を示すブロック図であり、図２０は図１９のマイクロ
コントローラシステムの動作を説明するためのタイミン
グ図である。
【００４９】図１９において、参照符号300 は半導体装
置（ＬＳＩ）を示し,301はクロック発生部（システムク
ロック発生回路), 302はＣＰＵ,331,332はリソース（機
能ブロック，周辺回路), 304はパルス幅測定回路, そし
て,305は発振器を示している。この図１９に示す実施例
では、パルス幅測定回路304 の測定終了割込み要求（Ｓ
2)によりクロック信号を加速（高周波数に変更）するよ
うになっている。
【００５０】クロック発生部301 は、ＣＰＵ302 に対し
てＣＰＵクロックCKC を供給し、また、各リソース331,
332,…に対してリソースクロックCKR を供給するように
なっており、図１〜図９を参照して説明したように、該
ＣＰＵクロックCKC およびリソースクロックCKR はそれ
ぞれ独立に周波数を選択することができるようになって
いる。尚、定常状態においては、両クロックの周波数
は、発振器305 の発振出力（発振器出力）を２分周した
ものがそれぞれ選択されている。
【００５１】パルス幅測定回路304 は、クロック発生部
301 から供給されるリソースクロックCKR により動作
し、外部から供給される被測定パルス入力のパルス幅を
測定する。さらに、パルス幅測定回路304 は、測定終了
時にＣＰＵ302 に対して測定終了割込み要求Ｓ2 を出力
する。ここで、測定終了割込み要求Ｓ2 は、クロック発
生部301 にも供給され、要求がアクティヴになるとＣＰ
ＵクロックCKC を発振器出力の２分周したものに変更す
る機能を持っている。
【００５２】図２０に示されるように、パルス幅測定回
路304 が測定を行っている間、ＣＰＵ302 に対して高速
処理の要求がされない場合は、ＣＰＵクロックCKC を発
振器出力の１６分周したものに設定しておく。これによ
り、ＣＰＵ302 における消費電力を抑えることができ
る。このとき、パルス幅測定回路304 へ供給されるリソ
ースクロックCKR は定常状態のままであり、高精度のパ
ルス幅測定が継続して行われることになる。
【００５３】次に、パルス幅測定回路304 が測定を終了
すると、ＣＰＵ302 に対して測定終了割込み要求Ｓ2 が
出力され、ＣＰＵ302 は割込み処理プログラムを起動
し、また、クロック発生部301 はＣＰＵクロックCKC を
発振器出力の２分周したものに戻す。これにより、ＣＰ
Ｕ302 における割込み処理動作が高速に行われることに
なる。尚、割込み処理が終了した後は、測定終了割込み
要求Ｓ2 は取り下げられ、ＣＰＵクロックCKC を再び低
速にすることが可能となる。
【００５４】
【発明の効果】以上、詳述したように、本発明のクロッ
ク信号発生回路によれば、マイクロコントローラシステ
ムのトータルな動作周波数を高い値に維持しながら、Ｃ
ＰＵを含めた各モジュールの消費電力を最小限に抑える
ことができる。また、同時に、ＣＰＵが低速で動作して
いても、システムの迅速なレスポンスを実現することが
でき、さらに、必要以上に予めＣＰＵを速く動作させて
おく必要性をも軽減することができる。
【図面の簡単な説明】
【図１】本発明に係るマイクロコントローラシステムの
第１実施例の概略構成を示すブロック図である。
【図２】図１のマイクロコントローラシステムにおける
クロック発生部の一例を示すブロック回路図である。
【図３】図２のクロック発生部における各信号を示すタ
イミング図である。
【図４】図１のマイクロコントローラシステムにおける
クロック信号を示すタイミング図である。
【図５】本発明に係るクロック信号発生回路の一実施例
を示す回路図である。
【図６】図５のクロック信号発生回路におけるマスク信
号を発生するためのマスク信号発生回路の一例を示す回
路図である。
【図７】図６のマスク信号発生回路における制御信号と
ギア比の関係を示す図である。
【図８】図５のクロック信号発生回路における具体的な
制御信号の一例と各信号レベルとの関係を示すタイミン
グ図である。
【図９】図５のクロック信号発生回路における具体的な
制御信号の他の例と各信号レベルとの関係を示すタイミ
ング図である。
【図１０】本発明のマイクロコントローラシステムの第
２実施例の概略構成を示すブロック図である。
【図１１】図１０のマイクロコントローラシステムにお
けるデューティー検出部の構成例を示すブロック図であ
る。
【図１２】図１０のマイクロコントローラシステムにお
ける要部の具体的な一構成例を示すブロック図である。
【図１３】図１２の構成における動作を説明するための
タイミング図である。
【図１４】図１０のマイクロコントローラシステムにお
ける要部の具体的な他の構成例を示すブロック図であ
る。
【図１５】図１４の構成における動作を説明するための
タイミング図である。
【図１６】図１０のマイクロコントローラシステムの変
形例の要部の概略構成を示す回路図である。
【図１７】本発明のマイクロコントローラシステムの第
３実施例の概略構成を示すブロック図である。
【図１８】図１７のマイクロコントローラシステムの動
作を説明するためのタイミング図である。
【図１９】本発明のマイクロコントローラシステムの第
４実施例の概略構成を示すブロック図である。
【図２０】図１９のマイクロコントローラシステムの動
作を説明するためのタイミング図である。
【図２１】従来のマイクロコントローラシステムの一例
の概略構成を示すブロック図である。
【図２２】従来のマイクロコントローラシステムにおけ
る課題を説明するためのブロック図である。
【図２３】従来のマイクロコントローラシステムにおけ
る課題を説明するためのタイミング図である。
【符号の説明】
１，１’，２０１，３０１…クロック発生部 ２，２０２，３０２…ＣＰＵ ３；３１，３２；２３１，２３２；３３１，３３２…機
能ブロック（リソース，周辺回路） ５…デューティー検出部 １０…マイクロコントローラシステム １１…３ビットカウンタ ４０，４１，４２…セレクタ ２００，３００…半導体装置（ＬＳＩ） ２０４…低電圧検出回路 ２０５，３０５…発振器 ３０４…パルス幅測定回路 ４００…クロック信号発生回路 ５００…マスク信号発生回路 ＣＫＣ…ＣＰＵクロック ＣＫＲ…リソースクロック ＣＫＳ，Ａ…システムクロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田子 治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小出 薫生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 杉本 高志 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平５−250062（ＪＰ，Ａ) 特開 平５−307422（ＪＰ，Ａ) 特開 昭60−20243（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/06 G06F 1/04 301 G06F 1/08

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＰＵおよび複数の機能ブロックにクロ
    ック信号を発生および供給するクロック信号発生回路で
    あって、カウンタの出力および基本となるクロック信号の論理結
    果を計算することによって 該基本となるクロック信号の
    アクティブな状態またはインアクティブな状態を一回以
    上抑止することで該基本となるクロック信号の整数倍の
    周期のクロック信号を発生および提供するクロック発生
    部と、前記ＣＰＵおよび前記複数の機能ブロックに対して設け
    られ、それぞれ前記クロック発生部で発生された前記複
    数のクロック信号の内、１つのクロック信号を選択して
    前記ＣＰＵおよび前記複数の機能ブロックの少なくとも
    １つに対して 供給する複数のクロック選択部とを具備す
    るクロック信号発生回路。
  2. 【請求項２】 前記ＣＰＵに供給されるクロック信号
    は、前記機能ブロックに供給されるクロック信号よりも
    長い周期の信号とされ、システム全体の消費電力を低減
    するようになっていることを特徴とする請求項１のクロ
    ック信号発生回路。
  3. 【請求項３】 ＣＰＵと、複数の機能ブロックと、該Ｃ
    ＰＵおよび該複数の機能ブロックに対してクロック信号
    を発生して供給するクロック発生部とを有するマイクロ
    コントローラシステムであって、 前記クロック発生部は、カウンタの出力および基本とな
    るクロック信号の論理結果を計算することによって該基
    本となるクロック信号のアクティブな状態またはインア
    クティブな状態を一回以上抑止することで該基本となる
    クロック信号の整数倍の周期の複数のクロック信号を任
    意に発生し、且つ、該発生されたクロック信号を、それ
    ぞれが前記クロック発生部で発生された前記複数のクロ
    ック信号の内、１つのクロック信号を選択する複数のク
    ロック選択部を介して、前記ＣＰＵおよび前記複数の機
    能ブロックに供給することを特徴とするマイクロコント
    ローラシステム。
  4. 【請求項４】 前記クロック発生部は、前記基本となる
    クロック信号のアクティブな状態またはインアクティブ
    な状態を任意の期間延長或いは短縮することで任意の周
    期のクロック信号を発生することを特徴とする請求項３
    のマイクロコ ントローラシステム。
  5. 【請求項５】 前記前記基本となるクロック信号のアク
    ティブな状態またはインアクティブな状態は、特定のク
    ロック周期のときのみ可変にされ、その他のクロック周
    期のときは固定されることを特徴とする請求項４のマイ
    クロコントローラシステム。
  6. 【請求項６】 前記マイクロコントローラシステムは、
    さらに、電源電圧が一定の値を下回った場合または上回
    った場合に低電圧検出信号または高電圧検出信号を出力
    する電圧検出部を備え、 前記クロック発生部は、前記ＣＰＵに関係なく且つ前記
    検出された信号を受け取ったときは前記複数のクロック
    信号の周期を自動的に制御して、前記電源電圧が前記一
    定の値を上回った場合には基本となるクロック信号を発
    生し、前記電源電圧が前記一定の値を下回った場合には
    前記基本となるクロック信号を分周した信号を発生する
    ことを特徴とする請求項３の マイクロコントローラシス
    テム。
  7. 【請求項７】 前記クロック発生部は、前記マイクロコ
    ントローラシステムの外の系からの要求に応じて自動的
    に前記クロック信号の周期を制御することを特徴とする
    請求項６のマイクロコントローラシステム。
  8. 【請求項８】 ＣＰＵと、複数の機能ブロックと、該Ｃ
    ＰＵおよび該複数の機能ブロックに対してクロック信号
    を発生して供給するクロック発生部とを有し、前記クロック発生部は、カウンタの出力および基本とな
    るクロック信号の論理結果を計算することによって該基
    本となるクロック信号のアクティブな状態またはインア
    クティブな状態を一回以上抑止することで該基本となる
    クロック信号の整数倍の周期の複数のクロック信号を任
    意に発生し、且つ、該発生されたクロック信号を複数の
    クロック選択部を介して前記ＣＰＵおよび前記複数の機
    能ブロックに供給し、前記各クロック選択部は前記クロ
    ック発生部で発生された複数のクロック信号の内１つの
    クロック信号を選択することを特徴とする半導体集積回
    路装置。
  9. 【請求項９】 前記クロック発生部は、前記基本となる
    クロック信号のアクティブな状態またはインアクティブ
    な状態を任意の期間延長或いは短縮すること で任意の周
    期のクロック信号を発生することを特徴とする請求項８
    の半導体集積回路装置。
  10. 【請求項１０】 前記前記基本となるクロック信号のア
    クティブな状態またはインアクティブな状態は、特定の
    クロック周期のときのみ可変にされ、その他のクロック
    周期のときは固定されることを特徴とする請求項９の半
    導体集積回路装置。
  11. 【請求項１１】 前記半導体集積回路装置は、さらに、
    電源電圧が一定の値を下回った場合または上回った場合
    に低電圧検出信号または高電圧検出信号を出力する電圧
    検出部を備え、 前記クロック発生部は、前記ＣＰＵに関係なく且つ前記
    検出された信号を受け取ったときは前記複数のクロック
    信号の周期を自動的に制御して、前記電源電圧が前記一
    定の値を上回った場合には基本となるクロック信号を発
    生し、前記電源電圧が前記一定の値を下回った場合には
    前記基本となるクロック信号を分周した信号を発生する
    ことを特徴とする請求項８の半導体集積回路装置。
  12. 【請求項１２】 前記クロック発生部は、前記マイクロ
    コントローラシステムの外の系からの要求に応じて自動
    的に前記クロック信号の周期を制御することを特徴とす
    る請求項１１の半導体集積回路装置。
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