JP4671786B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特にメモリ回路及びロジック回路等を混載した半導体集積回路装置に関する。

近年、半導体集積回路装置は大規模且つ高集積化がすすみ、回路動作が複雑になっている。その中で携帯電話などの充電池を使う商品では、電池の使用できる時間の長時間化が必要とされている。そのニーズに応えるために半導体集積回路装置では、回路動作時に回路内で使用しないクロック同期の機能回路のクロックを止めて回路動作を停止することにより半導体集積回路装置の低消費電力化するクロックゲーティング技術が提案されている。このようなクロックゲーティング技術を用いると、余分な回路動作を抑えることができるので電力消費の問題は回避できる。

しかし、半導体集積回路装置のプロセスの微細化に伴って、トランジスタのリーク電流が増加し、半導体集積回路装置の動作していない時もリーク電流により余分な電力を消費してしまうことが大きな問題となってきている。

そこで、近年、半導体集積回路装置内に形成された複数の関連する機能回路からなる機能回路ブロックレベルごとに、電力を供給したり電力の供給を遮断したりして、使用していない機能回路ブロックにおけるリーク電流による電力消費を抑えるパワーゲーティング（電源遮断）技術が提案されている。

例えば、特許文献１にはロジック回路及びメモリ回路等の機能回路が集積された機能回路ブロックに対して一括して電力の供給及び電力供給の遮断を行い、リーク電流による電力消費を抑える半導体集積回路装置及びその駆動方法（電力供給方法）が記載されている。

このような駆動方法により、半導体集積回路装置内で使用しない回路への電力供給を機能回路ブロックごとに遮断することができるため、リーク電流による余分な電力消費を抑えることが可能となる。
特開平２００３−１３２６８３号公報

しかしながら、従来の半導体集積回路装置及びその駆動方法では、電源と機能回路ブロックとの間において電源を遮断するポイント（電源遮断素子）が１つであるために、電力の供給及び電力供給の遮断を機能回路ブロック単位でしか行うことができない。機能回路ブロック内に含まれる機能回路がすべて同時に使用されることは希であり、通常は、動作中の機能回路ブロック内にも使用されていない機能回路が含まれている。従って、機能回路ブロックごとに電力の供給及び電力供給の遮断を行う従来の半導体集積回路装置においては、動作していない機能回路に対しても電力が供給されるため、この回路においてリーク電流が発生してしまうという問題がある。

一方、機能回路ごとに電力の供給状態を制御するために、機能回路ブロック内に分散する機能回路ごとに電力を供給する配線を設けた場合には、配線同士の抵抗の差及び寄生容量の差により信号遅延が生じたり、配線抵抗による電圧降下等が生じたりする。このため、単純に電源の遮断ポイントを各配線に設けただけでは、各機能回路に対する電力の供給及び電力供給の遮断を効率的に行うことができないという問題がある。例えば、機能回路ブロック内に含まれる各機能回路への電力の供給及び電力供給の遮断にタイムラグが生じたり、供給電圧にばらつきが生じたりする。

本発明は、前記従来の問題を解決し、各機能回路に対する電力の供給及び電力供給を遮断するタイミングのばらつき並びに供給電圧のばらつきを抑え、機能回路ごとにリーク電流による消費電力を削減する半導体集積回路装置を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明は半導体集積回路装置を、機能回路ごとに設けられた実質的に長さが等しい電源配線と、電力の供給及び電力供給を遮断するスイッチ素子とを備える構成とする。

具体的に本発明に係る第１の半導体集積回路装置は、半導体チップ上に形成され、それぞれ電源端子を有する複数の機能回路と、各機能回路に電源端子を介して電力を供給する電源回路と、電源回路と各電源端子との間にそれぞれ電気的に接続され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、各電源端子と各スイッチ素子とをそれぞれ電気的に接続し、長さが互いに等しい複数の配線とを備えていることを特徴とする。

第１の半導体集積回路装置によれば、各電源端子と各スイッチ素子とをそれぞれ電気的に接続し、長さが互いに等しい複数の配線を備えているため、配線間の抵抗及び容量の差がほとんど生じない。従って、機能回路ごとに電力の供給及び電力供給の遮断を行い、リーク電流を低減することができると共に、各機能回路に供給する電圧のばらつき及び電力の供給及び供給を遮断するタイミングのばらつきを小さくすることができる。

本発明に係る第２の半導体集積回路装置は、半導体チップ上の機能回路領域に形成され、それぞれ電源端子を有する複数の機能回路と、各機能回路に電源端子を介して電力を供給する電源回路と、半導体チップ上の機能回路領域とは異なる領域に、電源回路と各電源端子との間をそれぞれ電気的に接続して形成され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、それぞれが機能回路領域の上方の互いに異なる層に絶縁されて形成された複数の電源配線層と、各電源端子と複数の電源配線層のいずれかとを電気的に接続する第１のコンタクトプラグと、各スイッチ素子と複数の電源配線層のいずれかとを電気的に接続する第２のコンタクトプラグとを備えていることを特徴とする。

第２の半導体集積回路装置によれば、機能回路領域の上方の互いに異なる層に絶縁されて形成された複数の電源配線層を備えているため、電源配線の抵抗を大幅に低減することができる。従って、各機能回路に供給する電圧のばらつきをほとんど生じさせることなく、機能回路ごとに電力の供給及び電力供給の遮断を行い、リーク電流を低減することが可能となる。

本発明に係る第３の半導体集積回路装置は、第１の基板及び該第１の基板の主面上に形成された電源端子をそれぞれ有する複数の機能回路からなる第１の半導体チップと、第２の基板並びに該第２の基板の主面上に形成された複数の機能回路のそれぞれに電源端子を介して電力を供給する電源回路及び該電源回路と各電源端子との間に電気的に接続され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路からなり、第１の半導体チップと貼り合わされた第２の半導体チップと、それぞれが第１の基板を貫通して形成された複数の第１のスルーホール配線及びそれぞれが第２の基板を貫通して形成された複数の第２のスルーホール配線のうちの少なくとも一方とを備え、各電源端子と各スイッチ素子とは、第１のスルーホール配線及び第２のスルーホール配線のうちの少なくとも一方を介してそれぞれ電気的に接続されていることを特徴とする。

第３の半導体集積回路装置によれば、機能回路が形成された第１の半導体チップと電源遮断回路が形成された第２の半導体チップとが貼り合わされ、各電源端子と各スイッチ素子とは、第１のスルーホール配線及び第２のスルーホール配線のうちの少なくとも一方を介してそれぞれ電気的に接続されているため、電源端子とスイッチ回路とを電気的に接続する配線の長さをほぼ一定とすることが可能となる。従って、配線間の抵抗及び容量の差が小さくなるので、各機能回路に供給する電圧のばらつき及び電力の供給及び供給を遮断するタイミングのばらつきを小さくすることが可能となる。また、集積度を向上させることもできる。

第３の半導体集積回路装置において、第２の半導体チップは、第２の基板の主面と反対の面を第１の基板の主面と対向させて第１の半導体チップと貼り合わされており、各電源端子と各スイッチ素子とは、第２のスルーホール配線を介してそれぞれ電気的に接続されていることが好ましい。

第３の半導体集積回路装置において、第１の半導体チップは、第１の基板の主面と反対の面を第２の基板の主面と対向させて第２の半導体チップと貼り合わされており、各電源端子と各スイッチ素子とは、第１のスルーホール配線を介してそれぞれ電気的に接続されていることが好ましい。

第３の半導体集積回路装置において、第２の半導体チップは、第２の基板の主面と反対の面を第１の基板の主面と反対の面と対向させて第１の半導体チップと貼り合わされており、各電源端子と各スイッチ素子とは、第１のスルーホール配線及び第２のスルーホール配線を介してそれぞれ電気的に接続されていることが好ましい。

本発明に係る第４の半導体集積回路装置は、第１の基板と、該第１の基板の主面上に形成された電源端子をそれぞれ有する複数の機能回路と、該各機能回路を覆う第１の絶縁膜と、該第１の絶縁膜を貫通し各電源端子と電気的に接続された第１のコンタクト配線とを有する第１の半導体チップと、第２の基板と、該第２の基板の主面上に形成された複数の機能回路のそれぞれに電源端子を介して電力を供給する電源回路及び該電源回路と各電源端子との間に電気的に接続され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、電源回路及び電源遮断回路を覆う第２の絶縁膜と、該第２の絶縁膜を貫通し前記各スイッチ素子と電気的に接続された第２のコンタクト配線とを有し、第１の半導体チップと主面同士を対向して貼り合わされた第２の半導体チップとを備え、各電源端子と各スイッチ素子とは、第１のコンタクト配線及び第２のコンタクト配線を介して電気的にそれぞれ接続されていることを特徴とする。

第４の半導体集積回路装置によれば、第１の半導体チップと主面同士を対向して貼り合わされた第２の半導体チップを備え、各電源端子と各スイッチ素子とは、第１のコンタクト配線及び第２のコンタクト配線を介して電気的にそれぞれ接続されているため、電源端子とスイッチ回路とを電気的に接続する配線の長さをほぼ一定とすることが可能となる。従って、配線間の抵抗及び容量の差が小さくなるので、各機能回路に供給する電圧のばらつき及び電力の供給及び供給を遮断するタイミングのばらつきを小さくすることが可能となる。また、集積度を向上させることもできる。

本発明に係る第５の半導体集積回路装置は、実装用基板と、実装用基板の一の面に固着された第１の半導体チップと、実装用基板の一の面と反対側の面に固着された第２の半導体チップとを備え、実装用基板は、該実装用基板を貫通する複数のスルーホールを有し、第１の半導体チップの主面上には、それぞれ電源端子を有する複数の機能回路が形成され、第２の半導体チップの主面上には、複数の機能回路のそれぞれに電源端子を介して電力を供給する電源回路及び該電源回路と各電源端子との間にそれぞれ電気的に接続され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路が形成されており、各スルーホール内には、各電源端子と各スイッチ素子とをそれぞれ電気的に接続するスルーホール配線がそれぞれ形成されていることを特徴とする。

第５の半導体集積回路装置によれば、機能回路が実装用基板と、実装用基板の一の面に固着された第１の半導体チップと、実装用基板の一の面と反対側の面に固着された第２の半導体チップとを備え、実装用基板は、該実装用基板を貫通する複数のスルーホールを有し、各スルーホール内には、各電源端子と各スイッチ素子とをそれぞれ電気的に接続するスルーホール配線がそれぞれ形成されているため、電源端子とスイッチ回路とを電気的に接続する配線の長さをほぼ一定とすることができる。従って、配線間の抵抗及び容量の差が小さくなるので、各機能回路に供給する電圧のばらつき及び電力の供給及び供給を遮断するタイミングのばらつきを小さくすることが可能となる。また、集積度をより向上させることもできる。

本発明に係る第６の半導体集積回路装置は、半導体チップ上の機能回路領域に形成され、それぞれ電源端子を有する複数の機能回路と、半導体チップ上の機能回路領域を挟んで対向する領域に形成され、各機能回路に電源端子を介して電力を供給する２つの第１の電源回路及び２つの第１の電源回路と各電源端子との間にそれぞれ電気的に接続され、各機能回路に対して電力を供給するか又は電力の供給を遮断する複数の第１のスイッチ素子を有する２つの第１の電源遮断回路と、複数の第１のスイッチ素子のうち２つの第１の電源遮断回路にそれぞれ含まれ、複数の電源端子のうちの一の電源端子とそれぞれ接続された２つの第１のスイッチ素子ごとに２つの第１の電源遮断回路を駆動する電源遮断制御回路と、２つの第１のスイッチ素子同士をそれぞれ電気的に接続すると共に２つの第１のスイッチ素子と一の電源端子とをそれぞれ電気的に接続する、互いに長さが等しい複数の第１の電源配線とを備えていることを特徴とする。

第６の半導体集積回路装置によれば、２つの第１のスイッチ素子同士をそれぞれ電気的に接続すると共に２つの第１のスイッチ素子と一の電源端子とをそれぞれ電気的に接続する、互いに長さが等しい複数の第１の電源配線を備えているため、電源端子とスイッチ素子との間の配線の長さを等しくすることができる。従って、各機能回路に同じ条件で電力を供給することができるので、リーク電流を低減して消費電力を抑えることができると共に、各機能回路に供給する電圧のばらつき及び電力の供給及び供給を遮断するタイミングのばらつきを小さくすることができる。

この場合において、半導体チップ上の２つの第１の電源回路及び２つの第１の電源遮断回路と異なる領域に、機能回路領域を挟んで対向するように形成された各機能回路に電源端子を介して電力を供給する２つの第２の電源回路及び各機能回路に対して電力を供給するか又は電力の供給を遮断する複数の第２のスイッチ素子を有する２つの第２の電源遮断回路と、複数の第２のスイッチ素子のうち２つの第２の電源遮断回路にそれぞれ含まれ、一の電源端子と電気的に接続された２つの第２のスイッチ素子同士をそれぞれ電気的に接続すると共に２つの第２のスイッチ素子と一の電源端子とをそれぞれ電気的に接続し且つ各第１の電源配線とそれぞれ交差する互いに長さが等しい複数の第２の電源配線とを備え、一の電源端子と電気的に接続された２つの第１のスイッチ素子及び２つの第２のスイッチ素子は、電源制御回路により一体に駆動されることが好ましい。

このような構成とすることにより、電力を４方向から供給することが可能となるため、各機能回路への電力の供給条件を確実に等しくすることができる。

さらに、各第１のスイッチ素子及び各第２のスイッチ素子は、電源回路が出力する電源電圧及び電源遮断制御回路が出力する駆動信号の電圧を入力信号として駆動される論理回路であることが好ましい。

本発明の半導体集積回路装置において、機能回路は、ロジック回路及びメモリ回路を含むことが好ましい。

本発明に係る半導体集積回路装置によれば、各機能回路に対する電力の供給及び供給を遮断するタイミングのばらつき並びに供給電圧のばらつきを抑え、機能回路ごとにリーク電流による消費電力を削減する半導体集積回路装置を実現できる。

（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体集積回路装置の平面的な構成を示している。

図１に示すように、本実施形態の半導体集積回路装置は、機能回路ブロック１及び機能回路ブロック２と、機能回路ブロック１及び機能回路ブロック２に電力を供給する電源回路３と、機能回路ブロック１及び機能回路ブロック２と電源回路３との間に設けられ、複数のスイッチ素子３１からなる電源遮断回路４と、各スイッチ素子３１を独立に駆動する電源遮断制御回路５とによって形成されている。

機能回路ブロック１は、機能回路である第１の機能回路１１、第２の機能回路１２、第３の機能回路１３及び第４の機能回路１４が集積されて形成されている。各機能回路は、ロジック回路、メモリ回路又はロジック回路とメモリ回路とが組み合わされた回路等の一定の機能を発揮する回路である。

第１の機能回路１１、第２の機能回路１２、第３の機能回路１３及び第４の機能回路１４には、電源端子２１がそれぞれ設けられている。電源端子２１には、電源配線２２がそれぞれ電気的に接続されており、各電源配線２２は電源遮断回路４に設けられたスイッチ素子３１の一方の端子とそれぞれ電気的に接続されている。各スイッチ素子３１の他方の端子は電源回路３とそれぞれ電気的に接続され、各スイッチ素子３１はオン状態とオフ状態とを電源遮断制御回路５によりそれぞれ独立に切り替えることができる。従って、機能回路ブロック１内における使用されていない機能回路への電力の供給を遮断することができる。

また、各電源配線２２は、電源端子２１とスイッチ素子３１との間の長さが等しくなるように形成されているため、各電源配線２２間における配線抵抗の差及び寄生容量の差はほとんど生じない。従って、各機能回路への供給する電圧のばらつき及び電力の供給及び遮断のタイムラグの発生を抑えることが可能となる。

その結果、各機能回路に対する電力の供給及び供給を遮断するタイミングのばらつき及び供給電圧のばらつきを抑え、使用されていない機能回路への電力の供給を遮断することが可能となり、リーク電流の発生により電力消費の増大を抑制することができる。

また、機能回路ブロック２についても、同様の回路構成となっており、機能回路ごとに電力の供給及び電力供給の遮断を行うことができる。

なお、機能回路ブロックは１つだけでもよく、また、３つ以上設けられていてもよい。また、各機能回路ブロックに含まれる機能回路の種類及び数は異なっていてもよい。

（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図２（ａ）及び（ｂ）は第２の実施形態に係る半導体集積回路装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のIIｂ−IIｂ線における断面構成を示している。図２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図２（ａ）及び（ｂ）に示すように本実施形態の半導体集積回路装置は、電源配線が立体的に形成されている。半導体チップの基板４５上に形成された機能回路ブロック１及び電源遮断回路４の上方には、互いに異なる層に電源配線層４１及び電源配線層４２が形成されている。電源配線層４１及び電源配線層４２は、層間絶縁膜４３及び層間絶縁膜４４にそれぞれ埋め込まれた板状の導電膜からなり、表面積が大きい低抵抗の配線としてそれぞれ機能する。

電源配線層４１は、第１の機能回路１１及び第３の機能回路１３の各電源端子２１とコンタクトプラグ５１によって電気的にそれぞれ接続されていると共に、電源遮断回路４とコンタクトプラグ５２によって電気邸に接続されている。

電源配線層４２は、第２の機能回路１２及び第４の機能回路１４の各電源端子２１とコンタクトプラグ５３によって電気的にそれぞれ接続されていると共に、電源遮断回路４とコンタクトプラグ５４によって電気邸に接続されている。また、コンタクトプラグ５３及びコンタクトプラグ５４は、電源配線層４１とは絶縁されている。

コンタクトプラグ５２及びコンタクトプラグ５４は、電源遮断回路４に設けられた異なるスイッチ素子３１と電気的にそれぞれ接続されている。このため、第１の機能回路１１及び第３の機能回路１３と、第２の機能回路１２及び第４の機能回路１４とは、それぞれ独立に電力の供給及び電力供給の遮断を行うことが可能である。

また、本実施形態の半導体集積回路においては、各機能回路と電源遮断回路とを接続する配線の大部分が電源配線層４１及び電源配線層４２によって形成されている。このため、第１の機能回路１１の電源端子２１から電源遮断回路４のスイッチ素子３１に至る配線の実質的な長さと、第３の機能回路１３の電源端子２１から電源遮断回路４のスイッチ素子３１に至る配線の実質的な長さとはほぼ同一となる。また、第２の機能回路１２の電源端子２１から電源遮断回路４のスイッチ素子３１に至る配線の実質的な長さと、第４の機能回路１４の電源端子２１から電源遮断回路４のスイッチ素子３１に至る配線の実質的な長さとはほぼ同一となる。従って、第１の機能回路１１と第３の機能回路１３との間及び第２の機能回路１２と第４の機能回路１４との間において供給する電圧のばらつき及びタイミングのばらつきは、ほとんど生じない。さらに、電源回路３と電源端子２１との間を電気的に接続する配線の大部分が低抵抗の電源配線層４１及び電源配線層４２によって形成されているため、電源回路３と電源端子２１との間のトータルの電圧降下も低減することが可能となる。

なお、本実施形態においては、電源配線層を２つ設ける例を示したが、個別に電力の供給及び電力供給の遮断を行う必要がある機能回路の数に応じて、必要な数の電源配線層を設ければよい。また、第１の実施形態と同様に複数の機能回路ブロックが設けられていてもよい。

（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図３（ａ）及び（ｂ）は第３の実施形態に係る半導体集積回路装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図３（ａ）及び（ｂ）に示すように本実施形態の半導体集積回路装置は、複数の機能回路により構成された機能回路ブロック１と、電源遮断回路４とが異なる半導体チップの上に形成されている。第１の基板６１の素子形成面上に機能回路ブロック１が形成された第１の半導体チップ６７の上に、第２の基板６２の素子形成面上に電源遮断回路４が形成された第２の半導体チップ６８が、絶縁膜６４を介在させて貼り合わされている。

各機能回路にそれぞれ設けられている各電源端子２１と各スイッチ素子３１とは、第２の基板６２に設けられた基板を貫通するスルーホール配線６３を介在させて電気的に接続されている。

本実施形態に係る半導体集積回路装置によると、機能回路ブロック１に含まれる各機能回路に対してそれぞれ独立して電力の供給及び電力供給の遮断ができるため、使用していない機能回路に対する電力の供給を遮断して、リーク電流による余分な電力の消費を抑えることが可能となる。

また、電源回路３から電源端子２１に至る配線において最も距離が長い各スルーホール配線６３の配線長をそれぞれ等しくすることができるため、配線抵抗の差や配線の寄生容量の差による信号遅延、また配線抵抗による電圧降下等の電力供給の制御性の悪化を防止することができる。

さらに、本実施形態によると、２つの半導体チップを貼り合わせて実装するため、第１の実施形態と比べて実装面積が削減でき、半導体集積回路装置を搭載する製品の小型化を促進することができる。

なお、本実施形態においては、第１の半導体チップ６７の上に第２の半導体チップ６８を貼り合わせる例を示したが、第１の半導体チップ６７と第２の半導体チップ６８とが立体的に配置されていればよく、第２の半導体チップ６８の上に第１の半導体チップ６７を貼り合わせてもよい。また、図４（ａ）に示すように第１の半導体チップ６７と第２の半導体チップ６８との裏面同士を貼り合わせてもよい。この場合には、スルーホール配線６３は、第１の基板６１及び第２の基板６２を貫通するように形成すればよい。

さらに、図４（ｂ）に示すように機能回路ブロック１と電源遮断回路４とを対向させて第１の半導体チップ６７と第２の半導体チップ６８とを貼り合わせてもよい。この場合には、スルーホール配線ではなく、第１の半導体チップ６７と第２の半導体チップ６８との間に形成された絶縁膜６４及び絶縁膜６５に設けられた、絶縁膜を貫通するコンタクト配線６６を用いて各スイッチ素子３１と各電源端子２１とをそれぞれ電気的に接続すればよい。

（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図５（ａ）及び（ｂ）は第４の実施形態に係る半導体集積回路装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図５（ａ）及び（ｂ）に示すように本実施形態の半導体集積回路装置は、実装用基板７１の一方の面（表面）に第１の半導体チップ７２と第２の半導体チップ７３とが実装され、実装用基板７１の他方の面（裏面）に電源制御ＬＳＩチップ７４が実装されている。

第１の半導体チップ７２は、機能回路ブロック１及び機能回路ブロック２を有しており、機能回路ブロック１は、機能回路である第１の機能回路１１、第２の機能回路１２、第３の機能回路１３及び第４の機能回路１４から形成されている。また、各機能回路には電源端子２１がエリアパッド化されて形成されている。

電源制御ＬＳＩチップ７４は、第１の半導体チップ７２及び第２の半導体チップ７３に電力を供給する電源回路３と、第１の半導体チップ７２及び第２の半導体チップ７３への電力の供給及び電力供給の遮断を行う電源遮断回路４と、電源遮断回路４を駆動する電源遮断制御回路５により形成されている。

各機能回路の電源端子２１は、電源遮断回路４に設けられたスイッチであるスイッチ素子３１とそれぞれ接続されており、スイッチ素子３１はそれぞれ独立に開閉することができるため、各機能回路に対してそれぞれ独立に電力の供給及び電力供給の遮断を行うことができる。

また、各電源端子２１とスイッチ素子３１とは、実装用基板７１を貫通するスルーホールに形成されたスルーホール配線７５によって電気的に接続されている。このため、電源端子２１とスイッチ素子３１とを接続するそれぞれの配線の長さは、ほぼ等しくなるので、電源回路３と各電源端子２１とを接続する配線の長さは、ほぼ等しくなる。従って、配線抵抗の差及び寄生容量の差はほとんど生じず、各機能回路への供給電圧のばらつき及び電力の供給及び遮断のタイムラグの発生を抑えることが可能となる。

さらに、本実施形態によると、実装用基板の表面及び裏面を活用して半導体チップを貼り合わせて実装するため、より高密度な実装が可能となり、半導体集積回路装置を搭載する製品の小型化を促進することができる。

（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図６は第５の実施形態に係る半導体集積回路装置の平面的な構成を示している。図６において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図６に示すように本実施形態の半導体集積回路装置は、半導体チップの上に機能回路ブロック１と、機能回路ブロック１を囲むそれぞれ４つの電源回路３（３Ａ〜３Ｄ）及び電源遮断回路４（４Ａ〜４Ｄ）とが形成されている。

本実施形態において各電源遮断回路４は、第１のスイッチ素子３１ａ、第２のスイッチ素子３１ｂ、第３のスイッチ素子３１ｃ及び第４のスイッチ素子３１ｄをそれぞれ有している。半導体チップ上の機能回路ブロック１を挟んで対向する領域に形成された２つの電源遮断回路４の第１のスイッチ素子３１ａ同士、第２のスイッチ素子３１ｂ同士、第３のスイッチ素子３１ｃ同士及び第４のスイッチ素子３１ｄ同士を電気的に接続する電源配線２２ａ、電源配線２２ｂ、電源配線２２ｃ及び電源配線２２ｄがそれぞれ２本ずつ形成されている。

２本の電源配線２２ａ同士の交差部には、第１の機能回路１１の電源端子２１が電気的に接続されており、電源配線２２ｂ同士、電源配線２２ｃ同士及び電源配線２２ｄ同士の交点においてもそれぞれ同様に第２の機能回路１２の電源端子２１、第３の機能回路１３の電源端子２１及び第４の機能回路１４の電源端子２１が電気的に接続されている。

第１のスイッチ素子３１ａ、第２のスイッチ素子３１ｂ、第３のスイッチ素子３１ｃ及び第４のスイッチ素子３１ｄは、それぞれ独立して駆動される。従って、機能回路ごとに電力の供給及び電力供給の遮断を行うことができる。

また、各電源遮断回路４にそれぞれ含まれる第１のスイッチ素子３１ａ同士、第２のスイッチ素子３１ｂ同士、第３のスイッチ素子３１ｃ同士及び第４のスイッチ素子３１ｄ同士は、それぞれ一括して駆動される。

本実施形態の半導体集積回路装置において電源と電源端子との間の配線抵抗の値は、電源３Ａと電源端子２１との間、電源３Ｂと電源端子２１との間、電源３Ｃと電源端子２１との間及び電源３Ｄと電源端子２１との間の配線抵抗が互いに並列に接続されているのと等しい。

従って、本実施形態において電源と電源端子との間の配線抵抗は、電源端子が機能回路ブロック１のどの領域に形成されている場合においても、ほぼ一定となる。このため、各機能回路に対してほぼ同一の条件で電力の供給を行うことが可能となるので、各機能回路にそれぞれ供給する電圧間のばらつきを抑えることができる。

本実施形態においては、スイッチ素子３１をロジック回路により形成している。電源回路３の出力がロジック回路の一方の入力端子と接続され、電源遮断制御回路５の出力をロジック回路の他方の入力端子と接続されている。このため、４つの電源遮断回路４のそれぞれに含まれる４つのスイッチ素子３１を容易に一括して駆動することができる。

本発明の半導体集積回路装置は、各機能回路に対する電力の供給及び供給を遮断するタイミングのばらつき並びに供給電圧のばらつきを抑え、機能回路ごとにリーク電流による消費電力を削減する半導体集積回路装置を実現できるようにするという効果を有し、半導体集積回路装置等に有用である。

本発明の第１の実施形態に係る半導体集積回路装置を示す平面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体集積回路装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。 （ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体集積回路装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図である。 本発明の第３の実施形態に係る半導体集積回路装置の別の例を示す断面図である。 （ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体集積回路装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。 本発明の第５の実施形態に係る半導体集積回路装置を示す平面図である。

符号の説明

１ 機能回路ブロック
２ 機能回路ブロック
３ 電源回路
４ 電源遮断回路
５ 電源遮断制御回路
１１ 第１の機能回路
１２ 第２の機能回路
１３ 第３の機能回路
１４ 第４の機能回路
２１ 電源端子
２２ 電源配線
２２Ａ 第１の電源配線
２２Ｂ 第２の電源配線
２２Ｃ 第３の電源配線
２２Ｄ 第４の電源配線
３１ スイッチ素子
３１Ａ 第１のスイッチ素子
３１Ｂ 第２のスイッチ素子
３１Ｃ 第３のスイッチ素子
３１Ｄ 第４のスイッチ素子
４１ 電源配線層
４２ 電源配線層
４３ 層間絶縁膜
４４ 層間絶縁膜
４５ 基板
５１ コンタクトプラグ
５２ コンタクトプラグ
５３ コンタクトプラグ
５４ コンタクトプラグ
６１ 第１の基板
６２ 第２の基板
６３ スルーホール配線
６４ 絶縁膜
６５ 絶縁膜
６６ コンタクト配線
６７ 第１の半導体チップ
６８ 第２の半導体チップ
７１ 実装用基板
７２ 第１の半導体チップ
７３ 第２の半導体チップ
７４ 電源制御ＬＳＩチップ
７５ スルーホール配線

Claims (12)

1. 半導体チップ上に形成され、それぞれ電源端子を有する複数の機能回路と、
   前記各機能回路に前記電源端子を介して電力を供給する電源回路と、
   前記電源回路と前記各電源端子との間にそれぞれ電気的に接続され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、
   前記各電源端子と前記各スイッチ素子とをそれぞれ電気的に接続し、長さが互いに等しい複数の配線とを備えていることを特徴とする半導体集積回路装置。
2. 半導体チップ上の機能回路領域に形成され、それぞれ電源端子を有する複数の機能回路と、
   前記各機能回路に前記電源端子を介して電力を供給する電源回路と、
   前記半導体チップ上の前記機能回路領域とは異なる領域に、前記電源回路と前記各電源端子との間をそれぞれ電気的に接続して形成され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、
   それぞれが前記機能回路領域の上方の互いに異なる層に絶縁されて形成された複数の電源配線層と、
   前記各電源端子と前記複数の電源配線層のいずれかとを電気的に接続する第１のコンタクトプラグと、
   前記各スイッチ素子と前記複数の電源配線層のいずれかとを電気的に接続する第２のコンタクトプラグとを備えていることを特徴とする半導体集積回路装置。
3. 第１の基板及び該第１の基板の主面上に形成された電源端子をそれぞれ有する複数の機能回路からなる第１の半導体チップと、
   第２の基板並びに該第２の基板の主面上に形成された前記複数の機能回路のそれぞれに前記電源端子を介して電力を供給する電源回路及び該電源回路と前記各電源端子との間に電気的に接続され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路からなり、前記第１の半導体チップと貼り合わされた第２の半導体チップと、
   それぞれが前記第１の基板を貫通して形成された複数の第１のスルーホール配線及びそれぞれが前記第２の基板を貫通して形成された複数の第２のスルーホール配線のうちの少なくとも一方とを備え、
   前記各電源端子と前記各スイッチ素子とは、前記第１のスルーホール配線及び第２のスルーホール配線のうちの少なくとも一方を介してそれぞれ電気的に接続されていることを特徴とする半導体集積回路装置。
4. 前記第２の半導体チップは、前記第２の基板の主面と反対の面を前記第１の基板の主面と対向させて前記第１の半導体チップと貼り合わされており、
   前記各電源端子と前記各スイッチ素子とは、前記第２のスルーホール配線を介してそれぞれ電気的に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記第１の半導体チップは、前記第１の基板の主面と反対の面を前記第２の基板の主面と対向させて前記第２の半導体チップと貼り合わされており、
   前記各電源端子と前記各スイッチ素子とは、前記第１のスルーホール配線を介してそれぞれ電気的に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
6. 前記第２の半導体チップは、前記第２の基板の主面と反対の面を前記第１の基板の主面と反対の面と対向させて前記第１の半導体チップと貼り合わされており、
   前記各電源端子と前記各スイッチ素子とは、前記第１のスルーホール配線及び第２のスルーホール配線を介してそれぞれ電気的に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
7. 第１の基板と、該第１の基板の主面上に形成された電源端子をそれぞれ有する複数の機能回路と、該各機能回路を覆う第１の絶縁膜と、該第１の絶縁膜を貫通し前記各電源端子と電気的に接続された第１のコンタクト配線とを有する第１の半導体チップと、
   第２の基板と、該第２の基板の主面上に形成された前記複数の機能回路のそれぞれに前記電源端子を介して電力を供給する電源回路及び該電源回路と前記各電源端子との間に電気的に接続され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路と、前記電源回路及び電源遮断回路を覆う第２の絶縁膜と、該第２の絶縁膜を貫通し前記各スイッチ素子と電気的に接続された第２のコンタクト配線とを有し、前記第１の半導体チップと主面同士を対向して貼り合わされた第２の半導体チップとを備え、
   前記各電源端子と前記各スイッチ素子とは、前記第１のコンタクト配線及び第２のコンタクト配線を介して電気的にそれぞれ接続されていることを特徴とする半導体集積回路装置。
8. 実装用基板と、
   前記実装用基板の一の面に固着された第１の半導体チップと、
   前記実装用基板の前記一の面と反対側の面に固着された第２の半導体チップとを備え、
   前記実装用基板は、該実装用基板を貫通する複数のスルーホールを有し、
   前記第１の半導体チップの主面上には、それぞれ電源端子を有する複数の機能回路が形成され、
   前記第２の半導体チップの主面上には、前記複数の機能回路のそれぞれに前記電源端子を介して電力を供給する電源回路及び該電源回路と前記各電源端子との間にそれぞれ電気的に接続され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数のスイッチ素子を有する電源遮断回路が形成されており、
   前記各スルーホール内には、前記各電源端子と前記各スイッチ素子とをそれぞれ電気的に接続するスルーホール配線がそれぞれ形成されていることを特徴とする半導体集積回路装置。
9. 半導体チップ上の機能回路領域に形成され、それぞれ電源端子を有する複数の機能回路と、
   前記半導体チップ上の前記機能回路領域を挟んで対向する領域に形成され、前記各機能回路に前記電源端子を介して電力を供給する２つの第１の電源回路及び前記２つの第１の電源回路と前記各電源端子との間にそれぞれ電気的に接続され、前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数の第１のスイッチ素子を有する２つの第１の電源遮断回路と、
   前記複数の第１のスイッチ素子のうち前記２つの第１の電源遮断回路にそれぞれ含まれ、前記複数の電源端子のうちの一の電源端子とそれぞれ接続された２つの前記第１のスイッチ素子ごとに前記２つの第１の電源遮断回路を駆動する電源遮断制御回路と、
   ２つの前記第１のスイッチ素子同士をそれぞれ電気的に接続すると共に２つの前記第１のスイッチ素子と前記一の電源端子とをそれぞれ電気的に接続する、互いに長さが等しい複数の第１の電源配線とを備えていることを特徴とする半導体集積回路装置。
10. 前記半導体チップ上の前記２つの第１の電源回路及び２つの第１の電源遮断回路と異なる領域に、前記機能回路領域を挟んで対向するように形成された前記各機能回路に前記電源端子を介して電力を供給する２つの第２の電源回路及び前記各機能回路に対して電力を供給するか又は電力の供給を遮断する複数の第２のスイッチ素子を有する２つの第２の電源遮断回路と、
    前記複数の第２のスイッチ素子のうち前記２つの第２の電源遮断回路にそれぞれ含まれ、前記一の電源端子と電気的に接続された２つの前記第２のスイッチ素子同士をそれぞれ電気的に接続すると共に２つの前記第２のスイッチ素子と前記一の電源端子とをそれぞれ電気的に接続し且つ前記各第１の電源配線とそれぞれ交差する互いに長さが等しい複数の第２の電源配線とを備え、
    前記一の電源端子と電気的に接続された２つの前記第１のスイッチ素子及び２つの前記第２のスイッチ素子は、前記電源制御回路により一体に駆動されることを特徴とする請求項９に記載の半導体集積回路装置。
11. 前記各第１のスイッチ素子及び各第２のスイッチ素子は、前記電源回路が出力する電源電圧及び前記電源遮断制御回路が出力する駆動信号の電圧を入力信号として駆動される論理回路であることを特徴とする請求項１０に記載の半導体集積回路装置。
12. 前記機能回路は、ロジック回路及びメモリ回路を含むことを特徴とする請求項１から１１のいずれか１項に記載の半導体集積回路装置。

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