JP2011108846A - 半導体集積回路装置 - Google Patents

Abstract

【課題】セルライブラリ作成時における工数を削減し、回路設計処理を短時間で行うことのできる、半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、同一のレイアウト構造を有する、第１セル及び第２セルと、電源層に配置され、第１電源電圧が常時印加される、常時第１電源配線と、前記電源層に配置された、一時的第１電源配線と、前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルとを具備する。前記第１セル及び前記第２セルのそれぞれは、前記第１電源電圧が印加される端子として、常時第１電源端子及び一時的第１電源端子を有する。前記常時第１電源端子及び前記一時的第１電源端子は、前記電源層とは別の層に配置される。前記第１セルでは、前記常時第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続される。前記第２セルでは、前記一時的第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続される。
【選択図】図２

Description

本発明は、半導体集積回路装置に関する。

半導体集積回路装置は、それぞれが所望する論理機能を実現する複数の論理セル、各論理セルに電源電圧を供給する電源配線群、及び、複数の論理セルに接続された信号配線群、などを含んでいる。

半導体集積回路装置に対しては、低消費電力化が強く要求されている。半導体集積回路装置が動作している場合、必ずしも全ての論理セルが動作しているわけではない。複数の論理セルの中には、常に動作すべきセルと、必要のないときには休止していてもよいセルとが含まれていることがある。低消費電力化を実現するために、休止していてもよいセルに対しては、電源電圧の供給を一時的に止めることが考えられる。

関連技術として、特許文献１（特開２００５−２５９８７９号公報）に記載された半導体集積回路が挙げられる。この半導体集積回路は、複数の回路セルを有する半導体集積回路であり、縞状に配置された複数の電源線群と、その電源線群から分岐して、少なくとも１つの回路セルに電源を供給する複数の分岐線群と、上記分岐線群に挿入され、入力される制御信号に応じて上記回路セルへの電源の供給を遮断する電源スイッチセルと、を有する。図１Ａ及び図１Ｂは、この半導体集積回路で用いられる回路セルの構成を示す図である。図１Ａに示される回路セル１０１は、インバータ回路、配線１０３、配線１０４、及び配線１０５を含んでいる。配線１０３は、電源線ＶＤＤに接続される配線である。配線１０５は、常に電源線ＶＳＳに接続される配線である。配線１０４は、電源スイッチセルがオン状態のときにだけ、電源線ＶＳＳに接続される配線である。回路セル１０１では、インバータ回路のＶＳＳ端子が、配線１０４に接続されている。従って、この回路セル１０１は、電源スイッチセルがオンのときにだけ、動作する。一方、図１Ｂに示される回路セル１０２は、回路セル１０１と同様に、インバータ回路、配線１０３、配線１０４、及び配線１０５を含んでいる。但し、回路セル１０２では、インバータ回路のＶＳＳ端子が、配線１０５に接続されている。従って、回路セル１０２は、電源スイッチセルのオン／オフに関係なく、常に動作する。

特開２００５−２５９８７９号公報

特許文献１に記載された半導体集積回路では、電源スイッチセルのオン／オフを制御することにより、論理セル（回路セル１０１）を必要なときにだけ動作させることができる。しかしながら、同じ論理機能を有する論理セルであっても、一時的に動作させる論理セルの構成は、常に動作させる論理セルの構成と異なっている。このことは、半導体集積回路を設計する際の負担になる。半導体集積回路を設計する場合には、予め、セルライブラリが準備される。セルライブラリには、論理機能と、その論理機能を実現するための論理セルの構成とが対応付けられている。設計時には、セルライブラリを参照することにより、所望する論理機能に対応する論理セルが抽出され、抽出された論理セルがレイアウトされる。ここで、常に動作する論理セルと一時的に動作させる論理セルとの間で構成が異なる場合には、それらが同じ論理機能を有していたとしても、セルライブラリにおいては別々のセルとして記述される。従って、セルライブラリ作成時における工数が増加し、その結果、回路設計時における設計工数が増加してしまう、という問題点があった。

本発明に係る半導体集積回路装置は、同一のレイアウト構造を有する、第１セル及び第２セルと、電源層に配置され、第１電源電圧が常時印加される、常時第１電源配線と、前記電源層に配置された、一時的第１電源配線と、前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルとを具備する。前記第１セル及び前記第２セルのそれぞれは、前記第１電源電圧が印加される端子として、常時第１電源端子及び一時的第１電源端子を有している。前記常時第１電源端子及び前記一時的第１電源端子は、前記電源層とは別の層に配置されている。前記第１セルでは、前記常時第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続される。前記第２セルでは、前記一時的第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続されている。

この発明によれば、第１セルに対しては、常に、常時第１電源配線から第１電源電圧が供給される。従って、第１セルは、常に動作する。一方、第２セルに対しては、一時的電源配線が接続されている。一時的電源配線は、スイッチセルにより、一時的に常時第１電源配線と導通する。すなわち、スイッチセルがオンのときにだけ、第２セルに対して第１電源電圧が供給され、第２セルが動作する。これにより、第２セルを必要なときにだけ動作させることができ、消費電力を抑えることが可能である。加えて、上述の発明では、第１セルと第２セルとが同一のレイアウト構造を有している。従って、設計時に、第１セルの構成と第２セルの構成とを区別する必要がない。従って、セルライブラリ作成時における工数を削減することができ、回路設計を短時間で行うことができる。

本発明に係る半導体集積回路のレイアウト装置は、電源層に電源配線群をレイアウトし、前記電源配線群のレイアウト結果を示す電源データを生成する、電源レイアウト部と、同一のレイアウト構造を有し、それぞれが第１電源電圧が印加される端子として常時第１電源端子及び一時的第１電源端子を有する、第１セル及び第２セルをレイアウトし、前記第１セル及び前記第２セルのレイアウト結果を示すセルデータを生成する、セル配置部と、前記第１セル及び前記第２セルのそれぞれが前記電源配線群と電気的に接続されるように、コンタクトホール群をレイアウトし、前記コンタクトホール群のレイアウト結果を示すコンタクトホールデータを生成する、コンタクトホール配置部と、前記電源データ、前記セルデータ、及び前記コンタクトホールデータに基づいて、設計対象回路の配線構造を示すレイアウトデータを生成する、レイアウト決定部とを具備する。前記電源レイアウト部は、前記電源配線群として、第１電源電圧が常時印加される、常時第１電源配線と、前記電源層に配置された、一時的第１電源配線と、前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルとをレイアウトする。前記セル配置部は、前記常時第１電源端子及び前記一時的第１電源端子が前記電源層とは別の層に配置されるように、前記第１セル及び前記第２セルをレイアウトする。前記コンタクトホール配置部は、前記第１セルでは、前記常時オン第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続され、前記第２セルでは、前記一時的オン第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続されるように、前記コンタクトホール群をレイアウトする。

本発明に係る半導体集積回路のレイアウト方法は、コンピュータにより、電源層に電源配線群をレイアウトし、前記電源配線群のレイアウト結果を示す電源データを生成するステップと、コンピュータにより、同一のレイアウト構造を有し、それぞれが第１電源電圧が印加される端子として常時第１電源端子及び一時的第１電源端子を有する、第１セル及び第２セルをレイアウトし、前記第１セル及び前記第２セルのレイアウト結果を示すセルデータを生成するステップと、コンピュータにより、前記第１セル及び前記第２セルのそれぞれが前記電源配線群と電気的に接続されるように、コンタクトホール群をレイアウトし、前記コンタクトホール群のレイアウト結果を示すコンタクトホールデータを生成するステップと、コンピュータにより、前記電源データ、前記セルデータ、及び前記コンタクトホールデータに基づいて、設計対象回路の配線構造を示すレイアウトデータを生成するステップとを具備する。前記電源データを生成するステップは、前記電源配線群として、第１電源電圧が常時印加される、常時第１電源配線をレイアウトするステップと、一時的第１電源配線をレイアウトするステップと、前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルをレイアウトするステップとを含む。前記セルデータを生成するステップは、前記電源層とは別の層に、前記常時第１電源端子及び前記一時的第１電源端子が配置されるように、前記第１セル及び前記第２セルをレイアウトするステップを含む。前記コンタクトホールデータを生成するステップは、前記第１セルに含まれる前記常時オン第１電源端子が前記常時第１電源配線に接続され、前記第２セルに含まれる前記一時的オン第１電源端子が前記一時的第１電源配線に接続されるように、前記コンタクトホール群をレイアウトするステップを含む。

本発明に係る半導体集積回路のレイアウトプログラムは、上述の半導体集積回路のレイアウト方法を、コンピュータにより実現するためのプログラムである。

本発明によれば、セルライブラリ作成時における工数を削減することができ、回路設計を短時間で行うことができる、半導体集積回路装置が提供される。

特許文献１に記載された半導体集積回路で用いられる回路セルの構成を示す図である。 特許文献１に記載された半導体集積回路で用いられる回路セルの構成を示す図である。 第１の実施形態に係る半導体集積回路装置を示すレイアウト図である。 図２の一部を示す拡大図である。 第１セルの構成を示すレイアウト図である。 第２セルの構成を示すレイアウト図である。 第１の実施形態に係る半導体集積回路のレイアウト装置を示すブロック図である レイアウト装置の動作方法を示すフローチャートである。 第２の実施形態に係る半導体集積回路装置を示すレイアウト図である。 セル７を示すレイアウト図である。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図２は、本実施形態に係る半導体集積回路装置１を示すレイアウト図である。この半導体集積回路装置１では、チップ上に、複数の配線層が形成されている。図２は、複数の配線層を上層側から見たときの図を示しており、各層の構成が重ねられて示されている。

図２に示されるように、半導体集積回路装置１は、複数のセル７（７−１、７−２）、電源配線群（２、３、４、５）、及びコンタクトホール６を有している。また、図示されていないが、複数のセル７同士は、信号配線群により、結線されている。

複数のセル７は、第１セル７−１と、第２セル７−２とを有している。第１セル７−１と第２セル７−２とは、同じ論理機能を実現するセルである。但し、第１セル７−１は常に動作するセルである。一方、第２セル７−２は常に動作する必要はなく、必要がないときにはその動作を休止するセルである。後述するように、第１セル７−１は、第２セル７−２と構成が同じである。

電源配線群は、複数の配線層のうちの電源層に配置されている。電源配線群は、複数のセル７のそれぞれに対して電源電圧を供給するために設けられた配線群である。電源配線群は、ＶＳＳ配線２（常時第１電源配線）、ＶＳＳ配線３（一時的第１電源配線）、ＶＤＤ配線４（第２電源配線）、及び電源スイッチセル５を備えている。

ＶＳＳ配線２には、常に、第１電源電圧としてＶＳＳ電圧が印加される。また、ＶＤＤ配線４には、常に、第２電源電圧としてＶＤＤ電圧が印加される。

ＶＳＳ配線２、ＶＳＳ配線３、及びＶＤＤ配線４のそれぞれは、第１方向に沿って伸びている。また、ＶＳＳ配線２及びＶＤＤ配線４は、第１方向に直交する第２方向に沿っても延びている。

図３は、図２に示される半導体集積回路装置の一部を示す拡大図である。電源スイッチセル５は、第１方向に沿って伸びるＶＳＳ配線２及びＶＤＤ配線４が、第２方向に沿って伸びるＶＳＳ配線２、ＶＳＳ配線３、及びＶＤＤ配線４と交わる部分に配置されている。電源スイッチセル５は、ＶＳＳ配線３を、ＶＳＳ配線２及びＶＤＤ配線４のどちらかと導通させるように、構成されている。ＶＳＳ配線３の電圧は、ＶＳＳ配線２と導通している場合にはＶＳＳ電圧に維持され、ＶＤＤ配線２と導通している場合にはＶＤＤ電圧に維持される。尚、電源スイッチセル５の動作は、図示しない制御信号によって切り替えられる。電源スイッチセル５は、例えばトランジスタを含むスイッチ回路などにより、実現される。

ここで、各セル７は、電源電圧（ＶＳＳ電圧及びＶＤＤ電圧）が印加される電源端子群（図２では図示されていない）を備えている。この電源端子群は、電源配線群が配置された電源層とは異なる層に配置されている。そして、第１セル７−１の電源端子群は、コンタクトホール６を介して、ＶＳＳ配線２及びＶＤＤ配線４に接続されている。一方、第２セル７−２の電源端子群、コンタクトホール６を介して、ＶＳＳ配線３及びＶＤＤ配線４に接続されている。

本実施形態では、第１セル７−１のレイアウト構成が、第２セル７−２のレイアウト構成を同じである。図４Ａ及び図４Ｂを参照して、各セル７の構成について詳細に説明する。図４Ａは、第１セル７−１の構成を示すレイアウト図である。一方、図４Ｂは、第２セル７−１の構成を示すレイアウト図である。図４Ａ及び図４Ｂでは、第１セル７−１及び第２セル７−２として、インバータ回路１０を含むセルが例示されている。

第１セル７−１及び第２セル７−２は、ともに、電源端子群として、ＶＤＤ接続端子８、常時第１電源接続端子９−１、及び一時的第１電源接続端子９−２を含んでいる。ＶＤＤ接続端子８は、ＶＤＤ配線４と重なる位置に配置されている。常時第１電源接続端子９−１は、ＶＳＳ配線２と重なる位置に配置されている。一時的第１電源接続端子９−２は、ＶＳＳ配線３と重なる位置に配置されている。

第１セル７−１及び第２セル７−２のそれぞれにおいて、ＶＤＤ接続端子８は、コンタクトホール６を介して、ＶＤＤ配線４に接続されている。図４Ａに示されるように、第１セル７−１においては、常時第１電源接続端子９−１にコンタクトホール６が接続されている。すなわち、第１セル７−１では、常時第１電源接続端子９−１が、コンタクトホール６を介して、ＶＳＳ配線２（図２参照）に接続されている。一方、図４Ｂに示されるように、第２セル７−２においては、一時的第１電源端子９−２に対してコンタクトホール６が接続されている。すなわち、第２セル７−２では、一時的第１電源接続端子９−２が、コンタクトホール６を介して、ＶＳＳ配線３（図２参照）に接続されている。尚、第１セル７−１に含まれる一時的第１電源端子９−２は、コンタクトホール６と接続されておらず、ＶＳＳ配線３とは電気的に遮断されている。また、尚、第２セル７−２に含まれる常時第１電源端子９−１は、コンタクトホール６と接続されておらず、ＶＳＳ配線２とは電気的に遮断されている。

上述のような構成を採用することにより、第１セル７−１に対しては、常に、ＶＤＤ電圧及びＶＳＳ電圧が供給される。従って、第１セル７−１は、常に動作する。一方、第２セル７−２に対しては、ＶＳＳ配線３の電圧がＶＳＳ電圧に維持されているときにだけ、ＶＤＤ電圧及びＶＳＳ電圧の双方が供給される。すなわち、第２セル７−２は、一時的に動作する。ＶＳＳ配線３の電圧がＶＤＤ電圧に維持されている場合には、第２セル７−２は動作せず、休止状態になる。すなわち、第２セル７−２が動作するか否かは、電源スイッチセル５により、切り替えられる。これにより、必要のないときに第２セル７−２に対する電源電圧の供給を遮断することができ、消費電力を低減することが可能である。

また、本実施形態では、第１セル７−１と第２セル７−２とのレイアウト構成が同じであることによって、設計時における処理負担を軽減することが可能である。以下に、この点について、本実施形態に係る半導体集積回路のレイアウト装置及びその動作方法を説明することにより、詳述する。

図５は、本実施形態に係る半導体集積回路のレイアウト装置１１を示すブロック図である。このレイアウト装置１１は、ＣＰＵ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを有するコンピュータにより実現される。レイアウト装置１１は、ＲＯＭに、レイアウトプログラムがインストールされている。このレイアウトプログラムにより、電源レイアウト部１２、セル配置部１３、コンタクトホール配置部１４、信号配線配置部１５、及びレイアウト決定部１６が実現される。また、レイアウト装置１１は、ハードディスクなどの記憶媒体を備えており、この記憶媒体にセルライブラリ１７が格納されている。セルライブラリ１７は、論理機能とその論理機能を実現する論理セルの構成とを、対応付けて示している。

以下に、レイアウト装置１１の動作方法について説明する。図６は、レイアウト装置１１の動作方法を示すフローチャートである。

ステップＳ１；電源配線及びスイッチセルのレイアウト
まず、レイアウト装置１１に、予め準備された設計情報が入力される。設計情報は、レイアウト対象回路に用いられる複数の論理機能、及びその論理機能の接続関係などを示す情報である。電源レイアウト部１２が、電源層に、電源配線群（２、３、４、５）をレイアウトし、そのレイアウト結果を示す電源データを生成する。

ステップＳ２；論理セルのレイアウト
次いで、セル配置部１３が、図２に示したように、複数のセル７をレイアウトし、そのレイアウト結果を示すセルデータを生成する。この際、セル配置部１３は、電源データ及び設計情報を取得する。更に、セル配置部１３は、セルライブラリ１７を参照する。そして、セルライブラリ１７から、設計情報に記載された論理機能に対応するセル７を抽出し、抽出したセル７をレイアウトする。ここで、セル配置部１３は、各セル７の電源端子群が電源層とは異なる層に配置されるように、複数のセル７をレイアウトする。また、各セル７は、ＶＤＤ接続端子８がＶＤＤ配線４と重なり、常時第１電源接続端子９−１がＶＳＳ配線２と重なり、一時的第１電源接続端子９−２がＶＳＳ配線３と重なるように、レイアウトされる。

本ステップにおいて、セル配置部１３は、第１セル７−１と第２セル７−２との違いを考慮してレイアウトを行う必要はない。第１セル７−１と第２セル７−２との違いを考慮する必要がないので、複数のセル７をレイアウトする際の処理に要する負担が軽減されている。

ステップＳ３；コンタクトホールのレイアウト
次いで、コンタクトホール配置部１４が、電源データ、セルデータ、及び設計情報に基づいて、コンタクトホール６をレイアウトする。コンタクトホール配置部１４は、そのレイアウト結果を示すコンタクトホールデータを生成する。この際、コンタクトホール配置部１４は、設計情報等に基づいて、ステップＳ２で配置された複数のセル７のうち、どのセルを第１セル７−１に設定し、どのセルを第２セル７−２に設定するかを、決定する。そして、コンタクトホール配置部１４は、第１セル７−１に対しては、常時第１電源接続端子９−１とＶＳＳ配線２とが接続されるように、コンタクトホール６をレイアウトする。また、第２セル７−２に対しては、一時的第１電源接続端子９−２がＶＳＳ配線３と接続されるように、コンタクトホール６がレイアウトされる。すなわち、本ステップでコンタクトホール６の配置が決定されることにより、第１セル７−１と第２セル７−２とが区別されることになる。

ステップＳ４；信号配線のレイアウト
次いで、信号配線配置部１５が、セルデータに基づいて、複数のセル７間で信号の入出力などを行うための信号配線をレイアウトする。信号配線配置部１５は、そのレイアウト結果を示す信号配線データを生成する。

ステップＳ５；レイアウトデータの生成
次いで、レイアウト決定部１６が、電源データ、セルデータ、コンタクトホールデータ、及び信号配線データを組み合わせて、レイアウトデータを生成する。レイアウトデータは、本レイアウト装置１１による処理結果として出力される。

以上のステップＳ１〜Ｓ５の処理により、半導体集積回路装置が設計される。

以上説明したように、本実施形態では、第１セル７−１と第２セル７−２とが同一のレイアウト構造を有しているので、セルライブラリ１７において、第１セル７−１と第２セル７−２とを区別する必要がない。セルライブラリ１７の作成時における工数を削減することができる。その結果、回路設計処理を短時間で行うことができる。

また、本実施形態では、コンタクトホール６によって、第１セル７−１と第２セル７−２とが区別される。複数のセル７を配置する際（ステップＳ２）においては第１セル７−１と第２セル７−２との違いを考慮する必要がない。これにより、複数のセル７を配置する際に要する処理負担を軽減することができる。

尚、本実施形態では、ＶＳＳ配線として、常時ＶＳＳ電圧が印加される配線（ＶＳＳ配線２）と一時的にＶＳＳ電圧が印加される配線（ＶＳＳ配線３）とが設けられる場合について説明した。但し、ＶＳＳ配線ではなく、ＶＤＤ配線として、常時ＶＤＤ電圧が印加される配線と一時的にＶＤＤ電圧が印加される配線とが用いられてもよい。２系統の電源電圧が用いられる場合、高電圧側の電源電圧を遮断することによりセルを休止状態にする方が、低電圧側の電源電圧を遮断する場合と比較して、休止時におけるリーク電流をより少なくすることが可能になり、消費電力をより低減できる。

また、本実施形態では、電源配線群が電源層に配置される場合について説明した。ここで、電源層は、各セル７に含まれる電源端子群とは別の層であればよく、複数の層によって形成されていてもよい。例えば、ＶＳＳ配線２とＶＤＤ配線４とが、別々の層に配置されていてもよい。

（第２の実施形態）
続いて、第２の実施形態について説明する。図７は、本実施形態に係る半導体集積回路装置１を示すレイアウト図である。本実施形態では、第１の実施形態に対して、第３セル７−３、第３セル用一時的第１電源配線１８が追加されている。また、第１セル７−１及び第２セル７−２の構成が変更されている。その他の点については、第１の実施形態と同様であるので、詳細な説明は省略する。尚、図７では、電源スイッチセル５の図示が省略されているが、第１の実施形態と同様に、本実施形態においても、電源スイッチセル５は設けられている。

第３セル用一時的第１電源配線１８は、ＶＳＳ配線３と同様に、第１方向に沿って伸びている。また、ＶＳＳ配線３と同様に、第３セル用一時的第１電源配線１８は、電源スイッチセル５により、ＶＳＳ配線２との間の導通及び非導通が切り替えられる。第３セル用一時的第１電源配線１８は、ＶＳＳ配線２と非導通であるとき、ＶＤＤ配線４と接続される。ここで、電源スイッチセル５は、ＶＳＳ配線３とＶＳＳ配線２との間の導通及び非導通を切り替えるタイミングとは独立したタイミングで、第３セル用一時的電源配線１８とＶＳＳ配線２との間の導通及び非導通を切り替えるように構成されている。

本実施形態においても、第１セル７−１と第２セル７−２とのレイアウト構成は同じである。また、第３セル７−３は、第１セル７−１及び第２セル７−２と同じレイアウト構成を有している。図８は、各セル７を示すレイアウト図である。本実施形態では、各セル７は、ＶＳＳ電圧が印加される端子として、第３セル用第１電源接続端子９−３を備えている。第３セル用第１電源接続端子９−３は、第３セル用一時的電源配線１８と重なるように、配置されている。

図７に示されるように、第３セル７−３は、コンタクトホール６を介して、第３セル用一時的電源配線１８に接続される。具体的には、第３セル７−３においては、第３セル用第１電源接続端子９−３がコンタクトホール６を介して、第３セル用一時的電源配線１８に接続される。これにより、第３セル７−３は、第３セル用一時的電源配線１８がＶＳＳ配線２と導通しているときにだけ、動作する。

上述のような構成により、第２セル７−２とは別のタイミングで、第３セル７−３を休止状態に設定することが可能である。従って、各セル７を休止状態にするタイミングを、第１の実施形態よりもより細かく設定することが可能である。

また、本実施形態における半導体集積回路装置１を設計する場合においても、第１の実施形態と同様に、第１セル７−１乃至第３セル７−３の違いを考慮することなく、複数のセル７がレイアウトされる。その後、コンタクトホール６のレイアウトを決定することにより、第１セル７−１乃至第３セル７−３が区別される。第１の実施形態と同様に、第１セル７−１乃至第３セル７−３のレイアウト構成が同じであるので、セルライブラリ１７において第１セル７−１乃至第３セル７−３を区別する必要がない。セルライブラリ作成時における工数を削減することができ、回路設計を短時間で行うことができる。また、第１セル７−１乃至第３セル７−３の違いを考慮する必要がないので、複数のセル７をレイアウトする際の処理負担を軽減することが可能である。

以上、本発明について、第１の実施形態及び第２の実施形態を用いて説明した。尚、これらの実施形態は互いに独立するものではなく、矛盾のない範囲内で互いに組み合わせて用いることも可能である。

１ 半導体集積回路装置
２ ＶＳＳ配線（常時第１電源配線）
３ ＶＳＳ配線（一時的第１電源配線）
４ ＶＤＤ配線（第２電源配線）
５ 電源スイッチセル
６ コンタクトホール
７ セル
７−１ 第１セル
７−２ 第２セル
７−３ 第３セル
８ ＶＤＤ接続端子
９−１ 常時第１電源接続端子
９−２ 一時的第１電源接続端子
９−３ 第３セル用第１電源接続端子
１０ インバータ回路
１１ 半導体集積回路のレイアウト装置
１２ 電源レイアウト部
１３ セル配置部
１４ コンタクトホール配置部
１５ 信号配線配置部
１６ レイアウト決定部
１７ セルライブラリ
１８ 第３セル用一時的第１電源配線
１０１ 回路セル
１０２ 回路セル
１０３ コンタクト配線
１０４ コンタクト配線
１０５ コンタクト配線

Claims (9)

1. 同一のレイアウト構造を有する、第１セル及び第２セルと、
   電源層に配置され、第１電源電圧が常時印加される、常時第１電源配線と、
   前記電源層に配置された、一時的第１電源配線と、
   前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルと、
   を具備し、
   前記第１セル及び前記第２セルのそれぞれは、前記第１電源電圧が印加される端子として、常時第１電源端子及び一時的第１電源端子を有し、
   前記常時第１電源端子及び前記一時的第１電源端子は、前記電源層とは別の層に配置されており、
   前記第１セルでは、前記常時第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続され、
   前記第２セルでは、前記一時的第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続されている
   半導体集積回路装置。
2. 請求項１に記載された半導体集積回路装置であって、
   前記第１セルに含まれる前記一時的第１電源端子は、前記一時的第１電源配線から電気的に遮断されており、
   前記第２セルに含まれる前記常時第１電源端子は、前記常時第１電源配線から電気的に遮断されている
   半導体集積回路装置。
3. 請求項１又は２に記載された半導体集積回路装置であって、
   更に、
   電源層に配置され、第２電源電圧が印加され、前記第１セル及び前記第２セルに第２電源電圧を供給する、第２電源配線群、
   を具備する
   半導体集積回路装置。
4. 請求項３に記載された半導体集積回路装置であって、
   前記スイッチセルは、前記常時第１電源配線群と前記第２電源配線群とのうちのどちらに前記一時的第１電源配線を接続するかを切り替えるように構成されている
   半導体集積回路装置。
5. 請求項３又は４に記載された半導体集積回路装置であって、
   前記常時第１電源配線には、前記第１電源電圧として、前記第２電源電圧よりも高い電圧が印加される
   半導体集積回路装置。
6. 請求項１乃至５の何れかに記載された半導体集積回路装置であって、
   更に、
   前記第１セル及び前記第２セルと同一のレイアウト構造を有する、第３セルと、
   前記電源層に配置された、第３セル用一時的第１電源配線群と、
   を具備し、
   前記スイッチセルは、前記一時的第１電源配線群とは独立して、前記第３セル用一時的電源配線と前記常時第１電源配線との間の導通及び非導通を切り替え、
   前記第１セル、前記第２セル、及び前記第３セルのそれぞれは、前記第１電源電圧が印加される端子として、更に、第３セル用一時的第１電源端子を備え、
   前記第３セルに含まれる前記第３セル用一時的第１電源端子は、コンタクトホールを介して、前記第３セル用一時的電源配線に接続されている
   半導体集積回路装置。
7. 電源層に電源配線群をレイアウトし、前記電源配線群のレイアウト結果を示す電源データを生成する、電源レイアウト部と、
   同一のレイアウト構造を有し、それぞれが第１電源電圧が印加される端子として常時第１電源端子及び一時的第１電源端子を有する、第１セル及び第２セルをレイアウトし、前記第１セル及び前記第２セルのレイアウト結果を示すセルデータを生成する、セル配置部と、
   前記第１セル及び前記第２セルのそれぞれが前記電源配線群と電気的に接続されるように、コンタクトホール群をレイアウトし、前記コンタクトホール群のレイアウト結果を示すコンタクトホールデータを生成する、コンタクトホール配置部と、
   前記電源データ、前記セルデータ、及び前記コンタクトホールデータに基づいて、設計対象回路の配線構造を示すレイアウトデータを生成する、レイアウト決定部と、
   を具備し、
   前記電源レイアウト部は、前記電源配線群として、
   第１電源電圧が常時印加される、常時第１電源配線と、
   前記電源層に配置された、一時的第１電源配線と、
   前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルとをレイアウトし、
   前記セル配置部は、前記常時第１電源端子及び前記一時的第１電源端子が前記電源層とは別の層に配置されるように、前記第１セル及び前記第２セルをレイアウトし、
   前記コンタクトホール配置部は、前記第１セルでは、前記常時オン第１電源端子が、コンタクトホールを介して、前記常時第１電源配線に接続され、前記第２セルでは、前記一時的オン第１電源端子が、コンタクトホールを介して、前記一時的第１電源配線に接続されるように、前記コンタクトホール群をレイアウトする
   半導体集積回路のレイアウト装置。
8. コンピュータにより、電源層に電源配線群をレイアウトし、前記電源配線群のレイアウト結果を示す電源データを生成するステップと、
   コンピュータにより、同一のレイアウト構造を有し、それぞれが第１電源電圧が印加される端子として常時第１電源端子及び一時的第１電源端子を有する、第１セル及び第２セルをレイアウトし、前記第１セル及び前記第２セルのレイアウト結果を示すセルデータを生成するステップと、
   コンピュータにより、前記第１セル及び前記第２セルのそれぞれが前記電源配線群と電気的に接続されるように、コンタクトホール群をレイアウトし、前記コンタクトホール群のレイアウト結果を示すコンタクトホールデータを生成するステップと、
   コンピュータにより、前記電源データ、前記セルデータ、及び前記コンタクトホールデータに基づいて、設計対象回路の配線構造を示すレイアウトデータを生成するステップと、
   を具備し、
   前記電源データを生成するステップは、前記電源配線群として、
   第１電源電圧が常時印加される、常時第１電源配線をレイアウトするステップと、
   一時的第１電源配線をレイアウトするステップと、
   前記常時第１電源配線と前記一時的第１電源配線との間の導通及び非導通を切り替える、スイッチセルをレイアウトするステップとを含み、
   前記セルデータを生成するステップは、前記電源層とは別の層に、前記常時第１電源端子及び前記一時的第１電源端子が配置されるように、前記第１セル及び前記第２セルをレイアウトするステップを含み、
   前記コンタクトホールデータを生成するステップは、
   前記第１セルに含まれる前記常時オン第１電源端子が前記常時第１電源配線に接続され、前記第２セルに含まれる前記一時的オン第１電源端子が前記一時的第１電源配線に接続されるように、前記コンタクトホール群をレイアウトするステップを含む
   半導体集積回路のレイアウト方法。
9. 請求項８に記載された半導体集積回路のレイアウト方法を、コンピュータにより実現するための、半導体集積回路のレイアウトプログラム。

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