JP2011233869A - 半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法 - Google Patents

Abstract

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。
【選択図】図６

Description

本発明は、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法に関する。

半導体装置は、基板、基板上に設けられた機能セル層、および機能セル層上に設けられた複数の配線層を備えている。機能セル層には、トランジスタなどの素子が機能セルとして配置されている。複数の配線層には、電源配線、および信号配線などが設けられる。電源配線は、電源パッドに接続される。電源パッドに印加された電源電圧が、電源配線を介して、機能セルに供給される。

機能セルは、通常、基板の全面にわたって配置される。そのため、電源配線は、基板の全面に張り巡らされている必要がある。通常、電源配線を全面に張り巡らせるために、メッシュ状の電源配線構造が採用される。

上記に関連して、特許文献１（特開２００７−２８７９０８号公報）には、チップ上に配置された電源パッドと、電源配線構造を介して電源パッドに接続された回路群とを備える半導体集積回路が開示されている。この半導体集積回路において、電源配線構造は、異なる配線層に形成され複数の交差点においてオーバーラップする複数の第１電源配線及び第２電源配線と、複数の第１電源配線と複数の第２電源配線を接続するビアとを有する。回路群は、第１領域に配置された第１機能ブロックを含む。ビアは、第１領域と電源パッドの間の第２領域における複数の交差点の一部に配置されていない。

一方で、機能セルを外部装置と電気的に接続するために、基板に貫通電極が設けられることがある。貫通電極に関連して、特許文献２（特開２００４−３４２６９０号公報）に記載された半導体装置が挙げられる。特許文献２には、表面側貫通電極と電気接続された電源配線を得る点が記載されている。

また、他の関連技術として、特許文献３（特開平５−１０８１９４号公報）には、ＣＭＯＳトランジスタに基板バイアスを印加するための素子構造が開示されている。図１１は、特許文献３に開示されたＣＭＯＳトランジスタの素子構造を示す図である。この半導体集積回路においては、ＮチャネルＭＯＳ基板ｐウェル１０３が、ｐ基板１０１から、ｐチャネルＭＯＳの基板ｎエピタキシャル層１０２により絶縁されている。ｐウェル１０３には、基板バイアス端子１０５−１を通して、ＮＭＯＳ基板バイアスＶ_Ｂｎとして負の電圧が印加される。ｎエピタキシャル層１０２には、基板バイアス端子１０５−２を通して、ＰＭＯＳ基板バイアスＶ_Ｂｐとして正の電圧が印加される。

特開２００７−２８７９０８号公報 特開２００４−３４２６９０号公報 特開平５−１０８１９４号公報

図１は、メッシュ状の電源配線構造の一例を示す概略図である。図２は、図１に示される電源配線構造の断面図である。図１に示されるように、この電源配線構造は、第１配線層（Ｍ１）に、互いに平行に伸びる複数の第１電源配線が設けられている。また、第１配線層（Ｍ１）の上層である第２配線層（Ｍ２）に、互いに並行に伸びる複数の第２電源配線が設けられている。複数の第１電源配線が伸びる方向と、複数の第２電源配線が伸びる方向とは、直交している。複数の第１電源配線と複数の第２電源配線とがオーバーラップする部分には、ビアが設けられている。ビアにより、複数の第１電源配線と複数の第２電源配線とが接続されている。また、図２に示されるように、第２電源配線は電源パッドと接続されている。第１配線層（Ｍ１）の下方には機能ブロックが設けられており、第１電源配線と機能ブロックとはコンタクトを介して接続されている。この電源配線構造では、電源パッドから第２電源配線に電源電圧が供給される。そして、第２電源配線から、ビア、第１電源配線、及びコンタクトを介して、機能ブロックに電源電圧が供給される。

ここで、既述の特許文献１の記載によれば、第１電源配線と第２電源配線との間に設けられたビアの一部を削除することにより、電位ドロップを抑制できる。

しかしながら、メッシュ状の電源配線構造を用いた場合には、少なくとも２層以上に電源配線を配置しなければならない。そのため、信号配線を配置することのできる領域が制限される。また、第１電源配線と第２電源配線とを電気的に接続するために、ビアを設けなければならない。この観点からも、信号配線を配置することのできる領域が制限される。すなわち、メッシュ状の電源配線構造を用いた場合には、信号配線を自由にレイアウトすることができない、という問題点があった。

尚、既述の特許文献２には、貫通電極に接続された電源配線を設ける点については記載されている。しかしながら、信号配線を自由にレイアウトすることを考慮に入れて電源配線構造を決定する点については、触れられていない。

本発明に係る半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有している。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続されている。前記最下層電源配線群は、分岐して伸びる部分を有している。

この発明によれば、貫通ビアが設けられているために、最下層にさえ電源配線が設けられていれば、機能セル群に電源電圧を供給することが可能になる。最下層よりも上の配線層に電源配線を設ける必要がなくなり、信号配線を配置するためのスペースを確保し易くなる。加えて、上述の発明では、最下層電源配線群が分岐して伸びる部分を有している。これにより、単一の層（最下層）において基板の全面に電源配線を張り巡らせることができる。電源配線を全面に張り巡らせるために、２層以上の配線層を用いる必要がない。従って、異なる層間で電源配線同士を接続するためのビアを用いる必要がなくなる。この観点からも、信号配線を配置するためのスペースを確保し易くなる。

本発明に係る半導体装置のレイアウト装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト装置である。このレイアウト装置は、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成する貫通ビア配置部と、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成する、電源配線配置部と、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成する、スタンダードセル配置部と、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成する、信号配線配置部とを具備する。前記スタンダードセル配置部は、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトし、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトする。

本発明に係る半導体装置のレイアウト方法は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト方法である。このレイアウト方法は、コンピュータが、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成するステップと、コンピュータが、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成するステップと、コンピュータが、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成するステップと、コンピュータが、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成するステップとを具備する。前記セル配置後データを生成するステップは、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトするステップと、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトするステップとを備える。

本発明に係る半導体装置のレイアウトプログラムは、上記の半導体装置のレイアウト方法をコンピュータにより実現するためのプログラムである。

本発明によれば、信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法が提供される。

メッシュ状の電源配線構造の一例を示す概略図である。 電源配線構造の断面図である。 実施形態に係る半導体装置を概略的に示す断面図である。 機能セル群を示す平面図である。 ストライプ状に配置された２系統の電源配線を示す概略図である。 最下層電源配線群のレイアウトを示す概略図である。 半導体装置のレイアウトシステムを示す機能ブロック図である。 半導体装置のレイアウト方法を示すフローチャートである。 貫通リザーブセルのレイアウト結果を示す図である。 スタンダードセルのレイアウト結果を示す図である。 特許文献３に開示されたＣＭＯＳトランジスタの素子構造を示す図である。 第２の実施形態に係る半導体装置を概略的に示す断面図である。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

（第１の実施形態）
図３は、本実施形態に係る半導体装置１を概略的に示す断面図である。図３に示されるように、半導体装置１は、基板２、機能セル群５、貫通ビア群３、及び複数の配線層６（６−１〜６−３）を備えている。

基板２は、主面及び裏面を有している。基板２としては、例えば、シリコン基板が用いられる。

機能セル群５は、複数の機能セル８を有している。機能セル群５は、基板２の主面に設けられており、機能セル層を形成している。

複数の配線層６は、機能セル層上に積層されている。図３では、複数の配線層６として、３層の配線層が描かれている。但し、配線層の層数は特に限定されるものではない。

貫通ビア群３は、基板２の裏面から、複数の配線層６のうちの最下層６−１に達するまで伸びている。基板２の裏面には、電源電圧が印加される電源パッド４が設けられている。貫通ビア群３は、裏面において、電源パッド４に接続されている。尚、本明細書において、電源電圧には、グランド電圧も含まれるものとする。

本実施形態では、最下層６−１に、各機能セル８に電源電圧を供給するための最下層電源配線群が設けられている。最下層電源配線群は、貫通ビア群３に接続されている。また、最下層電源配線群は、コンタクト２１を介して、各機能セル８に接続されている。電源パッド４に印加された電源電圧は、貫通ビア群３を介して、最下層電源配線群に供給される。最下層電源配線群に供給された電源電圧は、コンタクト２１を介して、各機能セル８に供給される。

上述のように、貫通ビア群３と、最下層電源配線群とを用いることにより、最下層６−１を除いて、配線層６に電源配線を設ける必要がなくなる。そのため、信号配線を配置するための領域を十分に確保することが可能となる。

ところで、機能セル群５は、基板の全面にわたり、配置されている。そのため、電源配線は、基板の全面に張り巡らされる。また、各機能セル８に対しては、通常、複数系統の電源電圧（例えばＶＳＳとＶＤＤ）が供給される。従って、最下層６−１にのみ電源配線を設ける場合には、複数系統の電源配線が、交わることなく、基板の全面に張り巡らされていなければならない。

そのため、本実施形態においては、最下層電源配線群が、分岐して延びる部分を有している。これにより、複数系統の電源配線を、交わることなく、基板の全面に張り巡らせることが可能になる。以下に、この点について詳述する。

まず、機能セル群５の配置について説明する。図４は、機能セル群５を示す平面図である。図４に示されるように、基板平面に平行な平面内において、行方向及び列方向が定義されている。行方向と列方向とは、直交している。機能セル群５は、列方向に並ぶ、複数の機能セル行７を備えている。複数の機能セル行７の各々は、行方向に沿って並ぶ、複数の機能セル８を有している。

図４に示されるように機能セル群５がレイアウトされている場合、複数系統の電源配線をストライプ状に配置することが考えられる。図５は、ストライプ状に配置された２系統の電源配線を示す概略図である。図５に示される例では、複数の電源配線Ｖ１と複数の電源配線Ｖ２とが、それぞれ行方向に沿って並んでいる。複数の電源配線Ｖ１は、第１電源電圧を各機能セル８に供給し、複数の電源配線Ｖ２は、第２電源電圧を各機能セル８に供給する。列方向において、複数の電源配線Ｖ１と複数の電源配線Ｖ２とは、交互である。このような構成を採用することにより、各機能セル８の上を横切るように、２系統の電源配線を配置することができる。どの位置に存在する機能セル８に対しても、コンタクトを介して２系統の電源電圧を供給することができる。しかしながら、このような構成を採用する場合には、列方向に並ぶ同じ系統の電源配線同士を、電気的に接続する必要がある。このため、このストライプ状の電源配線が配置された層よりも上の配線層に、列方向に沿って延びる電源配線を配置しなければならない。結果として、既述したメッシュ状の電源配線構造が必要になってしまう。

これに対して、本実施形態では、最下層電源配線群が、分岐して伸びる部分を有している。これにより、貫通ビアから、列方向にも行方向にも電源配線を伸ばすことが可能となり、全ての機能セル８上に複数系統の電源配線を配置することが可能となる。

図６を参照して、最下層電源配線群のレイアウトについて具体的に説明する。図６は、最下層電源配線群のレイアウトを示す概略図である。尚、図６には、複数の機能セル８の一部も、重ねられて描かれている。

図６に示されるように、貫通ビア群は、第１貫通ビア３−１、及び第２貫通ビア３−２を有している。第１貫通ビア３−１は、第１電源電圧が印加されるビアであり、第２貫通ビア３−２は、第２電源電圧が印加されるビアである。

最下層電源配線群は、第１貫通ビア３−１に接続される第１電源配線９と、第２貫通ビアに接続される第２電源配線１０とを有している。

第１電源配線９は、第１行方向部分９−１、及び第１列方向部分９−２を備えている。第１列方向配線部分９−２は、第１貫通ビア３−１から、列方向に沿って伸びている。一方、第１行方向部分９−１は、行方向に沿って伸びている。第１行方向部分９−１は、第１分岐配線部分９−１−１、及び第１バス配線部分９−１−２を有している。第１分岐配線部分９−１−１は、第１列方向配線部分９−２から分岐するように伸びている。第１バス配線部分９−１−２は、貫通ビア３−１から行方向に沿って伸びている。

第２電源配線１０も、第１電源配線９と同様の構造を有している。すなわち、第２電源配線１０は、第２行方向部分１０−１、及び第２列方向部分１０−２を備えている。第２列方向配線部分１０−２は、第２貫通ビア３−２から、列方向に沿って伸びている。第２行方向部分１０−１は、行方向に沿って伸びている。第２行方向部分１０−１は、第２分岐配線部分１０−１−１、及び第２バス配線部分１０−１−２を有している。第２分岐配線部分１０−１−１は、第２列方向配線部分１０−２から分岐するように伸びている。第２バス配線部分１０−１−２は、第２貫通ビア３−２から行方向に沿って伸びている。

ここで、第１列方向部分９−１と第２列方向部分１０−１とは、列方向において交互となるように配置されている。また、第１列方向部分９−１と第２列方向部分１０−１とは、各機能セル行７上に双方が配置されるように、配置されている。また、第１貫通ビア３−１と第２貫通ビア３−２とは、行方向において交互となるような位置に配置されている。すなわち、第１列方向部分９−２と第２列方向部分１０−２とは、行方向において交互となるような位置に配置されている。更に、列方向においても、第１貫通ビア３−１と第２貫通ビア３−２とは、交互となるように並んでいる。

上述のような構成を採用することにより、単一の配線層（最下層６−１）において、基板の全面に、複数（本実施形態では２つ）の系統の電源配線を張り巡らせることができる。また、一つの貫通ビア３から、行方向にも列方向にも電源配線を伸ばすことができる。そのため、必要な貫通ビア３の数を低減させることができ、貫通ビア３により消費される面積オーバーヘッドを少なくすることができる。

続いて、本実施形態に係る半導体装置の製造方法について説明する。本実施形態に係る半導体装置１の製造方法は、特に限定されるものではなく、例えば、ＷＯ−Ａ１−２００５−０８６２１６に記載された方法などを用いることが可能である。すなわち、基板２として半導体基板を用意する。そして、基板２の主面上に、拡散防止膜を形成し、拡散防止膜に貫通ビア３を形成するための開口を設ける。次いで、半導体基板と反対の導電型の不純物を、インプランテーションまたはデポジションする。これにより、開口から、基板２に、高濃度の不純物が添加される。次いで、添加された不純物を、引き伸ばし拡散（熱拡散、ランプアニールなど）により、拡散させる。基板２の裏面に達するまで不純物を拡散させれば、貫通ビア３を形成することができる。その後、主面上にトランジスタなどを形成することにより、機能セル層を形成する。更に、機能セル層上に、複数の配線層６を形成する。これにより、半導体装置１が得られる。

次いで、本実施形態に係る半導体装置１のレイアウト装置について説明する。図７は、半導体装置のレイアウトシステム１１を示す機能ブロック図である。このレイアウトシステム１１は、コンピュータにより実現される。レイアウトシステム１１は、レイアウト装置１２、及びセルライブラリ１３を有している。レイアウト装置１２は、ＣＰＵがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などに格納されたレイアウトプログラムを実行することにより、実現される。セルライブラリ１３は、ハードディスクなどの記憶装置により実現される。セルライブラリ１３には、機能セルを示すスタンダードセル１８、貫通ビアリザーブセル１９、及び列方向配線リザーブセル２０が格納されている。

レイアウト装置１２は、貫通ビア配置部１４、電源配線配置部１５、スタンダードセル配置部１６、及び信号配線配置部１７を有している。貫通ビア配置部１４は、貫通ビア３のレイアウトを決定し、貫通ビアデータを生成する。電源配線配置部１５は、貫通ビアデータに基づいて、電源配線のレイアウトを決定し、電源配線データを生成する。スタンダードセル配置部１６は、電源配線データに基づいて、機能セルのレイアウトを決定し、セル配置後データを生成する。信号配線配置部１７は、セル配置後データに基づいて、信号配線のレイアウトを決定し、レイアウトデータを生成する。レイアウトデータは、本レイアウト装置１２の結果として、出力される。

次いで、半導体装置のレイアウト方法について説明する。図８は、本実施形態に係る半導体装置のレイアウト方法を示すフローチャートである。

ステップＳ１；貫通ビアの配置
まず、予め準備された設計データが、このレイアウト装置１２に供給される。設計データは、基板２のサイズや、設計対象回路に含まれる論理機能等を示す情報である。貫通ビア配置部１４は、設計データに基づいて、貫通ビア３のレイアウトを決定し、貫通ビアデータを生成する。

ステップＳ２；電源配線の配置
次いで、電源配線配置部１５が、貫通ビアデータに基づいて、最下層６−１に、最下層電源配線群をレイアウトする。電源配線配置部１５は、図６に示したように、最下層電源配線群として、第１貫通ビア３−１に接続される第１電源配線、及び第２貫通ビア３−２に接続される第２電源配線をレイアウトする。電源配線配置部１５は、レイアウト結果を示す電源配線データを生成する。

ステップＳ３；スタンダードセルの配置
次いで、スタンダードセル配置部１６が、電源配線データ及び設計データに基づいて、機能セルのレイアウトを決定する。ここで、図９に示されるように、スタンダードセル配置部１６は、まず、セルライブラリ１３を参照して、貫通ビア３（３−１、３−２）に対応する位置に、貫通ビアリザーブセル１９を配置する。また、スタンダードセル配置部１６は、列方向に伸びる電源配線（第１列方向配線９−２、第２列方向配線１０−２）に対応する位置に、列方向配線リザーブセル２０を配置する。その後、図１０に示されるように、スタンダードセル配置部１６は、貫通ビアリザーブセル１９及び列方向配線リザーブセル２０と重ならないように、機能セルを示すスタンダードセル１８を配置する。そして、スタンダードセル配置部１６は、スタンダードセル１８のレイアウト結果を示すセル配置後データを生成する。

ステップＳ４；信号配線の配置
次いで、信号配線配置部１７が、設計データ及びセル配置後データを取得する。信号配線配置部１７は、設計データ及びセル配置ごデータに基づいて、複数の配線層６に、信号配線をレイアウトする。信号配線配置部１７は、レイアウト結果を示すレイアウトデータを生成する。

ステップＳ５；レイアウトデータの出力
信号配線配置部１７は、生成したレイアウトデータを、本レイアウト装置１２の結果として出力する。

以上説明したステップＳ１〜Ｓ５の動作により、本実施形態に係る半導体装置がレイアウトされる。この手法によれば、セルライブラリ１３に、貫通ビアリザーブセル１９及び列方向配線リザーブセル２０が用意されている。ステップＳ３において、貫通ビアリザーブセル１９及び列方向配線リザーブセル２０が配置された後、これらのセルと重ならないようにスタンダードセル１８が配置される。従って、貫通ビア３及び列方向に伸びる配線（９−２、１０−２）を特別に考慮することなく、スタンダードセル１８のレイアウトを決定することができる。

以上説明したように、本実施形態によれば、貫通ビア３を設けることによって、最下層６−１だけに設けられた電源配線構造を用いて、機能セル群５に電源電圧を供給することが可能になる。最下層６−１よりも上の配線層に電源配線を設ける必要がなくなり、信号配線を配置するためのスペースを確保し易くすることができる。

また、最下層電源配線群が、分岐して伸びる部分を有していることにより、複数系統の電源配線を、単一の配線層（最下層６−１）内において、基板２の全面に張り巡らせることができる。これにより、複数の配線層間で電源配線同士を接続するビアを設ける必要がなくなる。この観点からも、信号配線を配置するためのスペースを確保し易くすることができる。

尚、本実施形態では、最下層６−１にのみ電源配線が設けられている場合について説明した。信号配線を配置するためのスペースを確保する観点からは、最下層６−１にのみ電源配線が設けられていることが好ましい。但し、電源配線は必ずしも最下層６−１にのみ設けられている必要はない。一部の電源配線構造の一部が最下層６−１よりも上の配線層に設けられていていたとしても、最下層６−１に分岐して伸びる最下層電源配線群が設けられていれば、本実施形態と同様の作用効果が得られる。

（第２の実施形態）
続いて、第２の実施形態について説明する。本実施形態においては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの基板電圧が、貫通ビア３を介して供給される場合の例について説明する。

図１２は、本実施形態に係る半導体装置１を概略的に示す断面図である。図１２に示されるように、この半導体装置１は、基板２、ｎエピタキシャル層２２（第１導電型半導体層）、ｐウェル層２３（第２導電型半導体層）、ｐチャネル型ＭＯＳトランジスタ２５−１（第１ＭＯＳトランジスタ）、ｎチャネル型ＭＯＳトランジスタ２５−２（第２ＭＯＳトランジスタ）、第１貫通ビア３−１、及び第２貫通ビア３−２を備えている。

基板２は、ｐ型半導体基板であり、主面及び裏面を備えている。基板２の裏面には、絶縁膜３０が設けられている。絶縁膜３０上には、第１電極パッド３１−１及び第２電極パッド３１−２が設けられている。

ｎエピタキシャル層２２は、基板２の主面上に設けられている。

ｐチャネル型ＭＯＳトランジスタ２５−１は、ｎエピタキシャル層２２上に設けられている。ｐチャネル型ＭＯＳトランジスタ２５−１は、第１ソース及びドレイン領域２６−１、及び第１ゲート電極２９−１を備えている。第１ソース領域２６−１と第１ドレイン領域２６−１との間には、ｎエピタキシャル層２２により、チャネル形成領域が形成されている。第１ゲート電極２９−１は、ゲート絶縁膜を介して、チャネル形成領域上に配置されている。ｎエピタキシャル層２２において、チャネル形成領域の下部には、ｎ型高濃度領域２８が設けられている。

ｐウェル層２３は、ｐチャネル型ＭＯＳトランジスタ２５−１が設けられた領域とは別の領域において、ｎエピタキシャル層２２上に設けられている。

ｎチャネル型ＭＯＳトランジスタ２５−２は、ｐウェル層２３上に設けられている。ｎチャネル型ＭＯＳトランジスタ２５−２は、第２ソース及びドレイン領域２６−２、及び第２ゲート電極２９−２を備えている。第２ソース領域２６−２と第２ドレイン領域２６−２との間には、ｐウェル層２３により、チャネル形成領域が形成されている。第２ゲート電極２９−２は、ゲート絶縁膜を介して、チャネル形成領域上に配置されている。ｐウェル層２３において、チャネル形成領域の下部には、ｐ型高濃度領域２７が設けられている。

ｎエピタキシャル層２２及びｐウェル層２３上には、ｐチャネル型ＭＯＳトランジスタ２５−１とｎチャネル型ＭＯＳトランジスタ２５−２とを分離するように、絶縁性の素子分離領域２４が設けられている。

第１貫通ビア３−１は、基板２及びｎエピタキシャル層２２を貫通するように延びている。第１貫通ビア３−１は、一端で第１電極パッド３１−１に接続され、他端でｎエピタキシャル層２２に接続されている。尚、基板２において、第１貫通ビア３−１の周囲には、絶縁膜３０が設けられている。基板２は、絶縁膜３０により、第１貫通ビア３−１から絶縁されている。

第２貫通ビア３−２は、基板２、ｎエピタキシャル層２２、およびｐウェル層２３を貫通するように延びている。第２貫通ビア３−２は、一端で第２電極パッド３１−２に接続され、他端でｐウェル層２３に接続されている。尚、基板２及びｎエピタキシャル層２２において、第２貫通ビア３−２の周囲には、絶縁膜３０が設けられている。基板２及びｎエピタキシャル層２２は、絶縁膜３０により、第２貫通ビア３−２から絶縁されている。

本実施形態においては、第１電源パッド３１−１に対して、ｐチャネル型ＭＯＳトランジスタ２５−１の基板電圧Ｖ_Ｂｐが印加される。基板電圧Ｖ_Ｂｐは、第１貫通ビア３−１を介して、ｎエピタキシャル層２２に印加される。また、第２電源パッド３１−２に対して、ｎチャネル型ＭＯＳトランジスタ２５−２の基板電圧Ｖ_Ｂｎが印加される。基板電圧Ｖ_Ｂｎは、第２貫通ビア３−２を介して、ｐウェル層２３に印加される。

本実施形態によれば、各トランジスタの基板電圧を、基板の裏面側から供給することが可能になる。従って、図１１に示した例とは異なり、各トランジスタの基板電圧を、トランジスタの上方から供給する必要はない。すなわち、トランジスタが設けられた部分より上方に配置される配線層群において、基板電圧を供給するための配線を設ける必要がない。これにより、基板の主面側に設けられる配線層群（メタル層群）における配線リソースの消費が抑制される。メタル層のリソースを確保するために半導体装置のチップ面積が決定されている場合、チップ面積を小さくすることが可能になる。

１ 半導体装置
２ 基板
３ 貫通ビア
３−１ 第１貫通ビア
３−２ 第２貫通ビア
４ 電源パッド
５ 機能セル（機能セル層）
６ 配線層群
６−１ 最下層配線群（第１配線層）
６−２ 第２配線層
６−３ 第３配線層
７ 機能セル行
８ 機能セル
９ 第１電源配線
９−１ 第１行方向部分
９−２ 第１列方向部分
１０ 第２電源配線
１０−１ 第２行方向部分
１０−２ 第２列方向部分
１１ 半導体装置のレイアウトシステム
１２ 半導体装置のレイアウト装置
１３ セルライブラリ
１４ 貫通ビア配置部
１５ 電源配線配置部
１６ スタンダードセル配置部
１７ 信号配線配置部
１８ スタンダードセル
１９ 貫通ビアリザーブセル
２０ 列方向配線リザーブセル
２１ コンタクト
２２ ｎエピタキシャル層（第１導電型半導体層）
２３ ｐウェル層（第２導電型半導体層）
２４ 素子分離領域
２５−１ ｐチャネル型ＭＯＳトランジスタ（第１ＭＯＳトランジスタ）
２５−２ ｎチャネル型ＭＯＳトランジスタ（第２ＭＯＳトランジスタ）
２６−１ 第１ソース及びドレイン領域
２６−２ 第２ソース及びドレイン領域
２７ ｐ型高濃度領域
２８ ｎ型高濃度領域
２９−１ 第１ゲート電極
２９−２ 第２ゲート電極
３０ 絶縁膜
３１−１ 第１電極パッド
３１−２ 第２電極パッド
１０１ ｐ基板
１０２ ｎエピタキシャル層
１０３ ｐウェル
１０５（１０５−１、１０５−２） 基板バイアス端子
１０６ ゲート電極

Claims (10)

1. 主面及び裏面を有する基板と、
   前記主面上に設けられ、機能セル群が形成された機能セル層と、
   前記機能セル層上に積層された複数の配線層と、
   前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、
   前記基板を貫通する貫通ビア群と、
   を具備し、
   前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、
   前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続され、
   前記最下層電源配線群は、分岐して伸びる部分を有している
   半導体装置。
2. 請求項１に記載された半導体装置であって、
   前記機能セル群は、列方向に沿って並ぶ、複数の機能セル行を備えており、
   前記複数の機能セル行の各々は、前記列方向に直交する行方向に沿って並ぶ、複数の機能セルを有しており、
   前記貫通ビア群は、
   第１電源電圧が印加される第１貫通ビアと、
   第２電源電圧が印加される第２貫通ビアとを備え、
   前記最下層電源配線群は、
   前記第１貫通ビアに接続された第１電源配線と、
   前記第２貫通ビアに接続された第２電源配線とを備え、
   前記第１電源配線は、
   前記行方向に沿って伸びる第１行方向部分と、
   前記行方向に直交する列方向に沿って伸びる、第１列方向部分とを備え、
   前記第２電源配線は、
   前記行方向に沿って伸びる第２行方向部分と、
   前記行方向に直交する列方向に沿って伸びる、第２列方向部分とを備え、
   前記第１列方向部分と前記第２列方向部分とは、前記列方向において交互となるように
   配置されている
   半導体装置。
3. 請求項１または２に記載された半導体装置であって、
   前記電源配線部は、前記最下層にのみ設けられている
   半導体装置。
4. 主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト装置であって、
   前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成する貫通ビア配置部と、
   前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成する、電源配線配置部と、
   前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成する、スタンダードセル配置部と、
   前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成する、信号配線配置部と、
   を具備し、
   前記スタンダードセル配置部は、前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトし、前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトする
   半導体装置のレイアウト装置。
5. 請求項４に記載された半導体装置のレイアウト装置であって、
   前記機能セル群は、列方向に沿って並ぶ、複数の機能セル行を備えており、
   前記複数の機能セル行の各々は、前記列方向に直交する行方向に沿って並ぶ、複数の機能セルを有しており、
   前記貫通ビア群は、
   第１電源電圧が印加される第１貫通ビアと、
   第２電源電圧が印加される第２貫通ビアとを備え、
   前記分岐電源配線は、
   前記第１貫通ビアに接続された第１電源配線と、
   前記第２貫通ビアに接続された第２電源配線とを備え、
   前記第１電源配線は、
   前記行方向に沿って伸びる第１行方向部分と、
   前記行方向に直交する列方向に沿って伸びる、第１列方向部分とを備え、
   前記第２電源配線は、
   前記行方向に沿って伸びる第２行方向部分と、
   前記行方向に直交する列方向に沿って伸びる、第２列方向部分とを備え、
   前記電源配線配置部は、前記第１列方向部分と前記第２列方向部分とが、前記列方向に
   おいて交互になるように、前記分岐電源配線をレイアウトする
   半導体装置のレイアウト装置。
6. 請求項５に記載された半導体装置のレイアウト装置であって、
   前記スタンダードセル配置部は、前記電源配線データに基づいて、前記第１列方向部分及び前記第２列方向部分に対応する位置に、列方向配線リザーブセルをレイアウトし、前記スタンダードセルを前記列方向配線リザーブセルと重ならないようにレイアウトする
   半導体装置のレイアウト装置。
7. 主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備し、前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有し、前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記分岐電源配線に接続され、前記最下層電源配線群は、分岐して伸びる部分を有している半導体装置のレイアウト方法であって、
   コンピュータが、前記貫通ビア群のレイアウトを決定し、貫通ビアデータを生成するステップと、
   コンピュータが、前記貫通ビア群に接続されるように、前記最下層に前記分岐電源配線をレイアウトし、電源配線データを生成するステップと、
   コンピュータが、前記機能セル層に、前記機能セル群に含まれる各機能セルを示すスタンダードセルをレイアウトし、セル配置後データを生成するステップと、
   コンピュータが、前記セル配置後データに基づいて、前記複数の配線層に信号配線をレイアウトし、レイアウトデータを生成するステップと、
   を具備し、
   前記セル配置後データを生成するステップは、
   前記貫通ビアデータに基づいて、前記貫通ビア群に対応する位置に貫通ビアリザーブセルをレイアウトするステップと、
   前記スタンダードセルを前記貫通ビアリザーブセルと重ならないようにレイアウトするステップとを備える
   半導体装置のレイアウト方法。
8. 請求項７に記載された半導体装置のレイアウト方法をコンピュータにより実現するための、半導体装置のレイアウトプログラム。
9. 主面及び裏面を有する基板と、
   前記主面上に設けられた、第１導電型半導体層と、
   前記第１導電型半導体層上に設けられた、第１ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
   前記基板を貫通し、一端で前記裏面に設けられた第１電極パッドに接続され、他端で前記第１導電型半導体層に接続された、第１貫通ビアと、
   を具備し、
   前記第１ＭＯＳトランジスタは、
   前記第１導電型半導体層の表層部に設けられ、第２導電型の半導体領域である第１ソース及びドレイン領域と、
   前記ソース及びドレイン領域の間に設けられ、前記第１導電型半導体層により形成される、第１チャネル形成領域と、
   前記第１チャネル形成領域上にゲート絶縁膜を介して設けられた、第１ゲート電極とを備え、
   前記第１電極パッドには、第１基板電圧が印加され、
   前記第１導電型半導体層には、前記第１電極パッド及び前記第１貫通ビアを介して、前記第１基板電圧が印加される
   半導体装置。
10. 請求項９に記載された半導体装置であって、
    更に、
    前記第１導電型半導体層上に設けられた、第２導電型半導体層と、
    前記第２導電型半導体層上に設けられた、第２ＭＯＳトランジスタと、
    前記基板を貫通し、一端で前記裏面に設けられた第２電極パッドに接続され、他端で前記第２導電型半導体層に接続された、第２貫通ビアと、
    を具備し、
    前記第２ＭＯＳトランジスタは、
    前記第２導電型半導体層の表層部に設けられ、第１導電型の半導体領域であるソース及びドレイン領域と、
    前記第１ソース及びドレイン領域の間に設けられ、前記第２導電型半導体層により形成される、第２チャネル形成領域と、
    前記第２チャネル形成領域上にゲート絶縁膜を介して設けられた、第２ゲート電極とを備え、
    前記第２電極パッドには、第２基板電圧が印加され、
    前記第２導電型半導体層には、前記第２電極パッド及び前記第２貫通ビアを介して、前記第２基板電圧が印加される
    半導体装置。

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