JP2008210995A - 半導体装置 - Google Patents

Abstract

【課題】 ドライバＩＣにおいて、従来その両端に静電保護素子が設けられていた場合では、実用上十分な静電放電耐性が得られないという課題がある。
【課題を解決するための手段】
本発明では、複数の出力回路に共通の静電保護素子を出力回路領域の長辺に沿って配置する。より好ましくは、その静電保護素子を出力回路のＰch領域とＮch領域の間に配置する。
【選択図】 図４

Description

本発明は半導体装置に関し、特に静電保護素子のレイアウトに関する。

ディスプレイパネルを駆動するためのドライバＩＣでは，静電放電に対する保護が必要である。その静電放電の保護の為に、例えば、特開２００５−２５２２１４号公報で示されるように、ドライバＩＣ内に静電保護素子を設置する技術が提供されている。

特開２００５−０７２６０７号公報では、半導体装置の静電保護素子のレイアウトについて開示している。この公報で提供される半導体装置は、入出力パッド毎に個別の静電保護素子を配置する。

しかしながら、特開２００５−０７２６０７のレイアウト構成では、多くの入出力パッドを持つＰＤＰ(plasma display panel)のドライバＩＣなどの場合、入出力パッド毎に静電保護素子を設置していたのでは、静電保護素子の占める面積が大きくなる。その為、チップサイズが大きくなってしまい、半導体装置のコストがアップする。

したがって、従来のＰＤＰドライバＩＣでは、図１に示すレイアウト図のように複数の入出力パッドに共通の大きなＧＮＤ-ＶＤＤ間保護素子が、チップの両サイドの保護素子領域１０１に配置されている。ここで、図１における各出力パッドに個別に配置され、出力信号を制御するための回路セルは出力回路であり、出力回路は例えばPush-Pull方式の回路素子から構成される。また、出力回路の配置される領域を出力回路部として説明する。

図２は、図１のレイアウトに対応する回路を示す図面である。図２において、図１の出力回路部１００の各出力回路を、基本的なインバータに置き換えて記してある。Rn，Rpは、夫々出力回路のＧＮＤ，ＶＤＤから保護素子に至るまでの配線抵抗である。保護素子領域１０１には、保護ダイオードＤ１が形成されている。

特開２００５−２５２２１４号公報 特開２００５−０７２６０７号公報

静電放電耐性の向上には、特定の素子に対する静電放電電流の集中を避けることが重要である。

図３Ａは、ＧＮＤを基準として、出力端子ＯＵＴに静電放電印加した場合の電流経路の一例を示す図面である。

図面から明らかなように、出力回路のＧＮＤ、ＶＤＤから保護素子Ｄ１のアノード、カソードに至る配線には配線抵抗Rn、Rpが存在する。電流経路１は静電保護素子Ｄ１を経由しない電流経路であり、出力回路のＮchトランジスタＮ１に集中的に静電放電電流が掛かかっている。電流経路２は、電流経路１でＮchトランジスタＮ１に掛かる静電放電負荷を分流して軽減するために設けられた電流経路である。この電流経路２上にはＰchトランジスタＰ１が存在する。

静電放電耐性の向上には、図３Ａにおける配線抵抗Rn，Rpを低減することが重要である。配線抵抗Rn，Rpの値が大きいと電流経路２に流れ込む電流が少なくなり、静電保護素子Ｄ１を含む電流経路２の効果を十分に得られなくなる。

図３Ｂは、ＶＤＤを基準として、出力端子ＯＵＴに静電放電印加した場合の電流経路の一例を示す図面である。図３Ｂにおいても、図３Ａ同様、配線抵抗Rp，Rnを低減することが重要となる。

従来技術の図１、図２で示されるようにドライバＩＣの両端に静電保護素子Ｄ１を配置した場合、各入出力パッドの出力回路から静電保護素子Ｄ１までの配線抵抗が均等にならない。例えば図２では出力端子ＯＵＴ1より出力端子ＯＵＴ3の方がより配線抵抗が大きい。特に静電保護素子Ｄ１までの配線抵抗の大きい出力回路においては、静電保護素子Ｄ１の静電放電効果が十分に得られなくなる。その為、どちらの静電保護素子Ｄ１からも遠い、レイアウト上の中央の出力パッドの電流経路２の抵抗値が大きくなり、静電放電電流がより多く電流経路１に集中し、静電放電耐量がもっとも小さくなってしまうという課題がある。

本発明の半導体装置は、複数の出力回路から構成され、複数の出力回路が長辺と短辺を持つほぼ矩形からなる出力回路部と、その長辺に沿って、出力部の長辺とほぼ同じ長さの長辺を持つほぼ矩形に形成された静電保護素子領域とを備えることを特徴とする。

本発明によって、静電保護素子と出力回路との間を結ぶ配線長が均一かつ最小にすることが出来るため、出力回路と静電保護素子を結ぶ配線の寄生抵抗値を出力回路のレイアウト位置に拠らず一定かつ最小にすることができる。そのため、出力回路のレイアウト位置に依存した静電放電耐量の違いを無くすことができ、レイアウト面積を増加させることなく、半導体装置全体としての静電保護耐性を向上させることができる。

本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。

図４は、本発明のレイアウト概観を示す図面であり、図５は図４の等価回路を示す図面である。

図４に示すように、出力回路部のＰch出力回路部１とＮch出力回路部２の間に保護素子領域４を設ける。Ｐch出力回路部１、Ｎch出力回路部２及び保護素子領域４の合計のレイアウト面積は、従来例のように両側に保護素子領域を設けた場合と同程度で充分である。出力回路部１，２は、長辺及び短辺からなるほぼ矩形にて構成され、保護素子領域４は、その長辺に沿って配置されている。

図５に示すように、保護素子領域４には、例えば静電保護素子Ｄ０としてダイオードが形成され、そのカソードは各出力回路近傍の例えば第１の電源電位線ＶＤＤに接続され、そのアノードは各出力回路近傍の例えばグランド電位線としての第２の電源電位線ＧＮＤに接続される。Ｐch出力回路部１には、出力回路のＰchトランジスタ５が形成され、Ｎch出力回路部２には、出力回路のＮchトランジスタ６が形成されている。Ｐch出力回路部１の領域Ｐｎ−１、Ｐｎ、Ｐｎ＋１には、夫々Ｐchトランジスタ５ｎ−１、５ｎ、５ｎ＋１が形成されている。Ｎch出力回路部２の領域Ｎｎ−１、Ｎｎ、Ｎｎ＋１には、夫々Ｎchトランジスタ６ｎ−１、６ｎ、６ｎ＋１が形成されている。したがって、各出力回路Ｉｎは、トランジスタＰｎ、Ｎｎにより構成される。なお、本実施の形態では、出力回路としてインバータ回路を用いて説明したが、インバータ回路に限ることなく、例えばPush-Pull方式の出力回路であれば良い。
配線抵抗Ｒｎ、Ｒｐは夫々出力回路の近傍の電源線ＧＮＤ、ＶＤＤと保護素子Ｄ０を接続する配線の寄生抵抗である。保護素子Ｄ０は各出力回路と共通に接続されるように配線される。図４から明らかなように、保護素子Ｄ０と各出力回路の近傍の電源線ＶＤＤ又はＧＮＤとを接続する配線は最短かつ均一になっている。その為、配線抵抗ＲｐおよびＲｎの抵抗値は、出力回路のレイアウト位置によらず最小かつ均一の値にすることができる。

図６は第１の実施の形態の出力回路部と保護素子を含む半導体装置８の全体の概観図である。半導体装置８は、例えば１チップのＰＤＰドライバである。
半導体装置８の各辺の近傍に外部と電気的接続をする入出力パッド３が設けられている。入力回路部７は、所定の入力パッド３から外部からの信号を受け所望の処理を実施する。出力回路部１、２は、所定の処理を受けた信号を受け、所定の出力パッド３に信号を出力する。

図７Ａは、図６の出力パッド３、出力回路部１、２及び保護素子領域４の詳細図面である。図７Ａの領域９は図６の領域９に対応する。図７Ｂは図７ＡのＡ−Ａ’断面図である。

図７Ｂに示されるように、ＳＯＩ（Semiconductor On Insulator）基板１０上にトレンチ１１により電気的に分離された複数のＰ型の半導体ウェル１２を備える。Ｎchトランジスタが形成される半導体ウェル１２上にＰ型の半導体領域１６が形成される。その半導体領域１６上には、Ｎ型の拡散領域１３ａ、１３ｂが形成される。拡散領域１３ａ、ｂの間の半導体領域１６上にはゲート酸化膜(図示せず)があり、その上にゲート電極１８が形成される。

Ｐchトランジスタが形成される半導体ウェル１２上にはＮ型の半導体領域１７が形成される。その半導体領域１７の上にはＰ＋型の拡散領域１５ａ、１５ｂが形成される。拡散領域１５ａ、１５ｂの間の半導体領域１７上にはゲート酸化膜(図示せず)があり、その上にゲート電極１８が形成される。

保護素子領域４には、ＳＯＩ基板１０上の半導体ウェル１２の上にＮ型の拡散領域１３ｃ、Ｐ型の拡散領域１４ａ、１４ｂが形成される。拡散領域１４ａ、１４ｂはダイオードＤ０のアノードとなり、拡散領域１３はダイオードＤ０のカソードとなる。拡散領域１３と拡散領域１４ａ、１４ｂの夫々の間には絶縁膜１９が形成されている。

Ｎch出力回路部２に形成した拡散領域１３ｂ(Ｎchトランジスタのソース端子)をＧＮＤ電源に、Ｐch出力回路部１に形成した拡散領域１５ａ（Ｐchトランジスタのソース端子）をＶＤＤ電源に接続する。Ｎch出力回路部２の拡散領域１３ａ（ＮchＭＯＳトランジスタのドレイン端子）とＰch出力回路部１の拡散領域１５ｂ（ＰchＭＯＳトランジスタのドレイン端子）を出力端子ＯＵＴに接続する。

保護素子領域４に形成されたダイオードＤ０のカソードとしての拡散領域１４ａ、１４ｂは、配線寄生抵抗Ｒｎを通してＧＮＤに接続する。保護素子領域４に形成されたダイオードＤ０のアノードとしての拡散領域１３は、配線寄生抵抗Ｐｎを通してＶＤＤに接続する。

図７Ａに示されるように、保護素子Ｄ０のアノードとしての拡散層１４ａ、１４ｂは、複数の出力回路を貫通するように、図面では、半導体装置８の一方の短辺に一番近い出力回路部１，２から他方の短辺に一番近い出力回路部１，２の端から端まで共通(1つ)の拡散層１４ａ，１４ｂが形成されている。カソードとしての拡散層１３も同様に形成されている。なお、拡散領域１３ａ乃至１３ｃは同一工程で製造することができる。また、拡散領域１４ａ及び１４ｂ、１５ａ及び１５ｂは夫々同一工程で製造することができる。

本発明の実施の形態によれば、出力回路部の内部に静電保護素子領域を設けることにより、全ての出力回路において、静電保護素子に至る配線抵抗が小さな値で一律になる。

特に、図７Ａのように、出力回路のＰch領域とＮch領域の狭間に保護素子領域を設ける場合、効果的に配線抵抗を削減できる。つまり、保護素子にはＶＤＤ配線とＧＮＤ配線の両方を引き回す必要があり、また、図７Ｂにあるように、Ｐch領域ではＶＤＤ配線、Ｎch領域ではＧＮＤ配線が使用される。

本実施の形態に拠れば、保護素子領域４をＰch領域とＮch領域の狭間に設けることで、保護素子にＶＤＤ配線とＧＮＤ配線の両方の配線を引き回すことが容易になる。したがって、全ての出力回路において静電保護素子の静電放電効果が十分得られ、回路全体の静電保護耐性が向上する。更に、本発明の実施の形態では、全ての出力回路において、静電保護素子に至る配線抵抗が少ない値で一律になる。その為、全ての出力回路において静電保護素子の静電放電効果が十分得られ、回路全体の静電保護耐性が向上する。

図８は、本発明の第２の実施の形態を示す図面である。図８Ａは、第２の実施の形態の出力回路部１、２、保護素子領域４の概略図であり、図８Ｂは、図８Ａの詳細図である。

図７Ａのカソードとしての拡散層１３は、前述したように複数の出力回路部で共有されるように形成されていたが、図８Ａ、Ｂのカソードとしての拡散層１３は、各出力回路毎に形成されている。つまり、図７Ａのアノードとカソードの間に設けられた絶縁膜１９は半導体装置８の短辺の一方の出力回路部から他方の出力回路部に渡って１つの線のように形成されていたが、図８Ａ、Ｂで示されるアノードとカソードの間の絶縁膜は、出力回路毎に環状となるように形成され、その環状の絶縁膜の内部がカソードとなり、その外部がアノードとなる。各独立したカソードを電源と接続する為に、共通電極２０が、図示しない層間絶縁膜上に形成され、図示しないコンタクトホールを介して各カソード拡散層１３を接続する。

本発明の第２の実施の形態によれば、小さい静電保護素子を沢山並べることでカソードとアノードの境界の周囲長を稼ぐことができ、同等の面積の静電保護素子に比べてより大きな静電放電効果を得ることができる。したがって、第２の実施の形態のレイアウト構造によれば、第１の実施の形態の静電保護素子を用いる場合、同様の面積であっても、より大きな静電放電耐性を得ることができる。なお、本題２の実施の形態では、出力回路毎にアノードとカソードの間の絶縁膜が環状に形成されていたが、幾つかの出力回路毎にその絶縁膜が環状に形成されてもよい。

図９は、本発明の第３の実施の形態の半導体装置を示す図面である。本図面が示すように、出力回路部３１、３２が隣接して設けられ、出力回路部３１、３２の外側の出力回路部３１側に保護素子領域３４が配置されている。保護素子領域３４は、出力回路部３１、３２の長辺に沿って配置されている。なお、この保護素子領域３４は、出力回路部３２側に配置されても良い。ただし、第1の実施の形態及び第２の実施の形態の半導体装置のレイアウトと比較すると、その面積は増大するが、この構成であっても、従来技術に比べ、静電放電耐性が向上することは言うまでも無い。

図１０は、本発明の第４の実施の形態の半導体装置を示す図面である。図８Ｂではカソードを分割した構成であったが、本実施の形態ではアノードを分割している。この図面では、アノードとしての拡散領域は二つの出力毎に設けられているが、複数の出力回路を纏めてひとつの拡散領域を形成しても良し、出力回路とは無関係に形成することもできる。このとき、アノードの拡散領域は出力回路(出力端子)、所謂出力の個数よりも少ない数となる。カソード同士、アノード同士は、夫々共通配線４１、４２によって電気的に接続される。

なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。

図１は、従来の半導体装置のレイアウト概観図である。 図２は、図１のレイアウト概観図に対応する回路図である。 図３Ａ、３Ｂは、出力端子ＯＵＴに静電放電印加した場合の電流経路を示す図面である。 図４は、本発明の第１の実施の形態の半導体装置のレイアウト概観図である。 図５は、図４のレイアウト概観図に対応する回路図である。 図６は、第１の実施の形態のより詳細なレイアウト概観図である。 図７Ａは、図６のレイアウト概観図の拡大図であり、図７Ｂは、図７Ａ-Ａ‘における断面構造である。 図８Ａは、第２の実施の形態の半導体装置のレイアウト概観図であり、図８Ｂは、図８Ａのより詳細なレイアウト概観図である。 図９は、第３の実施の形態の半導体装置のレイアウト概観図である。 図１０は、第４の実施の形態の半導体装置のレイアウト概観図である。

符号の説明

１、３１ Ｐch出力回路部
２、３２ Ｎch出力回路部
３ 入出力パッド
４、３４ 保護素子領域
５ Ｐchトランジスタ
６ Ｎchトランジスタ
７ 入力回路部
８ 半導体装置(表示装置駆動ＩＣ)
９ 絶縁膜
１０ ＳＯＩ基板
１１ トレンチ
１２ Ｐ型の半導体ウェル
１３ Ｎ型の拡散領域
１４ Ｐ型の拡散領域
１５ Ｐ＋型の拡散領域
１６ Ｐ型の半導体領域
１７ Ｎ型の半導体領域
１８ ゲート電極
１９ 絶縁膜
２０ 共通電極
４１、４２ 共通配線
１００出力回路部
１０１保護素子領域

Claims (9)

1. 複数の出力回路から構成され、前記複数の出力回路が長辺と短辺を持つほぼ矩形からなる出力回路部と、
   前記長辺に沿って前記出力回路部の長辺とほぼ同じ長さの長辺を持ちほぼ矩形に形成された静電保護素子領域とを備えることを特徴とする半導体装置。
2. 前記複数の出力回路が第１の領域に形成された第１チャネル型のトランジスタ及び第２の領域に形成された第２チャネル型のトランジスタとを備え、前記静電保護素子領域は、前記第１の領域と前記第２の領域の間に形成されることを特徴とする請求項１記載の半導体装置。
3. 前記静電保護素子領域に、前記長辺の一端から他端に渡って1つの第1の拡散領域が形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記静電保護素子領域に、前記長辺の一端から他端に渡って1つの第２の拡散領域を備えることを特徴とする請求項２記載の半導体装置。
5. 前記静電保護素子領域に、1つの該出力回路毎若しくは幾つかの該出力回路毎に環状の絶縁膜により区画された複数の第２の拡散領域を備えることを特徴とする請求項２記載の半導体装置。
6. 前記複数の第２の拡散領域は配線により接続されることによりひとつの静電保護素子として見なせることを特徴とする請求項５記載の半導体装置。
7. 前記複数の第２の拡散領域は、その数が出力の数よりも小さいことを特徴とする請求項５記載の半導体装置。
8. 前記静電保護素子領域に、前記長辺の１端から他端に渡って出力回路数よりも少ない複数の前記第１の拡散領域と、前記第１の拡散領域以上の数の複数の前記第２の拡散領域が形成されており、前記複数の第１の拡散領域同士は第1の配線で接続され、前記複数の第２の拡散領域同士は第2の配線で接続されていることを特徴とする請求項１の半導体装置。
9. 前記静電保護素子領域には、前記複数の出力回路に共通の電源間静電保護素子が形成されていることを特徴とする請求項１記載の半導体装置。

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