KR102563847B1 - 소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치 - Google Patents

소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치 Download PDF

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Abstract

본 발명은 코어부; 상기 코어부의 일측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제1 채널부; 상기 코어부의 타측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제2 채널부; 상기 코어부의 일측 내부에 구비되어 복수의 감마 전압을 생성하는 제1 저항 스트링; 상기 제1 저항 스트링과 상기 제1 채널부 사이에 구비된 제1 저항 보정부; 및 상기 제1 저항 스트링에서 상기 제1 채널부와 상기 제2 채널부 각각으로 연장되어, 상기 복수의 감마 전압을 상기 제1 채널부와 제2 채널부에 공급하는 제1 연결 라인을 포함하여 이루어지고, 상기 제1 연결 라인은 상기 제1 저항 보정부를 경유하여 상기 제1 채널부로 연장되어 있는 소스 드라이버 집적 회로와 그 제조 방법, 및 그를 이용한 표시 장치에 관한 것이다.

Description

소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치{Source Driver Integrated Circuit and Method of manufacturing the same and Display Device including the same}
본 발명은 소스 드라이버 집적 회로에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치로는 액정 표시 장치(Liquid Crystal Display; LCD) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시장치가 활용되고 있다.
표시장치는 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 복수의 화소를 구비한 표시패널, 게이트 라인에 게이트 신호를 공급하는 게이트 구동회로, 및 데이터 라인에 데이터 전압을 공급하는 데이터 구동회로를 포함하여 이루어진다.
상기 데이터 구동회로는 복수의 소스 드라이버 집적 회로(Source Driver Integrated Circuit)를 포함하여 이루어진다. 소스 드라이버 집적 회로는 타이밍 컨트롤러로부터 수신한 디지털 영상 신호에 해당하는 데이터를 아날로그 영상 신호에 해당하는 데이터 전압으로 변환하여 상기 데이터 라인으로 출력한다.
상기 소스 드라이버 집적 회로는 복수의 구동회로 및 그들을 연결하기 위한 복수의 배선을 포함한다. 이때, 복수의 배선 사이에 길이 차가 발생할 수 있고, 그에 따라 배선 사이에 저항 편차가 발생할 수 있다. 복수의 배선 사이에 저항 편차가 발생할 경우 구동 신호의 지연 또는 왜곡이 생겨서 화상 품질이 저하되는 문제가 있다.
본 발명은 복수의 배선 사이에 저항 편차를 줄임으로써 구동 신호의 지연 또는 왜곡을 줄일 수 있는 소스 드라이버 집적 회로와 그 제조방법 및 그를 포함한 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예들에 따른 해결 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는 코어부; 상기 코어부의 일측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제1 채널부; 상기 코어부의 타측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제2 채널부; 상기 코어부의 일측 내부에 구비되어 복수의 감마 전압을 생성하는 제1 저항 스트링; 상기 제1 저항 스트링과 상기 제1 채널부 사이에 구비된 제1 저항 보정부; 및 상기 제1 저항 스트링에서 상기 제1 채널부와 상기 제2 채널부 각각으로 연장되어, 상기 복수의 감마 전압을 상기 제1 채널부와 제2 채널부에 공급하는 제1 연결 라인을 포함하여 이루어지고, 상기 제1 연결 라인은 상기 제1 저항 보정부를 경유하여 상기 제1 채널부로 연장되어 있는 소스 드라이버 집적 회로를 제공한다.
본 발명의 일 실시예는 서로 교차 배열되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 복수의 데이터 라인, 및 상기 복수의 화소 영역에 각각 구비된 화소를 포함하여 이루어진 표시 패널; 상기 복수의 게이트 라인에 게이트 신호를 순차적으로 공급하는 게이트 구동부; 및 상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부를 포함하고, 상기 데이터 구동부는 전술한 소스 드라이버 집적 회로를 구비하는 표시 장치를 제공한다.
본 발명의 일 실시예는 코어부, 상기 코어부의 일측 외곽에 배치된 제1 채널부, 및 상기 코어부의 타측 외곽에 배치된 제2 채널부를 포함한 소스 드라이버 집적 회로의 제조 방법에 있어서, 상기 제조 방법은, 상기 코어부의 일측 내부에 제1 저항 스트링을 형성하고, 상기 제1 저항 스트링과 상기 제1 채널부 사이에 제1 저항 보정부를 형성하는 공정; 상기 제1 저항 스트링에서 상기 제1 저항 보정부를 경유하여 상기 제1 채널부로 연장됨과 더불어 상기 제1 저항 스트링에서 상기 제2 채널부로 연장되는 제1 연결 라인을 형성하는 공정; 및 상기 제1 저항 보정부의 저항을 보정하는 공정을 포함하여 이루어진 소스 드라이버 집적 회로의 제조 방법을 제공한다.
본 발명의 일 실시예에 따르면, 제1 연결 라인이 제1 저항 보정부를 경유하여 제1 채널부로 연장되어 있기 때문에, 제1 저항 스트링에서 제1 채널부까지 연장된 제1 연결 라인의 일 부분의 저항과 제1 저항 스트링에서 제2 채널부까지 연장된 제1 연결 라인의 다른 부분의 저항 사이의 편차가 줄어들게 되어 구동 신호의 지연 또는 왜곡을 감소시킬 수 있다.
본 발명의 일 실시예에 따르면, 제1 연결 라인을 형성한 이후에 상기 제1 연결 라인의 일 부분의 저항과 상기 제1 연결 라인의 다른 부분의 저항을 측정한 결과에 따라 제1 저항 보정부의 저항을 보정할 수 있기 때문에, 상기 제1 연결 라인의 일 부분의 저항과 상기 제1 연결 라인의 다른 부분의 저항 사이의 편차를 보다 정밀하고 효율적으로 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 시스템 구성도이다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)를 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 내부 구성들의 배치 모습을 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 내부 구성들 중 하나의 감마 패드(GP1), 제1 저항 스트링(RS1) 일부, 및 제1 저항 보정부(RC1) 일부를 도시한 평면도이다.
도 5는 도 4의 A-B라인의 일 실시예에 따른 단면도로서, 이는 하나의 감마 패드(GP1)와 제1 저항 스트링(RS1) 사이의 연결구조를 보여주는 단면도이다.
도 6은 도 4의 C-D라인의 일 실시예에 따른 단면도로서, 이는 제1 저항 스트링(RS1), 제1 연결 라인(CL11, CL12, CL13), 및 제1 저항 보정부(RC1) 사이의 연결구조를 보여주는 단면도이다.
도 7 내지 도 13은 본 발명의 다양한 실시예에 따른 제1 저항 스트링(RS1), 제1 연결 라인(CL11, CL12, CL13), 및 제1 저항 보정부(RC1) 사이의 연결구조를 보여주는 단면도이다.
도 14는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 제조 공정도로서, 특히 코어부(CP) 내의 저항 스트링(RS1, RS2), 연결 라인(CL1, CL2), 및 저항 보정부(RC1, RC2) 사이의 연결 공정에 관한 것이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 시스템 구성도이다.
도 1에서 알 수 있듯이, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(10), 게이트 구동부(20), 데이터 구동부(30), 및 인쇄회로기판(40)을 포함하여 이루어진다.
상기 표시 패널(10)은 서로 교차 배열되어 복수의 화소 영역을 정의하는 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL), 및 상기 복수의 화소 영역에 각각 구비된 화소(P)를 포함하여 이루어진다. 상기 복수의 게이트 라인(GL)은 가로 방향으로 배열되고 상기 복수의 데이터 라인(DL)은 세로 방향으로 배열될 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 표시 패널(10)은 액정 표시 패널 또는 유기 발광 표시 패널 등 당업계에 공지된 다양한 표시 패널로 이루어질 수 있다.
상기 게이트 구동부(20)는 상기 인쇄회로기판(40)에 실장된 타이밍 컨트롤러(T-CON)의 제어신호(GCS)에 따라 온(On) 전압 및 오프(Off) 전압의 게이트 신호를 상기 복수의 게이트 라인(GL)으로 순차적으로 공급한다. 상기 게이트 구동부(20)는 도시된 바와 같이 상기 표시 패널(10)의 일 측, 예로서 좌측에 배치될 수 있지만, 경우에 따라 서로 마주하는 상기 표시 패널(10)의 일 측 및 타 측, 예로서 좌측 및 우측 모두에 배치될 수도 있다. 상기 게이트 구동부(20)는 복수의 게이트 드라이버 집적 회로(Gate Driver Integrated Circuit)를 포함하여 이루어질 수 있다. 상기 게이트 구동부(20)는 게이트 드라이버 집적 회로가 실장된 테이프 캐리어 패키지(Tape Carrier Package)의 형태로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 게이트 드라이버 집적 회로가 상기 표시 패널(10)에 직접 실장될 수도 있다.
상기 데이터 구동부(30)는 상기 인쇄회로기판(40)에 실장된 타이밍 컨트롤러(T-CON)로부터 디지털 영상 신호에 해당하는 데이터(DATA)를 수신하고 수신한 데이터(DATA)를 아날로그 영상 신호, 즉, 아날로그 전압에 해당하는 데이터 전압으로 변환하여 복수의 데이터 라인(DL)으로 출력한다. 상기 데이터 구동부(30)는 도시된 바와 같이 상기 표시 패널(10)의 일 측, 예로서 하측에 배치될 수 있지만, 경우에 따라 서로 마주하는 상기 표시 패널(10)의 일 측 및 타 측, 예로서 하측 및 상측 모두에 배치될 수도 있다. 상기 데이터 구동부(30)는 복수의 소스 드라이버 집적 회로(Source Driver Integrated Circuit; SD-IC)를 포함하여 이루어질 수 있다. 상기 데이터 구동부(30)는 소스 드라이버 집적 회로(SD-IC)가 실장된 테이프 캐리어 패키지(Tape Carrier Package)의 형태로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 소스 드라이버 집적 회로(SD-IC)는 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털 아날로그 컨버터(Digital Analog Converter; DAC), 및 출력 버퍼(Buffer)를 포함하여 이루어질 수 있다. 또한, 상기 소스 드라이버 집적 회로(SD-IC)는 타이밍 컨트롤러(T-CON)로부터 입력된 디지털 영상 신호에 해당하는 데이터(DATA)의 전압 레벨을 원하는 전압 레벨로 쉬프트하는 레벨 쉬프터(Level Shifter)를 더 포함할 수 있다.
상기 인쇄회로기판(40)에는 타이밍 컨트롤러(T-CON) 및 감마 기준전압 발생부(Reference Gamma Generation; RGG)가 형성되어 있다.
상기 타이밍 컨트롤러(T-CON)는 상기 게이트 구동부(20)에 게이트 제어 신호(GCS)를 공급하여 상기 게이트 구동부(20)를 제어한다. 구체적으로, 상기 타이밍 컨트롤러(T-CON)는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 및 게이트 출력 인에이블 신호(Gate Output Enable) 등을 포함하는 게이트 제어 신호(GCS)를 출력하여 상기 게이트 구동부(20)에 공급한다.
상기 타이밍 컨트롤러(T-CON)는 데이터 구동부(30)에 디지털 영상 신호에 해당하는 데이터(DATA) 및 데이터 제어 신호(DCS)를 공급하여 상기 데이터 구동부(30)를 제어한다. 구체적으로, 상기 타이밍 컨트롤러(T-CON)는 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 및 소스 출력 인에이블 신호(Source Output Enable) 등을 포함하는 데이터 제어 신호(DCS)를 출력하여 상기 데이터 구동부(30)에 공급한다.
상기 감마 기준전압 발생부(RGG)는 공급전압원(VDD)과 기저전압원(GND) 사이에 직렬 접속된 복수의 저항을 포함하여 이루어지며, 상기 복수의 저항 사이의 노드에서 서로 상이한 전압값을 가지는 복수의 감마 기준전압(RG)이 발생된다. 상기 감마 기준전압 발생부(RGG)에서 생성한 복수의 감마 기준전압(RG)은 상기 데이터 구동부(30), 보다 구체적으로는 상기 소스 드라이버 집적 회로(SD-IC)로 공급되고 상기 소스 드라이버 집적 회로(SD-IC)에서 복수의 감마 전압을 생성한다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)를 보여주는 블록도이다. 도 2에서 점선으로 구획된 영역이 소스 드라이버 집적 회로(SD-IC)의 영역이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)는 쉬프트 레지스터(Shift Register), 래치(Latch), 감마 전압 생성부(Gamma Generation; GG), 디지털 아날로그 컨버터(DAC), 및 출력 버퍼(Buffer)를 포함하여 이루어진다.
상기 쉬프트 레지스터(Shift Register)는 타이밍 컨트롤러(T-CON)에서 공급되는 소스 스타트 펄스(SSP)를 소스 샘플링 클럭(SSC)에 따라 순차적으로 쉬프트시켜 샘플링 신호로 출력한다.
상기 래치(Latch)는 상기 쉬프트 레지스터(Shift Register)로부터의 샘플링 신호에 응답하여 타이밍 컨트롤러(T-CON)에서 공급되는 디지털 데이터(DATA)를 일정단위씩 순차적으로 샘플링하여 래치한다.
상기 감마 전압 생성부(Gamma Generation; GG)는 감마 기준전압 발생부(RGG)에서 생성한 감마 기준전압(RG)을 이용하여 감마 전압(GAM)을 생성하여 상기 디지털 아날로그 컨버터(DAC)로 공급한다. 상기 감마 전압 생성부(GG)는 저항 스트링(R-String; RS)을 포함하여 이루어진다.
상기 디지털 아날로그 컨버터(DAC)는 상기 감마 전압 생성부(GG)에서 생성한 감마 전압(GAM)을 이용하여 상기 래치(Latch)로부터의 디지털 데이터(DATA)를 아날로그 데이터인 데이터 전압으로 변환한다.
상기 출력 버퍼(Buffer)는 표시 패널의 데이터 라인(DL)과 직렬로 접속되어 있으며 상기 디지털 아날로그 컨버터(DAC)로부터의 데이터 전압을 신호 완충하여 상기 데이터 라인(DL)에 공급한다.
도 3은 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 내부 구성들의 배치 모습을 보여주는 도면이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)는 코어부(Core Portion; CP), 채널부(Channel Portion; CHP1, CHP2), 및 패드부(Pad Portion; PP1, PP2)을 포함하여 이루어진다.
상기 코어부(CP)는 상기 소스 드라이버 집적 회로(SD-IC)의 중앙 영역에 배치된다.
상기 코어부(CP)는 타이밍 컨트롤러(T-CON)에서 전송된 디지털 영상 신호에 해당하는 데이터(DATA)를 수신하고 수신한 데이터(DATA)를 상기 채널부(CHP1, CHP2)로 전달한다. 구체적으로, 상기 코어부(CP)는 타이밍 컨트롤러(T-CON)에서 전송되고 상기 패드 영역(PA1, PA2) 내의 입력 신호 패드(Input PAD; IP)를 통해 전달되는 데이터(DATA)를 수신한다. 따라서, 상기 코어부(CP)는 상기 디지털 영상 신호에 해당하는 데이터(DATA)를 수신하기 위한 인터페이스 등을 포함한 수신부(Receiving Portion; RP)를 구비한다. 상기 수신부(RP)는 상기 코어부(CP)의 중앙에 위치할 수 있다.
상기 소스 드라이버 집적 회로(SD-IC)가 2n(n은 1 이상의 자연수) 개의 데이터 라인(DL)으로 데이터 전압을 출력하는 경우, 상기 코어부(CP)의 수신부(RP)는 2n개의 채널 중에서 n개의 채널이 구비된 제1 채널부(CHP1)로 데이터(DATA)를 전달함과 더불어 나머지 n개의 채널이 구비된 제2 채널부(CHP2)로 데이터(DATA)를 전달한다.
상기 코어부(CP)는 감마 기준전압 발생부(RGG)에서 생성한 복수의 감마 기준전압(RG)을 공급받아 복수의 감마 전압(GAM)을 생성하고 생성한 복수의 감마 전압(GAM)을 상기 채널부(CHP1, CHP2)로 공급한다. 구체적으로, 상기 코어부(CP)는 감마 기준전압 발생부(RGG)에서 생성하여 상기 패드 영역(PA1, PA2) 내의 감마 패드(GP1~GPn, GPn+1~GP2n)를 통해 공급되는 복수의 기준 감마 기준전압(RG)을 이용하여 복수의 감마 전압(GAM)을 생성한다. 따라서, 상기 코어부(CP)는 기준 감마 기준전압(RG)을 공급받아 감마 전압(GAM)을 생성하기 위한 감마 전압 생성부(GG)를 구비한다.
상기 감마 전압 생성부(GG)는 제1 저항 스트링(R-String 1; RS1) 및 제2 저항 스트링(R-String 2; RS2)을 포함하여 이루어진다. 상기 제1 저항 스트링(RS1)은 상기 코어부(CP)의 일측, 예로서 좌측 내부에 배치되고, 상기 제2 저항 스트링(RS2)은 상기 코어부(CP) 내의 타측, 예로서 우측 내부에 배치된다. 특히, 상기 제1 저항 스트링(RS1)은 상기 수신부(RP)를 중심으로 그 일측, 예로서 좌측에 배치되고, 상기 제2 저항 스트링(RS2)은 상기 수신부(RP)를 중심으로 그 타측, 예로서 우측에 배치된다.
상기 제1 저항 스트링(RS1) 및 제2 저항 스트링(RS2) 각각은 직렬로 연결된 복수의 저항들을 포함하여 이루어지며, 상기 복수의 저항들에 대해서 바이어스되는 전압을 분압하여 각 노드 별로 계조 전압에 해당하는 복수의 감마 전압(GAM)을 생성할 수 있도록 구성된다. 이때, 상기 제1 저항 스트링(RS1) 및 제2 저항 스트링(RS2) 각각의 양 끝단 및 그들 사이의 복수의 중간 지점에 상기 기준 감마 기준전압(RG)이 인가될 수 있다.
상기 제1 저항 스트링(RS1)은 복수의 감마 전압(GAM)을 생성하고 생성한 복수의 감마 전압(GAM)을 제1 채널부(CHP1) 및 제2 채널부(CHP2)로 각각 공급한다. 따라서, 상기 제1 저항 스트링(RS1)과 제1 채널부(CHP1), 및 상기 제1 저항 스트링(RS1)과 제2 채널부(CHP2)를 연결하기 위한 제1 연결 라인(CL1)이 구비된다.
또한, 상기 제2 저항 스트링(RS2)도 복수의 감마 전압(GAM)을 생성하고 생성한 복수의 감마 전압(GAM)을 제1 채널부(CHP1) 및 제2 채널부(CHP2)로 각각 공급한다. 따라서, 상기 제2 저항 스트링(RS2)과 제1 채널부(CHP1), 및 상기 제2 저항 스트링(RS2)과 제2 채널부(CHP2)를 연결하기 위한 제2 연결 라인(CL2)이 구비된다.
상기 제1 연결 라인(CL1)은 하나만 도시하였지만, 상기 제1 저항 스트링(RS1)에서 생성한 복수의 감마 전압(GAM)의 개수에 대응하는 개수로 복수 개가 구비된다. 상기 제2 연결 라인(CL2)도 하나만 도시하였지만, 상기 제2 저항 스트링(RS2)에서 생성한 복수의 감마 전압(GAM)의 개수에 대응하는 개수로 복수 개가 구비된다.
상기 제1 저항 스트링(RS1)에서 생성한 복수의 감마 전압(GAM)은 상기 제2 저항 스트링(RS2)에서 생성한 복수의 감마 전압(GAM)과 동일할 수 있지만 반드시 그에 한정되는 것은 아니다. 상기 제1 저항 스트링(RS1)은 제1 색상을 구현하는 화소에 데이터 전압을 인가하는 채널에 연결되고 상기 제2 저항 스트링(RS2)은 제1 색상과 상이한 제2 색상을 구현하는 화소에 데이터 전압을 인가하는 채널에 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고, 상기 제1 저항 스트링(RS1)과 상기 제2 저항 스트링(RS2)이 동일한 색상을 구현하는 화소에 데이터 전압을 인가하는 채널에 연결될 수도 있다.
이때, 상기 제1 저항 스트링(RS1)에서 제1 채널부(CHP1)까지의 거리는 상기 제1 저항 스트링(RS1)에서 제2 채널부(CHP2)까지의 거리보다 짧다. 즉, 상기 제1 저항 스트링(RS1)에서 제1 채널부(CHP1) 내의 채널까지를 연결하는 제1 연결 라인(CL1)의 일 부분의 제1 길이(d1)는 상기 제1 저항 스트링(RS1)에서 제2 채널부(CHP2) 내의 채널까지를 연결하는 제1 연결 라인(CL1)의 다른 부분의 제2 길이(d2)보다 짧다. 따라서, 상기 제1 길이(d1)에 해당하는 제1 연결 라인(CL1)의 일 부분의 저항은 상기 제2 길이(d2)에 해당하는 제1 연결 라인(CL1)의 다른 부분의 저항 보다 작게 될 수 있다.
또한, 상기 제2 저항 스트링(RS2)에서 제2 채널부(CHP2)까지의 거리는 상기 제2 저항 스트링(RS2)에서 제1 채널부(CHP1)까지의 거리보다 짧다. 즉, 상기 제2 저항 스트링(RS2)에서 제2 채널부(CHP2) 내의 채널까지를 연결하는 제2 연결 라인(CL2)의 일 부분의 제3 길이(d3)는 상기 제2 저항 스트링(RS2)에서 제1 채널부(CHP1) 내의 채널까지를 연결하는 제2 연결 라인(CL2)의 다른 부분의 제4 길이(d4)보다 짧다. 따라서, 상기 제3 길이(d3)에 해당하는 제2 연결 라인(CL2)의 일 부분의 저항은 상기 제4 길이(d4)에 해당하는 제2 연결 라인(CL2)의 다른 부분의 저항 보다 작게 될 수 있다.
이와 같이 연결 라인(CL1, CL2)의 부분 사이에 저항 차이가 발생하게 되면, 저항이 큰 쪽에 연결된 채널을 통해 출력되는 출력 전압이 저항이 작은 쪽에 연결된 채널을 통해 출력되는 출력 전압보다 해당 전압까지 상승하는데 걸리는 시간이 증가될 수 있고, 그에 따라 저항이 큰 쪽의 채널에서의 디지털 아날로그 변환이 저항이 작은 쪽의 채널에서의 디지털 아날로그 변환보다 지연되어, 결국 저항이 큰 쪽의 채널에 대응하는 화면이 저항이 작은 쪽의 채널에 대응하는 화면보다 어둡게 보이는 등의 휘도 편차가 발생할 수 있다.
따라서, 이와 같이 연결 라인(CL1, CL2)의 부분 사이의 저항 차이에 의한 휘도 편차 문제를 방지하기 위해서, 상기 코어 영역(CA)에는 저항 보정부(RC1, RC2)가 구비되어 있다.
상기 저항 보정부(RC1, RC2)는 제1 채널부(CHP1)와 상기 제1 저항 스트링(RS1) 사이에 구비된 제1 저항 보정부(RC1) 및 제2 채널부(CHP2)와 상기 제2 저항 스트링(RS2) 사이에 구비된 제2 저항 보정부(RC2)를 포함한다.
상기 제1 저항 보정부(RC1)는 상기 제1 길이(d1)에 해당하는 제1 연결 라인(CL1)의 일 부분의 저항을 보정하여, 보다 구체적으로는, 상기 제1 길이(d1)에 해당하는 제1 연결 라인(CL1)의 일 부분의 저항을 증가시킴으로써, 상기 제1 길이(d1)에 해당하는 제1 연결 라인(CL1)의 일 부분과 상기 제2 길이(d2)에 해당하는 제1 연결 라인(CL1)의 다른 부분 사이의 저항을 균일하게 한다. 따라서, 상기 제1 길이(d1)에 해당하는 제1 연결 라인(CL1)의 일 부분은 상기 제1 저항 보정부(RC1)와 연결되어 있어 상기 제1 저항 보정부(RC1)를 거치면서 저항이 증가하게 되고, 상기 제2 길이(d2)에 해당하는 제1 연결 라인(CL1)의 다른 부분은 저항 보정부(RC1, RC2)와 연결되지 않는다.
상기 제2 저항 보정부(RC2)는 상기 제3 길이(d3)에 해당하는 제2 연결 라인(CL2)의 일 부분의 저항을 보정하여, 보다 구체적으로는, 상기 제3 길이(d3)에 해당하는 제2 연결 라인(CL2)의 일 부분의 저항을 증가시킴으로써, 상기 제3 길이(d3)에 해당하는 제2 연결 라인(CL2)의 일 부분과 상기 제4 길이(d4)에 해당하는 제2 연결 라인(CL2)의 다른 부분 사이의 저항을 균일하게 한다. 따라서, 상기 제3 길이(d3)에 해당하는 제2 연결 라인(CL2)의 일 부분은 상기 제2 저항 보정부(RC2)와 연결되어 있어 상기 제2 저항 보정부(RC2)를 거치면서 저항이 증가하게 되고, 상기 제4 길이(d4)에 해당하는 제2 연결 라인(CL2)의 다른 부분은 저항 보정부(RC1, RC2)와 연결되지 않는다.
상기 채널부(CHP1, CHP2)는 상기 코어부(CP)의 일측, 예로서 좌측 외곽에 배치된 제1 채널부(CHP1), 및 상기 코어부(CP)의 타측, 예로서 우측 외곽에 배치된 제2 채널부(CHP2)를 포함하여 이루어진다.
상기 제1 채널부(CHP1)는 상기 코어부(CP)로부터 디지털 영상 신호에 해당하는 데이터(DATA)를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하기 위한 n개의 좌측 채널을 구비한다. 이를 위해서, 상기 제1 채널부(CHP1)는 n개의 쉬프트 레지스터, n개의 래치, n개의 디지털 아날로그 컨버터, 및 n개의 출력 버퍼를 포함하여 이루어질 수 있다. 즉, n개의 좌측 채널 각각은 쉬프트 레지스터, 래치, 디지털 아날로그 컨버터, 및 출력 버퍼를 포함하며, n개의 좌측 채널에서 출력된 데이터 전압은 각각에 대응하는 데이트 라인으로 공급된다.
상기 제2 채널부(CHP2)는 상기 코어부(CP)로부터 디지털 영상 신호에 해당하는 데이터(DATA)를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하기 위한 n개의 우측 채널을 구비한다. 이를 위해서, 상기 제2 채널부(CHP2)는 n개의 쉬프트 레지스터, n개의 래치, n개의 디지털 아날로그 컨버터, 및 n개의 출력 버퍼를 포함하여 이루어질 수 있다. 즉, n개의 우측 채널 각각은 쉬프트 레지스터, 래치, 디지털 아날로그 컨버터, 및 출력 버퍼를 포함하며, n개의 우측 채널에서 출력된 데이터 전압은 각각에 대응하는 데이트 라인으로 공급된다.
상기 패드부(PP1, PP2)는 소스 드라이버 집적 회로(SD-IC) 내의 일측 영역과 타측 영역, 예로서 상측 영역과 하측 영역의 외곽에 구비된다. 구체적으로, 제1 패드부(PP1)는 코어부(CP)와 채널부(CHP1, CHP2)의 상측 외곽에 구비되고, 제2 패드부(PP2)는 코어부(CP)와 채널부(CHP1, CHP2)의 하측 외곽에 구비된다. 다만, 반드시 그에 한정되는 것은 아니고, 제1 채널부(CHP1)의 좌측 외곽 및 제2 채널부(CHP2)의 우측 외곽에 패드부가 추가로 구비될 수도 있다.
상기 제1 패드부(PP1)에는 입력 신호 패드(IP) 및 감마 패드(GP1~GPn, GPn+1~GP2n)가 형성되어 있다. 상기 입력 신호 패드(IP)는 타이밍 컨트롤러(T-CON)에서 전송된 다양한 신호가 입력되는 패드로서 복수의 패드들로 이루어진다. 상기 감마 패드(GP1~GPn, GPn+1~GP2n)는 감마 기준전압 발생부(RGG)에서 생성한 복수의 감마 기준전압(RG)이 인가되는 패드로서 복수의 패드들로 이루어진다.
이와 같은 입력 신호 패드(IP) 및 감마 패드(GP1~GPn, GPn+1~GP2n)는 상기 코어부(CP)와 마주하면서 상기 코어부(CP) 상측 외곽에 구비될 수 있다. 특히, 상기 입력 신호 패드(IP)는 상기 수신부(RP)와 마주하는 위치에 구비되고, 상기 감마 패드(GP1~GPn, GPn+1~GP2n)는 상기 감마 전압 생성부(GG)와 마주하는 위치에 구비될 수 있다. 보다 구체적으로, 복수의 제1 감마 패드(GP1~GPn)는 제1 저항 스트링(RS1)과 마주하는 위치에 구비되고, 복수의 제2 감마 패드(GPn+1~GP2n)는 제2 저항 스트링(RS2)과 마주하는 위치에 구비될 수 있다.
상기 제2 패드부(PP2)에는 제1 출력 신호 패드(OP1)가 형성되어 있다. 상기 제1 출력 신호 패드(OP1)는 상기 채널부(CHP1, CHP2)에서 생성한 데이터 전압을 데이터 라인으로 출력하는 패드로서 복수의 패드들로 이루어진다.
한편, 상기 제1 패드부(PP1)에 제2 출력 신호 패드(OP2) 및 제3 출력 신호 패드(OP3)가 추가로 형성될 수 있다. 상기 제2 출력 신호 패드(OP2) 및 제3 출력 신호 패드(OP3)도 전술한 제1 출력 신호 패드(OP1)와 마찬가지로 상기 채널부(CHP1, CHP2)에서 생성한 데이터 전압을 데이터 라인으로 출력하는 패드로서 복수의 패드들로 이루어진다. 상기 제2 출력 신호 패드(OP2)는 제1 채널부(CHP1)와 마주하는 위치에 구비되고, 상기 제3 출력 신호 패드(OP3)는 제2 채널부(CHP2)와 마주하는 위치에 구비될 수 있다.
도시하지는 않았지만, 제2 패드부(PP2) 영역 중 코어부(CP)와 마주하는 위치에 입력 신호 패드(IP) 및 감마 패드(GP1~GPn, GPn+1~GP2n) 중 적어도 하나의 패드가 구비되고, 제2 패드부(PP2) 영역 중 채널부(CHP1, CHP2)와 마주하는 위치에 출력 신호 패드(OP)가 구비될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 내부 구성들 중 하나의 감마 패드(GP1), 제1 저항 스트링(RS1) 일부, 및 제1 저항 보정부(RC1) 일부를 도시한 평면도이다.
도 4에서 알 수 있듯이, 하나의 감마 패드(GP1)와 마주하면서 그 아래 쪽에 제1 저항 스트링(RS1)이 형성되어 있고, 상기 제1 저항 스트링(RS1)의 일 측, 구체적으로 좌측에 제1 저항 보정부(RC1)가 형성되어 있다.
상기 제1 저항 스트링(RS1)은 제1 방향, 예로서 세로 방향으로 연장된 저항(R) 및 상기 저항(R)과 접속하는 복수의 전극 구조(E)를 포함하여 이루어진다.
상기 하나의 감마 패드(GP1)는 감마 탭(GT)를 통해 상기 제1 저항 스트링(RS1)에 연결되어 있다. 구체적으로, 상기 감마 탭(GT)의 일단은 상기 하나의 감마 패드(GP1)에 연결되어 있고, 상기 감마 탭(GT)의 타단은 상기 제1 저항 스트링(RS1)의 어느 하나의 전극 구조(E)에 연결되어 있다.
상기 제1 저항 보정부(RC1)는 제2 방향, 예로서 가로방향으로 연장된 저항(R) 및 상기 저항(R)과 접속하는 복수의 전극 구조(E1, E2, E3, E4, E5)를 포함하여 이루어진다. 다만, 상기 제1 저항 보정부(RC1)의 저항(R)이 상기 제1 저항 스트링(RS1)의 저항(R)과 동일한 제1 방향으로 연장될 수도 있다. 상기 복수의 전극 구조(E1, E2, E3, E4, E5)는 서로 이격되어 있으며, 그 개수는 다양하게 변경될 수 있다.
상기 제1 저항 스트링(RS1)은 제1 연결 라인(CL11, CL12, CL13)을 통해서 전술한 제1 채널부(CHP1) 및 제2 채널부(CHP2)에 연결된다. 이때, 상기 제1 연결 라인(CL11, CL12, CL13)은 상기 제1 저항 스트링(RS1)에서부터 상기 제1 저항 보정부(RC1)를 경유하여 상기 제1 채널부(CHP1)까지 연장된다.
상기 제1 연결 라인(CL11, CL12, CL13)은 제1 부분(CL11), 제2 부분(CL12), 및 제3 부분(CL13)을 포함하여 이루어질 수 있다. 상기 제1 부분(CL11)과 제2 부분(CL12)은 가로 방향으로 연장되어 있고, 상기 제3 부분(CL13)은 세로 방향으로 연장되어 있다. 상기 제1 부분(CL11)과 제2 부분(CL12)은 상기 제1 저항 보정부(RC1)를 사이에 두고 서로 이격되어 있다. 상기 제1 부분(CL11)의 일단은 상기 제1 저항 보정부(RC1)의 일측에 연결되고 상기 제1 부분(CL11)의 타단은 제2 채널부(CHP2)에 연결된다. 상기 제2 부분(CL12)의 일단은 상기 제1 저항 보정부(RC1)의 타측에 연결되고 상기 제2 부분(CL12)의 타단은 제1 채널부(CHP1)에 연결된다. 상기 제3 부분(CL13)은 상기 제2 부분(CL12)과 상기 제1 저항 스트링(RS1) 사이를 연결하는 것으로서, 상기 제3 부분(CL13)의 일단은 상기 제2 부분(CL12)과 연결되고 상기 제3 부분(CL13)의 타단은 상기 제1 저항 스트링(RS1)과 연결된다.
이하에서는 단면구조를 통해서 하나의 감마 패드(GP1)와 제1 저항 스트링(RS1) 사이의 연결구조, 및 제1 저항 스트링(RS1), 제1 연결 라인(CL11, CL12, CL13), 및 제1 저항 보정부(RC1) 사이의 연결구조에 대해서 상세히 설명하기로 한다.
도 5는 도 4의 A-B라인의 일 실시예에 따른 단면도로서, 이는 하나의 감마 패드(GP1)와 제1 저항 스트링(RS1) 사이의 연결구조를 보여주는 단면도이다.
도 5를 참조하면, 기판(10) 상의 감마 패드(GP1) 영역에 다이오드(15)가 형성되어 있다. 상기 다이오드(15)는 감마 패드(GP1)의 정전기를 방지하기 위한 것이다.
상기 다이오드(15) 상에는 제1 절연층(21)이 형성되어 있고, 상기 제1 절연층(21) 상의 제1 저항 스트링(RS1) 영역에 저항(R)이 형성되어 있고, 상기 저항(R) 상에 제2 절연층(22)이 형성되어 있다.
상기 제2 절연층(22) 상에는 제1 도전층(31, 32)이 형성되어 있다. 상기 제1 도전층(31, 32)은 제1 접촉전극(31)과 제2 접촉전극(32)을 포함한다. 상기 제1 접촉전극(31)은 제1 절연층(21)과 제2 절연층(22)에 형성된 복수의 콘택홀을 통해서 상기 다이오드(15)에 연결되어 있고, 상기 제2 접촉전극(32)은 상기 제2 절연층(22)에 형성된 콘택홀을 통해서 상기 저항(R)에 연결되어 있다.
상기 제1 도전층(31, 32) 상에는 제3 절연층(23)이 형성되어 있고, 상기 제3 절연층(23) 상에는 제2 도전층으로서 감마 탭(GT)이 형성되어 있다. 상기 감마 탭(GT)은 상기 제3 절연층(23)에 형성된 제1 콘택층(41, 42)을 통해서 상기 제1 접촉전극(31) 및 상기 제2 접촉전극(32)에 각각 연결되어 있다. 상기 제1 콘택층(41, 42)은 제1 비아(41) 및 제2 비아(42)을 포함한다. 상기 제1 비아(41)는 상기 감마 탭(GT)의 일단을 상기 제1 접촉전극(31)과 연결시키고, 상기 제2 비아(42)는 상기 감마 탭(GT)의 타단을 상기 제2 접촉전극(32)과 연결시킨다. 상기 제1 비아(41)는 복수 개가 형성되고 상기 제2 비아(42)는 1개가 형성되는 모습을 도시하였지만, 반드시 그에 한정되는 것은 아니다.
상기 감마 탭(GT) 상에는 제4 절연층(24)이 형성되어 있고, 상기 제4 절연층(24) 상에는 제3 도전층(61, 62)이 형성되어 있다. 상기 제3 도전층(61, 62)은 제3 접촉전극(61)과 제4 접촉전극(62)을 포함한다. 상기 제3 접촉전극(61)과 제4 접촉전극(62)은 상기 제4 절연층(24)에 형성된 제2 콘택층(51, 52)을 통해서 상기 감마 탭(GT)과 연결되어 있다. 상기 제2 콘택층(51, 52)은 제3 비아(51) 및 제4 비아(52)를 포함한다. 상기 제3 비아(51)는 상기 감마 탭(GT)의 일단을 상기 제3 접촉전극(61)과 연결시키고, 상기 제4 비아(52)는 상기 감마 탭(GT)의 타단을 상기 제4 접촉전극(62)과 연결시킨다.
상기 제3 도전층(61, 62) 상에는 제5 절연층(25)이 형성되어 있고, 상기 제5 절연층(25) 상에는 제4 도전층으로서 제5 접촉 전극(80)이 형성되어 있다. 상기 제5 접촉 전극(80)은 상기 제5 절연층(25)에 형성된 제3 콘택층인 제5 비아(70)를 통해서 제3 접촉전극(61)과 연결된다.
상기 제5 접촉 전극(80) 상에는 제6 절연층(26)이 형성되어 있고, 상기 제6 절연층(26)에는 범프(90)가 형성되어 있다. 상기 범프(90)는 상기 제6 절연층(26)에 형성된 콘택홀을 통해서 상기 제5 접촉 전극(80)과 연결된다.
이와 같이 본 발명의 일 실시예에 따르면, 감마 패드(GP1) 영역에 다이오드(15), 제1 접촉 전극(31), 제1 비아(41), 감마 탭(GT), 제3 비아(51), 제3 접촉 전극(61), 제5 비아(70), 제5 접촉 전극(80), 및 범프(90)가 순서대로 적층되어 있고, 제1 저항 스트링(RS1) 영역에 저항(R), 제2 접촉 전극(32), 제2 비아(42), 감마 탭(GT), 제4 비아(52), 및 제4 접촉 전극(62)이 순서대로 적층되어 있다. 이때, 제1 저항 스트링(RS1) 영역에 구비된 제2 접촉 전극(32), 제2 비아(42), 감마 탭(GT), 제4 비아(52), 및 제4 접촉 전극(62)의 적층 구조가 제1 저항 스트링(RS1)의 전극 구조(E)를 구성하게 된다.
상기 감마 탭(GT)은 감마 패드(GP1) 영역에서부터 제1 저항 스트링(RS1) 영역까지 연장되어 있으며, 그에 따라 상기 감마 패드(GP1) 영역의 범프(90)를 통해 공급된 감마 기준 전압(RG)이 상기 감마 탭(GT)을 통해서 상기 제1 저항 스트링(RS1)으로 공급될 수 있다.
다만, 본 발명에 따른 감마 패드(GP1) 영역과 제1 저항 스트링(RS1) 영역의 적층 구조가 반드시 도 5에 따른 구조로 한정되는 것은 아니다.
도 6은 도 4의 C-D라인의 일 실시예에 따른 단면도로서, 이는 제1 저항 스트링(RS1), 제1 연결 라인(CL11, CL12, CL13), 및 제1 저항 보정부(RC1) 사이의 연결구조를 보여주는 단면도이다.
도 6을 참조하면, 기판(10) 상에 제1 절연층(21)이 형성되어 있고, 상기 제1 절연층(21) 상의 제1 저항 스트링(RS1) 영역 및 제1 저항 보정부(RC1) 영역 각각에 저항(R)이 형성되어 있고, 상기 저항(R) 상에 제2 절연층(22)이 형성되어 있다. 상기 저항(R)은 폴리실리콘 등의 반도체 물질로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니고 금속 등과 같이 다양한 재료로 이루어질 수 있다.
상기 제2 절연층(22) 상에는 제1 도전층(310, 320)이 형성되어 있다. 상기 제1 도전층(310, 320)은 제1 접촉전극(310)과 제2 접촉전극(320)을 포함한다. 복수 개의 제1 접속전극(310)은 제2 절연층(22)에 형성된 복수의 콘택홀을 통해서 제1 저항 보정부(RC1) 영역의 저항(R)에 연결되어 있고, 제2 접촉전극(320)은 제2 절연층(22)에 형성된 콘택홀을 통해서 제1 저항 스트링(RS1) 영역의 저항(R)에 연결되어 있다.
상기 제1 도전층(310, 320) 상에는 제3 절연층(23)이 형성되어 있고, 상기 제3 절연층(23) 상에는 제2 도전층(510, 520)이 형성되어 있다. 상기 제2 도전층(510, 520)은 제3 접촉전극(510)과 제4 접촉전극(520)을 포함한다. 상기 제2 도전층(510, 520)은 상기 제3 절연층(23)에 형성된 제1 콘택층(410, 420)을 통해서 상기 제1 도전층(310, 320)과 연결되어 있다. 상기 제1 콘택층(410, 420)은 제1 비아(410) 및 제2 비아(420)을 포함한다. 복수의 제1 비아(410)는 복수의 제3 접촉전극(510)을 복수의 제1 접속전극(310)과 연결시키고, 제2 비아(420)는 제4 접촉전극(520)을 제2 접촉전극(32)과 연결시킨다. 복수의 제3 접촉전극(510), 복수의 제1 비아(410), 및 복수의 제1 접속전극(310)은 서로 일대일로 대응한다.
상기 제2 도전층(510, 520) 상에는 제4 절연층(24)이 형성되어 있고, 상기 제4 절연층(24) 상에는 제1 연결 라인(CL11, CL12, CL13) 및 제5 접속 전극(700)이 형성되어 있다. 상기 제1 연결 라인(CL11, CL12, CL13) 및 제5 접속 전극(700)은 제3 도전층으로서 서로 동일한 물질로 이루어진다. 상기 제3 도전층은 상기 제4 절연층(24)에 형성된 제2 콘택층(610, 620)을 통해서 상기 제2 도전층(510, 520)과 연결되어 있다. 상기 제2 콘택층(610, 620)은 제3 비아(610) 및 제4 비아(620)을 포함한다.
제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)은 복수의 제3 비아(610) 중에서 일측 끝에 위치하는 제3 비아(610)를 통해서 제3 접촉전극(510)과 연결되고, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 복수의 제3 비아(610) 중에서 타측 끝에 위치하는 제3 비아(610)를 통해서 제3 접촉전극(510)과 연결되고, 제1 연결 라인(CL11, CL12, CL13)의 제3 부분(CL13)은 제4 비아(620)를 통해서 제4 접촉전극(520)과 연결된다. 또한, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 연결 라인(CL11, CL12, CL13)의 제3 부분(CL13)과 연결된다.
또한, 제5 접속 전극(700)은 복수의 제3 비아(610) 중에서 일측 끝과 타측 끝을 제외한 영역에 위치하는 적어도 하나의 제3 비아(610)를 통해서 적어도 하나의 제3 접촉전극(510)과 연결된다.
이와 같이 본 발명의 일 실시예에 따르면, 제1 저항 보정부(RC1) 영역에 저항(R), 제1 접촉 전극(310), 제1 비아(410), 제3 접촉 전극(510), 및 제3 비아(610), 및 제1 연결 라인(CL11, CL12)/제5 접속 전극(700)이 순서대로 적층되어 있다. 이때, 제1 저항 보정부(RC1)가 제1 연결 라인(CL11, CL12)의 제1 부분(CL11)에서 제1 연결 라인(CL11, CL12)의 제2 부분(CL12)의 방향으로 제1 내지 제5 전극 구조(E1, E2, E3, E4, E5)를 포함할 경우, 상기 제1 연결 라인(CL11, CL12)과 연결되는 제1 전극 구조(E1)와 제5 전극 구조(E5)는 제1 접촉 전극(310), 제1 비아(410), 제3 접촉 전극(510), 및 제3 비아(610)의 적층 구조로 이루어지고, 상기 제1 연결 라인(CL11, CL12)과 연결되지 않는 제2 전극 구조(E2), 제3 전극 구조(E3), 및 제4 전극 구조(E4)는 제1 접촉 전극(310), 제1 비아(410), 제3 접촉 전극(510), 및 제3 비아(610), 및 제5 접속 전극(700)의 적층 구조로 이루어진다.
또한, 제1 저항 스트링(RS1) 영역에는 저항(R), 제2 접촉 전극(320), 제2 비아(420), 제4 접촉 전극(520), 제4 비아(620), 및 제1 연결 라인(CL11, CL13)이 순서대로 적층되어 있다.
따라서, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 및 제4 저항(R4)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다. 상기 제1 저항(R1)은 제1 전극 구조(E1)와 제2 전극 구조(E2) 사이의 저항이고, 상기 제2 저항(R2)은 제2 전극 구조(E2)와 제3 전극 구조(E3) 사이의 저항이고, 상기 제3 저항(R3)은 제3 전극 구조(E3)와 제4 전극 구조(E4) 사이의 저항이고, 상기 제4 저항(R4)은 제4 전극 구조(E4)와 제5 전극 구조(E5) 사이의 저항이다.
이와 같이, 본 발명의 일 실시예에 따르면, 제1 저항 보정부(RC1)의 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 및 제4 저항(R4)을 통해서 제1 저항 스트링(RS1)과 제1 채널부(CHP1) 사이를 연결하는 제1 연결 라인(CL11, CL12, CL13)의 저항을 증가시킬 수 있게 된다. 도면에는 제1 저항 보정부(RC1)가 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 및 제4 저항(R4)을 구비한 모습을 도시하였지만, 본 발명이 반드시 그에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 따르면, 화살표로 표시된 전류 패스를 다양하게 변경하여 제1 저항 보정부(RC1)의 전체 저항 크기를 용이하게 조절할 수 있으며, 그에 따라 제1 저항 스트링(RS1)과 제1 채널부(CHP1) 사이를 연결하는 제1 연결 라인(CL11, CL12, CL13)의 저항을 용이하게 보정할 수 있는데, 이에 대해서 설명하면 다음과 같다.
도 7 내지 도 13은 본 발명의 다양한 실시예에 따른 제1 저항 스트링(RS1), 제1 연결 라인(CL11, CL12, CL13), 및 제1 저항 보정부(RC1) 사이의 연결구조를 보여주는 단면도이다. 도 7 내지 도 13은 저항 보정 배선(751, 752, 753)을 추가로 포함한 것을 제외하고 전술한 도 6에 따른 단면도와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 7에서 알 수 있듯이, 제1 저항 보정 배선(751)이 제1 저항 보정부(RC1)의 제4 전극 구조(E4)와 제5 전극 구조(E5) 사이에 추가로 형성될 수 있다.
상기 제1 저항 보정 배선(751)은 제4 절연층(24) 상에 형성되어 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12) 및 그와 인접하는 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제1 저항 보정 배선(751)의 일단은 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 연결되고, 상기 제1 저항 보정 배선(751)의 타단은 상기 제5 접속 전극(700)과 연결된다.
상기 제1 저항 보정 배선(751)이 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 제5 접속 전극(700) 사이를 연결함에 따라, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제1 저항(R1), 제2 저항(R2), 및 제3 저항(R3)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다.
도 7에 따른 구조는 전술한 도 6에 따른 구조에 비하여 제1 저항 보정부(RC1)의 전체 저항이 줄어들게 된다. 따라서, 전술한 도 6에 따른 구조에서 제1 저항 보정부(RC1)의 전체 저항이 너무 클 경우에는 도 7에 따른 구조와 같이 제1 저항 보정 배선(751)을 추가로 형성함으로써 제1 저항 보정부(RC1)의 전체 저항을 줄일 수 있다.
도 8에서 알 수 있듯이, 제1 저항 보정 배선(751)이 제1 저항 보정부(RC1)의 제1 전극 구조(E1)와 제2 전극 구조(E2) 사이에 추가로 형성될 수 있다.
상기 제1 저항 보정 배선(751)은 제4 절연층(24) 상에 형성되어 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11) 및 그와 인접하는 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제1 저항 보정 배선(751)의 일단은 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)과 연결되고, 상기 제1 저항 보정 배선(751)의 타단은 상기 제5 접속 전극(700)과 연결된다.
상기 제1 저항 보정 배선(751)이 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)과 제5 접속 전극(700) 사이를 연결함에 따라, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제2 저항(R2), 제3 저항(R3), 및 제4 저항(R4)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다.
도 8에 따른 구조는 전술한 도 6에 따른 구조에 비하여 제1 저항 보정부(RC1)의 전체 저항이 줄어들게 된다. 따라서, 전술한 도 6에 따른 구조에서 제1 저항 보정부(RC1)의 전체 저항이 너무 클 경우에는 도 8에 따른 구조와 같이 제1 저항 보정 배선(751)을 추가로 형성함으로써 제1 저항 보정부(RC1)의 전체 저항을 줄일 수 있다.
도 9에서 알 수 있듯이, 제1 저항 보정 배선(751)이 제1 저항 보정부(RC1)의 제2 전극 구조(E2)와 제3 전극 구조(E3) 사이에 추가로 형성될 수 있다.
상기 제1 저항 보정 배선(751)은 제4 절연층(24) 상에 형성되어 서로 인접하는 2 개의 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제1 저항 보정 배선(751)의 일단은 하나의 제5 접속 전극(700)과 연결되고, 상기 제1 저항 보정 배선(751)의 타단은 다른 하나의 제5 접속 전극(700)과 연결된다.
상기 제1 저항 보정 배선(751)이 인접하는 제5 접속 전극(700) 사이를 연결함에 따라, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제1 저항(R1), 제3 저항(R3), 및 제4 저항(R4)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다.
도 9에 따른 구조는 전술한 도 6에 따른 구조에 비하여 제1 저항 보정부(RC1)의 전체 저항이 줄어들게 된다. 따라서, 전술한 도 6에 따른 구조에서 제1 저항 보정부(RC1)의 전체 저항이 너무 클 경우에는 도 9에 따른 구조와 같이 제1 저항 보정 배선(751)을 추가로 형성함으로써 제1 저항 보정부(RC1)의 전체 저항을 줄일 수 있다.
도 10에서 알 수 있듯이, 제1 저항 보정 배선(751)이 제1 저항 보정부(RC1)의 제4 전극 구조(E4)와 제5 전극 구조(E5) 사이에 형성되고, 제2 저항 보정 배선(752)이 제1 저항 보정부(RC1)의 제3 전극 구조(E3)와 제4 전극 구조(E4) 사이에 형성될 수 있다.
상기 제1 저항 보정 배선(751)은 제4 절연층(24) 상에 형성되어 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12) 및 그와 인접하는 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제1 저항 보정 배선(751)의 일단은 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 연결되고, 상기 제1 저항 보정 배선(751)의 타단은 상기 제5 접속 전극(700)과 연결된다.
상기 제2 저항 보정 배선(752)은 제4 절연층(24) 상에 형성되어 서로 인접하는 2개의 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제2 저항 보정 배선(752)의 일단은 하나의 제5 접속 전극(700)과 연결되고, 상기 제2 저항 보정 배선(752)의 타단은 다른 하나의 제5 접속 전극(700)과 연결된다.
상기 제1 저항 보정 배선(751) 및 상기 제2 저항 보정 배선(752)이 추가로 구비됨으로써, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제1 저항(R1) 및 제2 저항(R2)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다.
따라서, 전술한 도 6에 따른 구조에서 제1 저항 보정부(RC1)의 전체 저항이 너무 클 경우에는 도 10에 따른 구조와 같이 제1 저항 보정 배선(751) 및 제2 저항 보정 배선(752)을 추가로 형성함으로써 제1 저항 보정부(RC1)의 전체 저항을 줄일 수 있다.
도 11에서 알 수 있듯이, 제1 저항 보정 배선(751)이 제1 저항 보정부(RC1)의 제1 전극 구조(E1)와 제2 전극 구조(E2) 사이에 형성되고, 제2 저항 보정 배선(752)이 제1 저항 보정부(RC1)의 제2 전극 구조(E2)와 제3 전극 구조(E3) 사이에 형성될 수 있다.
상기 제1 저항 보정 배선(751)은 제4 절연층(24) 상에 형성되어 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11) 및 그와 인접하는 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제1 저항 보정 배선(751)의 일단은 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)과 연결되고, 상기 제1 저항 보정 배선(751)의 타단은 상기 제5 접속 전극(700)과 연결된다.
상기 제2 저항 보정 배선(752)은 제4 절연층(24) 상에 형성되어 서로 인접하는 2개의 제5 접속 전극(700) 사이를 연결한다. 즉, 상기 제2 저항 보정 배선(752)의 일단은 하나의 제5 접속 전극(700)과 연결되고, 상기 제2 저항 보정 배선(752)의 타단은 다른 하나의 제5 접속 전극(700)과 연결된다.
상기 제1 저항 보정 배선(751) 및 상기 제2 저항 보정 배선(752)이 추가로 구비됨으로써, 화살표로 표시된 전류 패스와 같이, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)은 제1 저항 보정부(RC1)의 제3 저항(R3) 및 제4 저항(R4)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결된다.
따라서, 전술한 도 6에 따른 구조에서 제1 저항 보정부(RC1)의 전체 저항이 너무 클 경우에는 도 11에 따른 구조와 같이 제1 저항 보정 배선(751) 및 제2 저항 보정 배선(752)을 추가로 형성함으로써 제1 저항 보정부(RC1)의 전체 저항을 줄일 수 있다.
도 12는 전술한 도 10에 따른 구조에서 제1 저항 보정부(RC1)의 제2 전극 구조(E2)와 제3 전극 구조(E3) 사이에 제3 저항 보정 배선(753)을 추가로 형성함으로써, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)이 제1 저항 보정부(RC1)의 제1 저항(R1)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결되도록 한 것이다.
도 13은 전술한 도 11에 따른 구조에서 제1 저항 보정부(RC1)의 제3 전극 구조(E3)와 제4 전극 구조(E4) 사이에 제3 저항 보정 배선(753)을 추가로 형성함으로써, 제1 연결 라인(CL11, CL12, CL13)의 제1 부분(CL11)이 제1 저항 보정부(RC1)의 제4 저항(R4)을 거치면서 제1 연결 라인(CL11, CL12, CL13)의 제2 부분(CL12)과 전기적으로 연결되도록 한 것이다.
이상과 같이, 본 발명의 다양한 실시예에 따르면, 저항 보정 배선(751, 752, 753)을 적절히 추가함으로써, 제1 저항 보정부(RC1)의 전체 저항을 다양하게 보정할 수 있다. 특히, 상기 제1 저항 보정부(RC1)의 전극 구조(E1, E2, E3, E4, E5)의 개수, 상기 저항 보정 배선(751, 752, 753)의 형성 위치 및 개수 등은 다양하게 변경될 수 있으며, 그에 따라, 제1 저항 보정부(RC1)의 전체 저항을 쉽게 변경할 수 있다.
이상은 하나의 감마 패드(GP1)와 제1 저항 스트링(RS1) 사이의 연결구조, 및 제1 저항 스트링(RS1), 제1 연결 라인(CL1), 및 제1 저항 보정부(RC1) 사이의 연결구조에 대해서 설명하였는데, 다른 하나의 감마 패드(GPn+1)와 제2 저항 스트링(RS2) 사이의 연결구조, 및 제2 저항 스트링(RS2), 제2 연결 라인(CL2), 및 제2 저항 보정부(RC2) 사이의 연결구조도 전술한 다양한 실시와 같이 다양하게 변경될 수 있다.
도 14는 본 발명의 일 실시예에 따른 소스 드라이버 집적 회로(SD-IC)의 제조 공정도로서, 특히 코어부(CP) 내의 저항 스트링(RS1, RS2), 연결 라인(CL1, CL2), 및 저항 보정부(RC1, RC2) 사이의 연결 공정에 관한 것이다.
우선, 소스 드라이버 집적 회로(SD-IC)의 코어부(CP) 내에 저항 스트링(RS1, RS2) 및 저항 보정부(RC1, RC2)를 형성한다(10S).
제1 저항 스트링(RS1) 및 제1 저항 보정부(RC1)는 전술한 도 6에 도시된 구조로 형성할 수 있으며, 그에 대한 반복 설명은 생략하기로 한다. 제2 저항 스트링(RS2)은 상기 제1 저항 스트링(RS1)과 동일한 구조로 형성하고, 제2 저항 보정부(RC2)는 상기 제1 저항 보정부(RC1)와 동일한 구조로 형성할 수 있다.
다음, 저항 스트링(RS1, RS2)을 코어부(CP)의 일측과 타측에 각각 배치된 제1 채널부(CH1) 및 제2 채널부(CH2)에 연결하기 위한 연결 라인(CL1, CL2)을 형성한다(20S).
제1 연결 라인(CL1)은 상기 제1 저항 스트링(RS1)에서 상기 제1 저항 보정부(RC1)를 경유하여 상기 제1 채널부(CH1)로 연장됨과 더불어 상기 제1 저항 스트링(RS1)에서 별도의 경유 없이 상기 제2 채널부(CH2)로 연장된다.
제2 연결 라인(CL2)은 상기 제2 저항 스트링(RS2)에서 상기 제2 저항 보정부(RC2)를 경유하여 상기 제2 채널부(CH2)로 연장됨과 더불어 상기 제2 저항 스트링(RS2)에서 별도의 경유 없이 상기 제1 채널부(CH1)로 연장된다.
다음, 연결 라인(CL1, CL2)의 저항을 측정한다(30S).
상기 제1 저항 스트링(RS1)에서 상기 제1 저항 보정부(RC1)를 경유하여 상기 제1 채널부(CH1)로 연장된 제1 연결 라인(CL1)의 일 부분의 저항, 및 상기 제1 저항 스트링(RS1)에서 상기 제2 채널부(CH2)로 연장된 제1 연결 라인(CL1)의 다른 부분의 저항을 각각 측정한다.
또한, 상기 제2 저항 스트링(RS2)에서 상기 제2 저항 보정부(RC2)를 경유하여 상기 제2 채널부(CH2)로 연장된 제2 연결 라인(CL2)의 일 부분의 저항, 및 상기 제2 저항 스트링(RS2)에서 상기 제1 채널부(CH1)로 연장된 제2 연결 라인(CL2)의 다른 부분의 저항을 각각 측정한다.
다음, 연결 라인(CL1, CL2)의 저항을 보정할 필요성이 있는지 판단한다(40S).
상기 제1 연결 라인(CL1)의 일 부분의 저항과 상기 제1 연결 라인(CL1)의 다른 부분의 저항 사이의 편차가 미리 설정된 범위 내일 경우에는 제1 연결 라인(CL1)의 저항을 보정할 필요성이 없고, 미리 설정된 범위를 벗어날 경우에는 제1 연결 라인(CL1)의 저항을 보정할 필요성이 있다.
또한, 상기 제2 연결 라인(CL2)의 일 부분의 저항과 상기 제2 연결 라인(CL2)의 다른 부분의 저항 사이의 편차가 미리 설정된 범위 내일 경우에는 제2 연결 라인(CL2)의 저항을 보정할 필요성이 없고, 미리 설정된 범위를 벗어날 경우에는 제2 연결 라인(CL2)의 저항을 보정할 필요성이 있다.
다음, 전술한 단계에서 연결 라인(CL1, CL2)의 저항을 보정할 필요성이 있다고 판단한 경우에는 상기 저항 보정부(RC1, RC2)의 저항을 보정한다. 상기 저항 보정부(RC1, RC2)의 저항의 보정은 저항 보정 배선(751, 752, 753)을 추가로 형성하여 수행한다.
전술한 도 7 내지 도 13과 같이, 제1 저항 보정부(RC1)에 다양한 구성의 저항 보정 배선(751, 752, 753)을 추가로 형성함으로써, 제1 저항 보정부(RC1)의 저항의 크기를 적절히 변경할 수 있다. 제2 저항 보정부(RC2)의 저항의 크기도 제1 저항 보정부(RC1)와 동일한 방법을 통해 적절히 변경할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
CP: 코어부 CHP1, CHP2: 제1, 제2 채널부
PP1, PP2: 제1, 제2 패드부 RS1, RS2: 제1, 제2 저항 스트링
RC1, RC2: 제1, 제2 저항 보정부 CL1, CL2: 제1, 제2 연결 라인
GT: 감마 탭 R: 저항
E1~E5: 제1~제5 전극 구조

Claims (15)

  1. 코어부;
    상기 코어부의 일측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제1 채널부;
    상기 코어부의 타측 외곽에 배치되고, 상기 코어부로부터 디지털 영상 신호에 해당하는 데이터를 전달받아 아날로그 영상 신호에 해당하는 데이터 전압을 출력하는 제2 채널부;
    상기 코어부의 일측 내부에 구비되어 복수의 감마 전압을 생성하는 제1 저항 스트링;
    상기 제1 저항 스트링과 상기 제1 채널부 사이에 구비된 제1 저항 보정부; 및
    상기 제1 저항 스트링에서 상기 제1 채널부와 상기 제2 채널부 각각으로 연장되어, 상기 복수의 감마 전압을 상기 제1 채널부와 제2 채널부에 공급하는 제1 연결 라인을 포함하여 이루어지고,
    상기 제1 연결 라인은 상기 제1 저항 보정부를 경유하여 상기 제1 채널부로 연장되어 있고,
    상기 제1 저항 스트링에서 상기 제1 채널부까지의 거리는 상기 제1 저항 스트링에서 상기 제2 채널부까지의 거리보다 짧은 소스 드라이버 집적 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 저항 보정부는 소정 방향으로 연장된 저항 및 상기 저항과 접촉하면서 서로 이격되어 있는 복수의 전극 구조를 포함하여 이루어진 소스 드리이버 집적 회로.
  4. 제3항에 있어서,
    상기 제1 연결 라인은 서로 이격되어 있은 제1 부분 및 제2 부분을 포함하고,
    상기 제1 부분은 상기 제1 저항 보정부의 어느 하나의 전극 구조에서부터 상기 제2 채널부까지 연장되어 있고,
    상기 제2 부분은 상기 제1 저항 보정부의 다른 하나의 전극 구조에서부터 상기 제1 채널부까지 연장되어 있는 소스 드라이버 집적 회로.
  5. 제3항에 있어서,
    상기 제1 저항 보정부의 복수의 전극 구조 중에서 상기 제1 연결 라인과 연결된 전극 구조는 상기 저항과 연결된 제1 도전층, 및 상기 제1 도전층과 전기적으로 연결된 제2 도전층의 적층 구조를 포함하고,
    상기 제1 저항 보정부의 복수의 전극 구조 중에서 상기 제1 연결 라인과 연결되지 않은 전극 구조는 상기 저항과 연결된 제1 도전층, 상기 제1 도전층과 전기적으로 연결된 제2 도전층, 및 상기 제2 도전층과 전기적으로 연결된 제3 도전층의 적층 구조를 포함하는 소스 드라이버 집적 회로.
  6. 제5항에 있어서,
    상기 코어부의 외곽에서 상기 제1 저항 스트링과 마주하도록 배치된 제1 감마 패드, 및 상기 감마 패드를 상기 제1 저항 스트링과 연결하는 감마 탭을 추가로 포함하여 이루어지고,
    상기 감마 탭은 상기 제2 도전층과 동일한 층에서 동일한 물질로 이루어진 소스 드라이버 집적 회로.
  7. 제3항에 있어서,
    서로 인접하는 상기 복수의 전극 구조 사이를 연결하는 저항 보정 배선을 추가로 포함하는 소스 드라이버 집적 회로.
  8. 제7항에 있어서,
    상기 제1 저항 보정부의 복수의 전극 구조 중에서 상기 제1 연결 라인과 연결되지 않은 전극 구조는 상기 저항과 연결된 제1 도전층, 상기 제1 도전층과 전기적으로 연결된 제2 도전층, 및 상기 제2 도전층과 전기적으로 연결된 제3 도전층의 적층 구조를 포함하고,
    상기 저항 보정 배선은 어느 하나의 상기 제3 도전층 및 그와 인접하는 다른 하나의 상기 제3 도전층 사이를 연결하는 소스 드라이버 집적 회로.
  9. 제7항에 있어서,
    상기 제1 저항 보정부의 복수의 전극 구조 중에서 상기 제1 연결 라인과 연결되지 않은 전극 구조는 상기 저항과 연결된 제1 도전층, 상기 제1 도전층과 전기적으로 연결된 제2 도전층, 및 상기 제2 도전층과 전기적으로 연결된 제3 도전층의 적층 구조를 포함하고,
    상기 저항 보정 배선은 상기 제1 연결 라인 및 그와 인접하는 어느 하나의 상기 제3 도전층 사이를 연결하는 소스 드라이버 집적 회로.
  10. 제1항에 있어서,
    상기 코어부의 타측 내부에 구비되어 복수의 감마 전압을 생성하는 제2 저항 스트링;
    상기 제2 저항 스트링과 상기 제2 채널부 사이에 구비된 제2 저항 보정부; 및
    상기 제2 저항 스트링에서 상기 제1 채널부와 상기 제2 채널부 각각으로 연장되어, 상기 복수의 감마 전압을 상기 제1 채널부와 제2 채널부에 공급하는 제2 연결 라인을 추가로 포함하고,
    상기 제2 연결 라인은 상기 제2 저항 보정부를 경유하여 상기 제2 채널부로 연장되어 있는 소스 드라이버 집적 회로.
  11. 제10항에 있어서,
    상기 제2 저항 스트링에서 상기 제2 채널부까지의 거리는 상기 제2 저항 스트링에서 상기 제1 채널부까지의 거리보다 짧은 소스 드라이버 집적 회로.
  12. 서로 교차 배열되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 복수의 데이터 라인, 및 상기 복수의 화소 영역에 각각 구비된 화소를 포함하여 이루어진 표시 패널;
    상기 복수의 게이트 라인에 게이트 신호를 순차적으로 공급하는 게이트 구동부; 및
    상기 복수의 데이터 라인에 데이터 전압을 공급하는 데이터 구동부를 포함하고,
    상기 데이터 구동부는 전술한 제1항 및 제3항 내지 제11항 중에서 어느 한 항에 따른 소스 드라이버 집적 회로를 구비하는 표시 장치.
  13. 코어부, 상기 코어부의 일측 외곽에 배치된 제1 채널부, 및 상기 코어부의 타측 외곽에 배치된 제2 채널부를 포함한 소스 드라이버 집적 회로의 제조 방법에 있어서, 상기 제조 방법은,
    상기 코어부의 일측 내부에 제1 저항 스트링을 형성하고, 상기 제1 저항 스트링과 상기 제1 채널부 사이에 제1 저항 보정부를 형성하는 공정;
    상기 제1 저항 스트링에서 상기 제1 저항 보정부를 경유하여 상기 제1 채널부로 연장됨과 더불어 상기 제1 저항 스트링에서 상기 제2 채널부로 연장되는 제1 연결 라인을 형성하는 공정; 및
    상기 제1 저항 보정부의 저항을 보정하는 공정을 포함하고,
    상기 제1 저항 스트링은 상기 제1 저항 스트링에서 상기 제1 채널부까지의 거리가 상기 제1 저항 스트링에서 상기 제2 채널부까지의 거리보다 짧도록 형성되는 소스 드라이버 집적 회로의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 연결 라인을 형성하는 공정과 상기 제1 저항 보정부의 저항을 보정하는 공정 사이에, 상기 제1 저항 스트링에서 상기 제1 저항 보정부를 경유하여 상기 제1 채널부(CH1)로 연장된 상기 제1 연결 라인의 일 부분의 저항, 및 상기 제1 저항 스트링에서 상기 제2 채널부로 연장된 제1 연결 라인의 다른 부분의 저항을 각각 측정하는 공정; 및
    상기 제1 연결 라인의 일 부분의 저항과 상기 제1 연결 라인의 다른 부분의 저항 사이의 편차가 미리 설정된 범위 내인지 여부를 판단하는 공정을 추가로 포함하는 소스 드라이버 집적 회로의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 저항 보정부는 소정 방향으로 연장된 저항 및 상기 저항과 접촉하면서 서로 이격되어 있는 복수의 전극 구조를 포함하여 이루어지고,
    상기 복수의 전극 구조는 상기 저항과 연결된 제1 도전층, 상기 제1 도전층과 전기적으로 연결된 제2 도전층, 및 상기 제2 도전층과 전기적으로 연결된 제3 도전층의 적층 구조를 포함하고,
    상기 제1 저항 보정부의 저항을 보정하는 공정은 어느 하나의 상기 제3 도전층 및 그와 인접하는 다른 하나의 상기 제3 도전층 사이를 연결하거나 또는 상기 제1 연결 라인 및 그와 인접하는 어느 하나의 상기 제3 도전층 사이를 연결하는 공정을 포함하는 소스 드라이버 집적 회로의 제조 방법.
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