KR102441202B1 - 드라이브 ｉｃ와 이를 포함한 표시장치 - Google Patents

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Abstract

본 명세서는 COF 방식과 COG 방식에 모두 사용할 수 있는 드라이브 IC와 이를 포함한 표시장치에 관한 것이다. 본 명세서의 일 실시예에 따른 드라이브 IC는 입력 범프들을 포함하는 입력 패드부; 및 복수의 제1 다이오드부들, 복수의 제2 다이오드부들, 및 복수의 출력 범프들을 포함하는 출력 패드부를 구비한다. 상기 복수의 출력 범프들 중 적어도 두 개의 출력 범프들은 상기 복수의 제1 다이오드부들과 상기 복수의 제2 다이오드부들에 중첩되며, 상기 적어도 두 개의 출력 범프들 중 제1 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 어느 하나와 상기 복수의 제2 다이오드부들 중 적어도 어느 하나에 접속된다.

Description

드라이브 ＩＣ와 이를 포함한 표시장치{DRIVE IC AND DISPLAY DEVICE INCLUDING THE SAME}
본 명세서는 드라이브 IC와 이를 포함한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display)와 발광 표시장치(Light Emitting Display) 등 여러 가지 표시장치가 활용되고 있다. 발광 표시장치는 유기발광 소자를 발광 소자로 이용하는 유기발광 표시장치(Organic Light Emitting Display)와 마이크로 발광 다이오드(micro light emitting diode)를 발광 소자로 이용하는 마이크로 발광 표시장치를 포함한다.
표시장치는 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들에 접속된 다수의 화소들을 포함하는 표시패널, 게이트 라인들에 게이트 신호들을 공급하는 게이트 구동부, 및 데이터 라인들에 데이터 전압들을 공급하는 데이터 구동부, 및 게이트 구동부와 데이터 구동부의 동작 타이밍을 제어하는 타이밍 제어부를 구비한다. 데이터 구동부는 적어도 하나의 소스 드라이브 IC(integrated circuit)를 포함한다.
소스 드라이브 IC는 표시패널의 데이터 라인들에 데이터 전압들을 공급하기 위해 데이터 라인들에 연결된다. 이때, 소스 드라이브 IC는 COF(Chip On Film) 방식 또는 COG(Chip On Glass) 방식으로 데이터 라인들에 연결될 수 있다.
구체적으로, COF 방식의 경우, 소스 드라이브 IC는 이방성 도전 필름(anisotropy conductive film)을 이용하여 연성 필름(또는 테이프 캐리어 패키지) 상에 부착된다. 그리고 나서, 소스 드라이브 IC가 부착된 연성 필름은 표시패널의 기판 상에 마련되며 데이터 라인들과 연결된 패드들 상에 부착된다. 이에 비해, COG 방식의 경우, 소스 드라이브 IC는 표시패널의 기판 상에 마련된 패드들 상에 직접 부착된다.
표시패널의 기판 상에는 소스 드라이브 IC와 연결되는 라인들 이외에 다른 라인이 형성될 수 있다. 예를 들어, 표시패널의 기판 상에는 도 1과 같이 소스 드라이브 IC(SIC)의 제3 측(S3)과 제4 측(S4)을 통과하는 전원 라인이 형성될 수 있다. 도 1에는 소스 드라이브 IC(SIC)의 평면도가 나타나 있다. 도 1에서는 소스 드라이브 IC(SIC)의 제1 측(S1)과 제2 측(S2)은 제1 방향(X축 방향)으로 마주보는 측(side)이고, 제3 측(S3)과 제4 측(S4)은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 마주보는 측(side)인 것을 예시하였다. 소스 드라이브 IC(SIC)가 COG 방식으로 부착되는 경우, 소스 드라이브 IC(SIC)와 연결되는 라인들이 전원 라인과 간섭되는 것을 방지하기 위해, 소스 드라이브 IC(SIC)의 입력 범프들은 도 1과 같이 제1 측(S1)에만 배치되고, 출력 범프들은 제2 측(S2)에만 배치될 수 있다.
또한, COF 방식으로 부착되는 소스 드라이브 IC(SIC)의 범프들은 연성 필름의 리드들과 접속되는데 비해, COG 방식으로 부착되는 소스 드라이브 IC(SIC)의 범프들은 기판 상에 마련된 패드들과 접속된다. 이때, 연성 필름의 각 리드의 피치(pitch)는 기판의 각 패드의 피치보다 크기 때문에, COF 방식으로 부착되는 소스 드라이브 IC(SIC)의 각 범프의 피치는 COG 방식으로 부착되는 소스 드라이브 IC(SIC)의 각 범프의 피치보다 크다. 이로 인해, 소스 드라이브 IC(SIC)가 COF 방식으로 부착되는 경우, 소스 드라이브 IC(SIC)의 출력 범프들을 제2 측(S2)에만 배치하기 위해서는 소스 드라이브 IC(SIC)의 제1 방향(X축 방향)의 길이가 길어져야 한다. 하지만, 소스 드라이브 IC(SIC)의 출력 범프들은 제2 측(S2)뿐만 아니라, 제1 측(S1)의 일부, 제3 측(S3), 및 제4 측(S4)에 출력 범프들을 배치하는 경우, 소스 드라이브 IC(SIC)의 제1 방향(X축 방향)의 길이를 늘리지 않고 출력 범프들을 모두 배치할 수 있다.
이상에서 살펴본 바와 같이, 소스 드라이브 IC(SIC)가 COG 방식으로 부착되는 경우, 소스 드라이브 IC(SIC)에 연결된 배선이 기판 상에 형성되는 다른 라인, 예를 들어 전원 라인과 간섭되는 것을 방지하기 위해, 소스 드라이브 IC(SIC)의 범프들은 제1 측(S1)과 제2 측(S2)에만 형성된다. 이에 비해, 소스 드라이브 IC(SIC)가 COF 방식으로 부착되는 경우, 소스 드라이브 IC(SIC)의 인접한 범프들 간의 간격으로 인해, 소스 드라이브 IC(SIC)의 범프들은 제1 측(S1), 제2 측(S2), 제3 측(S3), 및 제4 측(S4) 모두에 형성된다. 도 1에서는 소스 드라이브 IC(SIC)의 제1 측(S1), 제2 측(S2), 제3 측(S3), 및 제4 측(S4)이 소스 드라이브 IC(SIC)의 상측, 하측, 좌측, 및 우측인 것을 예시하였다.
또한, COG 방식으로 부착되는 소스 드라이브 IC(SIC)의 각 범프의 피치와 COF 방식으로 부착되는 소스 드라이브 IC(SIC)의 각 범프의 피치는 상이하다. 즉, 소스 드라이브 IC(SIC)의 범프들의 배치 위치와 각 범프의 피치는 COF 방식과 COG 방식에서 상이하다. 따라서, 소스 드라이브 IC(SIC)는 COF 방식과 COG 방식에 따라 따로 설계되어야 한다.
한편, 게이트 구동부는 적어도 하나의 게이트 드라이브 IC(integrated circuit)를 포함할 수 있으며, 이 경우 게이트 드라이브 IC 역시 소스 드라이브 IC와 유사한 문제를 가질 수 있다.
본 명세서는 COF 방식과 COG 방식에 모두 사용할 수 있는 드라이브 IC와 이를 포함한 표시장치를 제공하기 위한 것이다.
본 명세서의 일 실시예에 따른 드라이브 IC는 입력 범프들을 포함하는 입력 패드부; 및 복수의 제1 다이오드부들, 복수의 제2 다이오드부들, 및 복수의 출력 범프들을 포함하는 출력 패드부를 구비한다. 상기 복수의 출력 범프들 중 적어도 두 개의 출력 범프들은 상기 복수의 제1 다이오드부들과 상기 복수의 제2 다이오드부들에 중첩되며, 상기 적어도 두 개의 출력 범프들 중 제1 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 어느 하나와 상기 복수의 제2 다이오드부들 중 적어도 어느 하나에 접속된다.
본 명세서의 일 실시예에 따른 표시장치는 하부 기판; 상기 하부 기판 상에 형성된 게이트 라인들과 데이터 라인들; 및 상기 게이트 라인들 또는 상기 데이터 라인들에 전기적으로 접속되는 드라이브 IC를 구비하고, 상기 드라이브 IC는, 입력 범프들을 포함하는 입력 패드부; 및 복수의 제1 다이오드부들, 복수의 제2 다이오드부들, 및 복수의 출력 범프들을 포함하는 출력 패드부를 구비한다. 상기 출력 범프들 중 제1 출력 범프는 상기 복수의 제1 다이오드부들과 상기 복수의 제2 다이오드부들에 중첩되며, 상기 제1 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 어느 하나와 상기 복수의 제2 다이오드부들 중 적어도 어느 하나에 접속된다.
본 명세서의 일 실시예는 소스 드라이브 IC가 COF 방식으로 부착되는지 COG 방식으로 부착되는지에 따라 소스 드라이브 IC의 상측의 양 가장자리들, 좌측, 및 우측에 배치된 각 범프를 출력 범프와 더미 범프 중 어느 하나로 형성한다. 즉, 본 명세서의 일 실시예는 COF 방식인지 COG 방식인지에 따라 소스 드라이브 IC의 상측의 양 가장자리들, 좌측, 및 우측에 배치된 각 범프의 설계만 변경하면 된다. 따라서, 본 명세서의 일 실시예는 COF 방식과 COG 방식 모두에 사용할 수 있는 소스 드라이브 IC를 제공할 수 있다.
도 1은 소스 드라이브 IC를 개략적으로 보여주는 일 예시도면이다.
도 2는 본 명세서의 일 실시예에 따른 표시장치로서, 소스 드라이브 IC와 게이트 드라이브 IC들이 COF 방식으로 부착된 표시장치를 보여주는 사시도이다.
도 3은 본 명세서의 또 다른 실시예에 따른 표시장치로서, 소스 드라이브 IC와 게이트 드라이브 IC들이 COG 방식으로 부착된 표시장치를 보여주는 사시도이다.
도 4는 본 명세서의 일 실시예에 따라 COF 방식으로 부착된 소스 드라이브 IC를 상세히 보여주는 예시도면이다.
도 5는 본 명세서의 일 실시예에 따른 소스 드라이브 IC의 제k 출력 범프에 접속된 정전기 보호 회로를 상세히 보여주는 회로도이다.
도 6은 COF 방식의 경우 소스 드라이브 IC의 출력 패드부의 일 예를 보여주는 평면도이다.
도 7a 내지 도 7d는 도 6의 Ⅰ-Ⅰ'의 실시예들을 보여주는 단면도들이다.
도 8은 COF 방식의 경우 소스 드라이브 IC의 출력 패드부의 또 다른 예를 보여주는 평면도이다.
도 9는 도 8의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 10은 본 명세서의 일 실시예에 따라 COG 방식으로 부착된 소스 드라이브 IC를 상세히 보여주는 예시도면이다.
도 11은 COG 방식의 경우 소스 드라이브 IC의 출력 패드부의 일 예를 보여주는 평면도이다.
도 12는 COG 방식의 경우 소스 드라이브 IC의 더미 패드부의 일 예를 보여주는 평면도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.
도 2는 본 명세서의 일 실시예에 따른 표시장치로서, 소스 드라이브 IC와 게이트 드라이브 IC들이 COF 방식으로 부착된 표시장치를 보여주는 사시도이다.
도 2를 참조하면, 본 명세서의 일 실시예에 따른 표시장치는 표시패널(10), 소스 드라이브 IC(Integrated Circuit)(20), 게이트 드라이브 IC(30)들, 타이밍 제어부(50), 전원 공급부(60), 회로보드(70), 소스 연성필름(80), 및 게이트 연성필름(90)들을 포함한다.
본 명세서의 일 실시예에 따른 표시장치는 액정표시장치(LCD: Liquid Crystal Display)와 발광 표시장치(Light Emitting Display) 중 어느 하나로 구현될 수 있으나, 이에 한정되지 않는다. 발광 표시장치는 유기발광 소자를 발광 소자로 이용하는 유기발광 표시장치(Organic Light Emitting Display)와 마이크로 발광 다이오드(micro light emitting diode)를 발광 소자로 이용하는 마이크로 발광 표시장치를 포함한다.
표시패널(10)은 제1 기판(11)과 제2 기판(12)을 포함한다. 제1 기판(11)은 유리 기판(glass substrate) 또는 플라스틱 필름(plastic film)일 수 있다. 제2 기판(12)은 플라스틱 필름, 유리 기판, 또는 봉지 필름(배리어 필름)일 수 있다.
제1 기판(11) 상에는 데이터 라인들, 스캔 라인들, 및 데이터 라인들과 스캔 라인들에 접속된 화소들이 형성된다. 화소들 각각은 적어도 하나의 박막 트랜지스터(thin film transistor)를 포함하며, 이로 인해 스캔 라인으로부터 스캔 신호가 입력되는 경우 데이터 라인으로부터 데이터 전압을 공급받을 수 있다. 화소들 각각은 공급된 데이터 전압에 따라 소정의 밝기로 광을 출력할 수 있다.
소스 드라이브 IC(20)는 COF(Chip On Film) 방식으로 표시패널(10)에 부착될 수 있다. 구체적으로, 소스 드라이브 IC(20)는 집적회로 칩으로 형성될 수 있으며, 소스 연성필름(80)의 리드(lead)들 상에 부착될 수 있다. 소스 연성필름(80)은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 소스 연성필름(80)은 휘어지거나 구부러질 수 있다.
소스 연성필름(80)은 이방성 도전 필름(anisotropy conductive film)을 이용하여 제1 기판(11)의 소스 패드들과 LOG(Line On Glass) 패드들, 및 회로보드(70)의 패드들에 부착될 수 있다. 이로 인해, 소스 드라이브 IC(20)의 입력 패드부는 회로보드(70)의 타이밍 제어부(50)와 전원 공급부(60)와 연결될 수 있으며, 출력 패드부는 제1 기판(11)의 소스 패드들을 통해 데이터 라인들과 연결될 수 있다.
소스 드라이브 IC(20)는 타이밍 제어부(50)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC(20)는 소스 타이밍 제어신호에 따라 디지털 비디오 데이터를 데이터 전압들로 변환하여 데이터 라인들에 공급한다.
도 2에서는 표시장치가 하나의 소스 드라이브 IC(20)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 표시장치는 복수의 소스 드라이브 IC(20)들을 포함할 수 있다. 이 경우, 각 소스 드라이브 IC(20)는 각 소스 연성 필름(80) 상에 실장되며, 각 소스 연성 필름(80)이 표시패널(10)의 하부 기판(11)의 패드들과 회로보드(70)의 패드들에 부착될 수 있다.
게이트 드라이브 IC(30)들은 COF 방식으로 표시패널(10)에 부착될 수 있다. 구체적으로, 각 게이트 드라이브 IC(30)는 집적회로 칩으로 형성될 수 있으며, 각 게이트 연성필름(90)의 리드(lead)들 상에 부착될 수 있다. 게이트 연성필름(90)들 각각은 테이프 캐리어 패키지 또는 칩온 필름일 수 있다. 게이트 연성필름(90)들 각각은 휘어지거나 구부러질 수 있다.
게이트 연성필름(90)들 각각은 이방성 도전 필름을 이용하여 제1 기판(11)의 게이트 패드들에 부착될 수 있다. 이로 인해, 각 게이트 드라이브 IC(30)의 입력 패드부는 제1 기판(11)의 게이트 패드들을 통해 제1 기판(11)의 LOG 패드들에 연결된 LOG 라인들에 연결될 수 있다. 구체적으로, 각 게이트 드라이브 IC(30)는 게이트 연성필름(90), LOG 라인들, 소스 연성필름(80)을 통해 회로보드(70)의 타이밍 제어부(50)와 연결될 수 있다. 또한, 각 게이트 드라이브 IC(30)의 출력 패드부는 제1 기판(11)의 게이트 패드들을 통해 게이트 라인들과 연결될 수 있다.
게이트 드라이브 IC(30)들 각각은 타이밍 제어부(50)로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 드라이브 IC(30)들 각각은 게이트 타이밍 제어신호에 따라 게이트 신호들을 생성하여 게이트 라인들에 공급한다.
도 2에서는 설명의 편의를 위해 표시장치가 3 개의 게이트 드라이브 IC(30)를 포함하는 것을 예시하였으나, 게이트 드라이브 IC(30)의 개수는 이에 한정되지 않는다.
타이밍 제어부(50)와 전원 공급부(60) 각각은 집적회로 칩으로 형성되어 회로보드(70) 상에 실장될 수 있다. 타이밍 제어부(50)는 외부로부터 디지털 비디오 데이터와 타이밍 신호들을 입력받고, 타이밍 신호들에 기초하여 소스 드라이브 IC(20)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와 게이트 드라이브 IC(30)들의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 생성한다. 타이밍 제어부(50)는 디지털 비디오 데이터와 데이터 타이밍 제어신호를 소스 드라이브 IC(20)로 출력하고, 게이트 타이밍 제어신호를 게이트 드라이브 IC(30)들로 출력한다.
전원 공급부(60)는 외부로부터 고전위 전압을 인가받는다. 전원 공급부(60)는 고전위 전압으로부터 복수의 구동 전압들을 생성하고, 복수의 구동 전압들을 소스 드라이브 IC(20), 게이트 드라이브 IC(30)들, 및 타이밍 제어부(50) 등에 공급한다.
회로보드(70)는 연성 인쇄회로보드(flexible printed circuit board) 또는 회로보드(prinited circuit board)일 수 있다.
도 3은 본 명세서의 또 다른 실시예에 따른 표시장치로서, 소스 드라이브 IC와 게이트 드라이브 IC들이 COG 방식으로 부착된 표시장치를 보여주는 사시도이다.
도 3을 참조하면, 본 명세서의 또 다른 실시예에 따른 표시장치는 표시패널(10), 소스 드라이브 IC(Integrated Circuit)(20), 게이트 드라이브 IC(30)들, 타이밍 제어부(50), 전원 공급부(60), 및 회로보드(70)를 포함한다.
도 3에 도시된 표시장치는 소스 드라이브 IC(20)와 게이트 드라이브 IC(30)들이 COG(Chip On Glass) 방식으로 부착된 것을 제외하고는 도 2를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 3에 도시된 표시패널(10), 타이밍 제어부(50), 전원 공급부(60), 및 회로보드(70)에 대한 자세한 설명은 생략한다.
COG 방식에서 표시패널(10)의 제1 기판(11)은 유리 기판에 한정되지 않으며, 플라스틱일 수도 있다.
소스 드라이브 IC(20)는 COG 방식으로 표시패널(10)에 부착될 수 있다. 구체적으로, 소스 드라이브 IC(20)는 집적회로 칩으로 형성될 수 있으며, 이방성 도전 필름을 이용하여 표시패널(10)의 소스 패드들과 LOG 패드들 상에 직접 부착될 수 있다. 이로 인해, 도 2의 소스 연성필름(80)은 생략될 수 있다. 이 경우, 회로보드(70) 역시 이방성 도전 필름을 이용하여 소스 패드들 중 일부와 연결된 표시패널(10)의 입력 패드들에 직접 부착될 수 있다. 이로 인해, 소스 드라이브 IC(20)의 입력 패드부는 표시패널(10)의 소스 패드들과 입력 패드들을 통해 회로보드(70)의 타이밍 제어부(50)와 전원 공급부(60)와 연결될 수 있다. 소스 드라이브 IC(20)의 출력 패드부는 제1 기판(11)의 소스 패드들을 통해 데이터 라인들과 연결될 수 있다.
소스 드라이브 IC(20)는 타이밍 제어부(50)로부터 디지털 비디오 데이터와 소스 타이밍 제어신호를 입력받는다. 소스 드라이브 IC(20)는 소스 타이밍 제어신호에 따라 디지털 비디오 데이터를 데이터 전압들로 변환하여 데이터 라인들에 공급한다.
도 3에서는 표시장치가 하나의 소스 드라이브 IC(20)를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 표시장치는 복수의 소스 드라이브 IC(20)들을 포함할 수 있다. 이 경우, 각 소스 드라이브 IC(20)는 표시패널(10)의 하부 기판(11)의 소스 패드들 상에 부착될 수 있다.
게이트 드라이브 IC(30)들은 COG 방식으로 표시패널(10)에 부착될 수 있다. 구체적으로, 각 게이트 드라이브 IC(30)는 집적회로 칩으로 형성될 수 있으며, 이방성 도전 필름을 이용하여 표시패널(10)의 게이트 패드들 상에 직접 부착될 수 있다. 이로 인해, 도 2의 게이트 연성필름(90)은 생략될 수 있다.
각 게이트 드라이브 IC(30)의 입력 패드부는 제1 기판(11)의 게이트 패드들을 통해 제1 기판(11)의 LOG 패드들에 연결된 LOG 라인들에 연결될 수 있다. 이로 인해, 각 게이트 드라이브 IC(30)는 LOG 라인들을 통해 회로보드(70)의 타이밍 제어부(50)와 연결될 수 있다. 각 게이트 드라이브 IC(30)의 출력 패드부는 제1 기판(11)의 게이트 패드들을 통해 게이트 라인들과 연결될 수 있다.
게이트 드라이브 IC(30)들 각각은 타이밍 제어부(50)로부터 게이트 타이밍 제어신호를 입력받는다. 게이트 드라이브 IC(30)들 각각은 게이트 타이밍 제어신호에 따라 게이트 신호들을 생성하여 게이트 라인들에 공급한다.
도 3에서는 설명의 편의를 위해 표시장치가 3 개의 게이트 드라이브 IC(30)를 포함하는 것을 예시하였으나, 게이트 드라이브 IC(30)의 개수는 이에 한정되지 않는다.
한편, 복수의 박막 트랜지스터들로 구성된 게이트 구동부가 도 2 및 도 3과 같이 집적회로 칩으로 형성된 게이트 드라이브 IC(30)들 대신하여 형성될 수 있다. 이 경우, 복수의 박막 트랜지스터들로 구성된 게이트 구동부는 표시패널(10)의 제1 기판(11)의 비표시영역 상에 GIP(Gate Driver in Panel) 방식으로 형성될 수 있다.
도 4는 본 명세서의 일 실시예에 따라 COF 방식으로 부착된 소스 드라이브 IC를 상세히 보여주는 예시도면이다.
도 4를 참조하면, 본 명세서의 일 실시예에 따라 COF 방식으로 소스 연성필름(80) 상에 부착된 소스 드라이브 IC(20)는 입력 범프들(IB1~IBm, m은 2 이상의 양의 정수)을 갖는 입력 패드부(IPA)와 출력 범프들(OB1~OBn, n은 2 이상의 양의 정수)을 갖는 출력 패드부(OPA)를 포함한다.
소스 드라이브 IC(20)에 입력되는 입력 신호들의 개수에 비해, 소스 드라이브 IC(20)가 출력하는 출력 신호들의 개수가 많으므로, 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)의 개수는 입력 범프들(IB1~IBm)의 개수보다 많다. 이로 인해, 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)이 배치되는 면적이 입력 범프들(IB1~IBm)이 배치되는 면적보다 더 넓다. 또한, 소스 드라이브 IC(20)의 각 입력 범프의 피치(pitch)(P1)는 각 출력 범프의 피치(P2)보다 클 수 있다.
또한, COF 방식에서는 소스 드라이브 IC(20)의 출력 범프들(OB1~OBm)을 소스 드라이브 IC(20)의 상하측이 아닌 좌우측에 배치하더라도, 소스 드라이브 IC(20)에 연결되는 소스 연성필름(80)의 리드들이 소스 드라이브 IC(20)에 연결되지 않는 리드들과 간섭되지 않는다. 이에 따라, 도 4와 같이 소스 드라이브 IC(20)의 입력 패드부(IPA)의 입력 범프들(IB1~IBm)은 소스 드라이브 IC(20)의 제1 측(S1) 중앙에 배치되며, 출력 패드부(OPA)의 출력 범프들(OB1~OBn)은 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제1 측(S1)과 마주보는 제2 측(S2), 제1 측(S1)의 일 단과 제2 측(S2)의 일 단을 연결하는 제3 측(S3), 및 제1 측(S1)의 타 단과 제2 측(S2)의 타 단을 연결하는 제4 측(S4)에 배치될 수 있다. 도 4에서는 소스 드라이브 IC(20)의 제1 측(S1), 제2 측(S2), 제3 측(S3), 및 제4 측(S4)이 각각 상측, 하측, 좌측, 및 우측인 것을 예시하였다.
도 5는 본 명세서의 일 실시예에 따른 소스 드라이브 IC의 제k 출력 범프에 접속된 정전기 보호 회로를 상세히 보여주는 회로도이다.
도 5를 참조하면, 제k(k는 1≤k≤n을 만족하는 양의 정수) 출력 범프(OBk)에 접속된 정전기 보호 회로(Cesd)는 제1 다이오드(D1), 제2 다이오드(D2), 및 저항(Resd)을 포함한다.
제1 다이오드(D1)는 제k 출력 범프(OBk)와 구동 전압 입력단자(VDDT) 사이에 배치된다. 제1 다이오드(D1)의 애노드는 제k 출력 범프(OBk)에 접속되고, 캐소드는 구동 전압 입력단자(VDDT)에 접속된다. 도 5에서는 정전기 보호 회로(Cesd)가 하나의 제1 다이오드(D1)를 포함하는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 직렬로 접속된 복수의 제1 다이오드(D1)들이 제k 출력 범프(OBk)와 구동 전압 입력단자(VDDT) 사이에 배치될 수 있다.
제2 다이오드(D2)는 제k 출력 범프(OBk)와 그라운드 단자(GNT) 사이에 배치된다. 제2 다이오드(D2)의 애노드는 그라운드 단자(GNT)에 접속되고, 캐소드는 제k 출력 범프(OBk)에 접속된다. 도 5에서는 정전기 보호 회로(Cesd)가 하나의 제2 다이오드(D2)를 포함하는 것을 예시하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 직렬로 접속된 복수의 제2 다이오드(D2)들이 제k 출력 범프(OBk)와 그라운드 단자(GNT) 사이에 배치될 수 있다.
저항(Resd)는 제1 다이오드(D1)와 제2 다이오드(D2)의 접점(CP)과 코어부(CA) 사이에 배치된다. 저항(Resd)은 생략될 수 있다.
제k 출력 범프(OBk)에 발생된 정극성의 정전기는 제1 다이오드(D1)를 통해 구동 전압 입력단자(VDDT)로 방전될 수 있고, 제k 출력 범프(OBk)에 발생된 부극성의 정전기는 그라운드 단자(GDN)로부터 제2 다이오드(D2)를 통해 인가되는 전압에 의해 상쇄될 수 있다. 따라서, 제k 출력 범프(OBk)에 접속된 소스 드라이브 IC(20)의 코어부(CA)는 정전기로부터 보호될 수 있다.
도 6은 COF 방식의 경우 소스 드라이브 IC의 출력 패드부의 일 예를 보여주는 평면도이다.
도 6에서는 설명의 편의를 위해 소스 드라이브 IC(20)의 출력 패드부(OPA)의 하나의 저항군(RG), 하나의 제1 다이오드군(D1G), 하나의 제2 다이오드군(D2G), 및 이들에 중첩되는 제k 및 제k+1 출력 범프들(OBk, OBk+1)만을 예시하였다. 하지만, 소스 드라이브 IC(20)의 출력 패드부(OPA)는 복수의 저항군(RG)들, 복수의 제1 다이오드군(D1G)들, 복수의 제2 다이오드군(D2G)들, 및 복수의 출력 범프들(OB1~OBn)을 포함한다.
또한, 도 6에서는 복수의 저항군(RG)들이 출력 패드부(OPA)에 형성되는 것을 중심으로 설명하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 복수의 저항군(RG)들은 출력 패드부(OPA)가 아닌 소스 드라이브 IC(20)의 다른 영역에 형성될 수 있다. 또는, 복수의 저항군(RG)들은 생략될 수 있다.
도 6을 참조하면, 코어부(CA)는 입력 패드부(IPA)의 입력 범프들(IB1~IBm)에 연결되어 입력 신호들을 입력받고, 입력 신호들에 따라 데이터 전압들을 생성하여 출력 패드부(OPA)의 출력 패드들(OB1~OBn)에 출력하는 코어(core)가 형성된 영역이다.
저항군(RG)은 복수의 저항부들(R1, R2, R3)을 포함한다. 복수의 저항부들(R1, R2, R3) 각각은 도 5의 정전기 보호 회로(Cesd)의 저항(Resd)이 형성되는 영역을 나타낸다.
제1 다이오드군(D1G)은 복수의 제1 다이오드부들(D11, D12, D13)을 포함한다. 복수의 제1 다이오드부들(D11, D12, D13) 각각은 도 5의 정전기 보호 회로(Cesd)의 제1 다이오드(D1)가 형성되는 영역을 나타낸다.
제2 다이오드군(D2G)은 복수의 제2 다이오드부들(D21, D22, D23)을 포함한다. 복수의 제2 다이오드부들(D21, D22, D23) 각각은 도 5의 정전기 보호 회로(Cesd)의 제2 다이오드(D2)가 형성되는 영역을 나타낸다.
저항군(RG)에 포함된 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)에 포함된 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 제2 다이오드군(D2G)에 포함된 복수의 제2 다이오드부들(D21, D22, D23)의 개수는 도 6과 같이 동일한 것이 바람직하나, 이에 한정되지 않는다. 즉, 본 발명의 실시예에서 저항군(RG)에 포함된 복수의 저항부들의 개수, 제1 다이오드군(D1G)에 포함된 복수의 제1 다이오드부들의 개수, 및 제2 다이오드군(D2G)에 포함된 복수의 제2 다이오드부들의 개수는 상이할 수 있다.
또한, COF 방식에서는 소스 드라이브 IC(20)의 저항군(RG)의 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 제2 다이오드군(D2G)의 제2 다이오드부들(D21, D22, D23)의 개수가 저항군(RG), 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13), 및 제2 다이오드군(D2G)의 제2 다이오드부들(D21, D22, D23)에 중첩된 출력 범프들(OBk, OBk+1)의 개수보다 많다.
또한, 도 5와 같이 COF 방식에서는 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)이 제2 측(S2)뿐만 아니라, 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에도 배치됨에 비해, COG 방식에서는 제2 측(S2)에만 배치된다. 즉, 동일한 개수의 출력 범프들(OB1~OBn)이 COG 방식에서는 COF 방식에서보다 더 좁은 면적에 배치된다. 그러므로, 도 6과 같이 COF 방식에서는 소스 드라이브 IC(20)의 각 출력 범프의 피치(P2)가 도 10과 같이 COG 방식으로 부착된 소스 드라이브 IC(20)의 각 출력 범프의 피치(P4)보다 크다. 이에 따라, 소스 드라이브 IC(20)가 COF 방식과 COG 방식 모두에서 사용되기 위해서는, 도 6과 같이 COF 방식의 소스 드라이브 IC(20)의 저항군(RG)의 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D12, D12, D13)의 개수, 및 제2 다이오드군(D2G)의 복수의 제2 다이오드부들(D21, D22, D23)의 개수가 도 11과 같이 COG 방식의 소스 드라이브 IC(20)의 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1, OBk+2)의 개수와 적어도 동일하게 설계되어야 한다. 따라서, 도 11과 같이 COG 방식의 소스 드라이브 IC(20)의 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1, OBk+2)의 개수가 도 6과 같이 COF 방식의 소스 드라이브 IC(20)의 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1)의 개수보다 많다.
또한, 도 6에서는 저항군(RG)이 3 개의 저항부들(R1, R2, R3)을 포함하고, 제1 다이오드군(D1G)이 3 개의 제1 다이오드부들(D11, D12, D13)을 포함하며, 제2 다이오드군(D2G)이 3 개의 다이오드들(D21, D22, D23)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 또한, 도 6에서는 두 개의 출력 범프들(OBk, OBk+1)이 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩되는 것을 예시하였으나, 이에 한정되지 않는다.
제k 출력 범프(OBk)는 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다. 제k 출력 범프(OBk)에 인접한 제k+1 출력 범프(OBk+1)는 제k 출력 범프(OBk)에 접속되지 않은 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 제k 출력 범프(OBk)에 접속되지 않은 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다. 예를 들어, 도 6과 같이 제k 출력 범프(OBk)는 제1-1 다이오드부(D11)와 제2-1 다이오드부(D21)에 접속될 수 있다. 제k 출력 범프(OBk)는 제1 비아(V1)를 통해 제1-1 다이오드부(D11)에 접속되고, 제2 비아(V2)를 통해 제2-1 다이오드부(D21)에 접속될 수 있다. 또한, 제k+1 출력 범프(OBk+1)는 제1-3 다이오드부(D13)와 제2-3 다이오드부(D23)에 접속될 수 있다. 제k+1 출력 범프(OBk+1)는 제3 비아(V3)를 통해 제1-3 다이오드부(D13)에 접속되고, 제4 비아(V4)를 통해 제2-3 다이오드부(D23)에 접속될 수 있다.
복수의 제1 다이오드부들(D11, D12, D13) 각각 및 복수의 제2 다이오드부들(D21, D22, D23) 각각은 제1 방향(X축 방향)으로 길게 형성될 수 있으며, 이 경우 제k 출력 범프(OBk)와 제k+1 출력 범프(OBk+1) 각각은 제1 방향(X축 방향)과 교차되는 제2 방향(Y축 방향)으로 길게 형성될 수 있다.
도 7a 내지 도 7d는 도 6의 Ⅰ-Ⅰ'의 실시예들을 보여주는 단면도들이다.
도 7a 내지 도 7d를 참조하면, 베이스 필름(BF) 상에는 코어부(CA), 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13), 및 복수의 제2 다이오드부들(D21, D22, D23)이 제2 방향(Y축 방향)으로 순차적으로 배치된다.
도 7a를 참조하면, 코어부(CA), 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13), 및 복수의 제2 다이오드부들(D21, D22, D23) 상에는 제1 절연막(INS1)이 형성된다. 도 7a에서는 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)이 하부 금속층(LM)에서 형성되는 것을 예시하였다.
제k+1 출력 범프(OBk+1)과 접속되는 제3 저항부(R3), 제1-3 다이오드부(D13), 및 제2-3 다이오드부(D23)는 제1 절연막(INS1)이 제거된 영역에 채워진 제1 콘택 비아(CV1), 제2 콘택 비아(CV2), 및 제3 콘택 비아(CV3)에 접속된다. 구체적으로, 제1 콘택 비아(CV1)는 제1 절연막(INS1)을 관통하여 제1-3 다이오드부(D13)를 노출시키는 홀에 채워지고, 제2 콘택 비아(CV2)는 제1 절연막(INS1)을 관통하여 제2-3 다이오드부(D23)를 노출시키는 홀에 채워지며, 제3 콘택 비아(CV3)는 제1 절연막(INS1)을 관통하여 제3 저항부(R3)를 노출시키는 홀에 채워진다. 제1 콘택 비아(CV1), 제2 콘택 비아(CV2), 및 제3 콘택 비아(CV3)는 금속 물질일 수 있다.
제1 절연막(INS1) 상에는 하부 금속층(LM)이 형성된다. 하부 금속층(LM)은 제1 콘택 비아(CV1), 제2 콘택 비아(CV2), 및 제3 콘택 비아(CV3)와 접속될 수 있다. 하부 금속층(LM)은 제1 콘택 비아(CV1)를 통해 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나에 접속되고, 제2 콘택 비아(CV2)를 통해 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나에 접속되며, 제3 콘택 비아(CV3)를 통해 복수의 저항부들(R1, R2, R3) 중 어느 하나에 접속되므로, 하부 금속층(LM)은 도 5의 접점(CP)에 해당한다.
하부 금속층(LM) 상에는 제2 절연막(INS2)이 형성된다. 하부 금속층(LM)은 제2 절연막(INS2)이 제거된 영역에 채워진 제1 중간 비아(IV1)와 제2 중간 비아(IV2)에 접속된다. 구체적으로, 제1 중간 비아(IV1)는 제2 절연막(INS2)을 관통하여 하부 금속층(LM)을 노출시키는 홀에 채워지고, 제2 중간 비아(IV2)는 제2 절연막(INS2)을 관통하여 하부 금속층(LM)을 노출시키는 홀에 채워진다. 제1 중간 비아(IV1)는 제1 콘택 비아(CV1) 상에 형성될 수 있고, 제2 중간 비아(IV2)는 제2 콘택 비아(CV2) 상에 형성될 수 있다. 제1 중간 비아(IV1)와 제2 중간 비아(IV2)는 금속 물질일 수 있다.
제2 절연막(INS2) 상에는 중간 금속층(IM)이 형성된다. 중간 금속층(IM)은 제1 중간 비아(IV1)와 제2 중간 비아(IV2)에 접속될 수 있다. 중간 금속층(IM) 상에는 제3 절연막(INS3)이 형성된다.
중간 금속층(IM)은 제3 절연막(INS3)이 제거된 영역에 채워진 제1 상부 비아(TV1)와 제2 상부 비아(TV2)에 접속된다. 구체적으로, 제1 상부 비아(TV1)는 제3 절연막(INS3)을 관통하여 중간 금속층(IM)을 노출시키는 홀에 채워지고, 제2 상부 비아(TV2)는 제3 절연막(INS3)을 관통하여 중간 금속층(IM)을 노출시키는 홀에 채워진다. 제1 상부 비아(TV1)는 제1 콘택 비아(CV1) 상에 형성될 수 있고, 제2 상부 비아(TV2)는 제2 콘택 비아(CV2) 상에 형성될 수 있다. 제1 상부 비아(TV1)와 제2 상부 비아(TV2)는 금속 물질일 수 있다.
제3 절연막(INS3) 상에는 상부 금속층(TM)이 형성된다. 상부 금속층(TM)은 제1 상부 비아(TV1)와 제2 상부 비아(TV2)에 접속될 수 있다.
상부 금속층(TM) 상에는 패드(PAD)가 형성된다. 패드(PAD)는 금속 물질일 수 있다.
패드(PAD) 상에는 제k+1 출력 범프(OBk+1)가 형성된다. 제k+1 출력 범프(OBk+1)는 금속 물질일 수 있다. 제k+1 출력 범프(OBk+1)는 패드(PAD)를 통해 상부 금속층(TM)에 접속될 수 있다.
도 7b에서는 중간 금속층(IM)이 패터닝된 것을 제외하고는 도 7a에 도시된 바와 실질적으로 동일하다. 도 7b에서는 도 7a에 도시된 도면과 중복된 설명은 생략한다.
도 7b를 참조하면, 제2 절연막(INS2) 상에는 제1 중간 비아(IV1)와 접속되는 중간 금속층(IM)과 제2 중간 비아(IV2)와 접속되는 중간 금속층(IM)이 각각 형성된다. 즉, 제2 절연막(INS2) 상에는 복수의 중간 금속층(IM)들이 패터닝되어 형성되고, 복수의 중간 금속층(IM)들 상에는 제3 절연막(INS3)이 형성된다.
도 7c에서는 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)이 중간 금속층(IM)에서 형성된 것을 예시하였다. 도 7c에서는 도 7a에 도시된 도면과 중복된 설명은 생략한다.
도 7c를 참조하면, 제1 절연막(INS1) 상에는 제1 콘택 비아(CV1) 및 제2 콘택 비아(CV2)에 접속되는 하부 금속층(LM)과 제3 콘택 비아(CV3)에 접속되는 하부 금속층(LM)이 각각 형성된다. 즉, 제1 절연막(INS1) 상에는 복수의 하부 금속층(LM)들이 패터닝되어 형성된다. 하부 금속층(LM)은 제1 콘택 비아(CV1)를 통해 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나에 접속되고, 제2 콘택 비아(CV2)를 통해 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나에 접속되므로, 하부 금속층(LM)은 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점에 해당한다.
복수의 하부 금속층(LM)들 상에는 제2 절연막(INS2)이 형성된다. 제3 콘택 비아(CV3)에 접속되는 하부 금속층(LM)은 제3 중간 비아(IV3)에 접속된다. 제3 중간 비아(IV3)는 제2 절연막(INS2)을 관통하여 하부 금속층(LM)을 노출시키는 홀에 채워진다.
제2 절연막(INS2) 상에는 제1 중간 비아(IV1)와 접속되는 중간 금속층(IM)과 제2 중간 비아(IV2) 및 제3 중간 비아(IV3)와 접속되는 중간 금속층(IM)이 각각 형성된다. 즉, 제2 절연막(INS2) 상에는 복수의 중간 금속층(IM)들이 패터닝되어 형성된다. 중간 금속층(LM)은 제2 콘택 비아(CV2)를 통해 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나와 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나에 접속된 하부 금속층(LM), 및 제3 콘택 비아(CV3)를 통해 복수의 저항부들(R1, R2, R3) 중 어느 하나에 접속된 하부 금속층(LM)에 접속된다. 따라서, 중간 금속층(IM)은 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)에 해당한다. 복수의 중간 금속층(IM)들 상에는 제3 절연막(INS3)이 형성된다.
도 7d에서는 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)이 상부 금속층(TM)에서 형성된 것을 예시하였다. 도 7d에서는 도 7a에 도시된 도면과 중복된 설명은 생략한다.
도 7d를 참조하면, 제1 절연막(INS1) 상에는 제1 콘택 비아(CV1)에 접속되는 하부 금속층(LM), 제2 콘택 비아(CV2)에 접속되는 하부 금속층(LM), 및 제3 콘택 비아(CV3)에 접속되는 하부 금속층(LM)이 각각 형성된다. 즉, 제1 절연막(INS1) 상에는 복수의 하부 금속층(LM)들이 패터닝되어 형성된다.
복수의 하부 금속층(LM)들 상에는 제2 절연막(INS2)이 형성된다. 제3 콘택 비아(CV3)에 접속되는 하부 금속층(LM)은 제3 중간 비아(IV3)에 접속된다. 제3 중간 비아(IV3)는 제2 절연막(INS2)을 관통하여 하부 금속층(LM)을 노출시키는 홀에 채워진다.
제2 절연막(INS2) 상에는 제1 중간 비아(IV1)와 접속되는 중간 금속층(IM), 제2 중간 비아(IV2)와 접속되는 중간 금속층(IM), 및 제3 중간 비아(IV3)와 접속되는 중간 금속층(IM)이 각각 형성된다. 즉, 제2 절연막(INS2) 상에는 복수의 중간 금속층(IM)들이 패터닝되어 형성된다.
복수의 중간 금속층(IM)들 상에는 제3 절연막(INS3)이 형성된다. 제3 중간 비아(IV3)에 접속되는 중간 금속층(IM)은 제3 상부 비아(TV3)에 접속된다. 제3 상부 비아(TV3)는 제3 절연막(INS3)을 관통하여 중간 금속층(IM)을 노출시키는 홀에 채워진다.
제3 절연막(INS3) 상에는 상부 금속층(TM)이 형성된다. 상부 금속층(TM)은 제1 상부 비아(TV1), 제2 상부 비아(TV2), 및 제3 상부 비아(TV3)와 접속될 수 있다. 상부 금속층(TM)은 제1 상부 비아(TV1)를 통해 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나에 접속되고, 제2 상부 비아(TV2)를 통해 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나에 접속되며, 제3 상부 비아(TV3)를 통해 복수의 저항부들(R1, R2, R3) 중 어느 하나에 접속된다. 따라서, 상부 금속층(TM)은 도 5의 접점(CP)에 해당한다.
한편, 제k 출력 범프(OBk)가 제1-1 다이오드부(D11), 제2-1 다이오드부(D21), 및 제1 저항부(R1)에 접속되는 단면도는 제1 콘택 비아(CV1), 제1 중간 비아(IV1), 제1 상부 비아(TV1), 및 제1 비아(V1)가 제1-1 다이오드부(D11) 상에 형성되고, 제2 콘택 비아(CV2), 제2 중간 비아(IV2), 제2 상부 비아(TV2), 및 제2 비아(V2)가 제2-1 다이오드부(D21) 상에 형성되며, 제3 콘택 비아(CV3)가 제3 저항부(R3) 상에 형성되는 것을 제외하고는 도 7a 내지 도 7d와 실질적으로 동일하게 도시될 수 있다.. 따라서, 제k 출력 범프(OBk)가 제1-1 다이오드부(D11), 제2-1 다이오드부(D21), 및 제1 저항부(R1)에 접속되는 단면도는 생략한다.
도 8은 COF 방식의 경우 소스 드라이브 IC의 출력 패드부의 또 다른 예를 보여주는 평면도이다.
도 8에서는 설명의 편의를 위해 소스 드라이브 IC의 출력 패드부의 하나의 저항군(RG), 하나의 제1 다이오드군(D1G), 하나의 제2 다이오드군(D2G), 및 이들에 중첩되는 제k 및 제k+1 출력 범프들(OBk, OBk+1)만을 예시하였다. 하지만, 소스 드라이브 IC의 출력 패드부(OPA)는 복수의 저항군(RG)들, 복수의 제1 다이오드군(D1G)들, 복수의 제2 다이오드군(D2G)들, 및 복수의 출력 범프들(OB1~OBn)을 포함한다. 도 8에서는 도 6과 중복되는 설명은 생략한다.
도 8을 참조하면, 제k 출력 범프(OBk)는 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다. 제k 출력 범프(OBk)에 인접한 제k+1 출력 범프(OBk+1)는 제k 출력 범프(OBk)에 접속되지 않은 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 제k 출력 범프(OBk)에 접속되지 않은 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다.
특히, 제k 출력 범프(OBk)와 제k+1 출력 범프(OBk+1) 중 어느 하나는 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 두 개와 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 두 개에 접속될 수 있다. COF 방식에서는 소스 드라이브 IC(20)의 복수의 저항부들(R1, R2, R3)의 개수, 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 복수의 제2 다이오드부들(D21, D22, D23)의 개수가 출력 범프들의 개수보다 많다. 따라서, 제k 출력 범프(OBk)와 제k+1 출력 범프(OBk+1) 중 어느 하나가 하나의 저항부, 하나의 제1 다이오드부, 및 하나의 제2 다이오드부에 접속된다면, 나머지 하나는 적어도 두 개의 저항부들, 적어도 두 개의 제1 다이오드부들, 및 적어도 두 개의 제2 다이오드부들에 접속될 수 있다.
예를 들어, 도 8과 같이 제k+1 출력 범프(OBk+1)는 복수의 제1 다이오드부들(D11, D12, D13) 중 제1-2 다이오드부(D12) 및 제1-3 다이오드부(D13)와 접속되고, 복수의 제2 다이오드부들(D21, D22, D23) 중 제2-2 다이오드부(D22) 및 제2-3 다이오드부(D23)에 접속될 수 있다. 제k+1 출력 범프(OBk+1)는 제3 비아(V3)를 통해 제1-3 다이오드부(D13)에 접속되고, 제4 비아(V4)를 통해 제2-3 다이오드부(D23)에 접속되며, 제5 비아(V5)를 통해 제1-2 다이오드부(D12)에 접속되고, 제6 비아(V6)를 통해 제2-2 다이오드부(D22)에 접속될 수 있다.
도 9는 도 8의 Ⅱ-Ⅱ'의 일 예를 보여주는 단면도이다.
도 9에서는 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)이 하부 금속층(LM)에서 형성되는 것을 예시하였다.
도 9에 도시된 단면도는 제4 콘택 비아(CV4), 제3 중간 비아(IV3), 제3 상부 비아(TV3), 및 제5 비아(V5)가 제1-2 다이오드부(D12) 상에 추가로 더 형성되고, 제5 콘택 비아(CV5), 제4 중간 비아(IV4), 제4 상부 비아(TV4), 및 제4 비아(V4)가 제2-2 다이오드부(D22) 상에 형성되는 것을 제외하고는 도 7a에 도시된 바와 실질적으로 동일하다. 따라서, 도 9에 대한 자세한 설명은 생략한다.
또한, 도 8의 Ⅱ-Ⅱ'의 단면도는 도 9에 한정되지 않는다. 즉, 도 9에서는 중간 금속층(IM)이 제1 중간 비아(IV1)와 제2 중간 비아(IV2) 모두에 접속되는 것을 예시하였으나, 도 7c와 같이 제1 중간 비아(IV1)에 접속된 중간 금속층(IM)과 제2 중간 비아(IV2)에 접속된 중간 금속층(IM), 즉 복수의 중간 금속층(IM)들이 패터닝되어 형성될 수 있다. 또한, 도 9에서는 복수의 저항부들(R1, R2, R3) 중 어느 하나, 복수의 제1 다이오드부들(D11, D12, D13) 중 어느 하나, 및 복수의 제2 다이오드부들(D21, D22, D23) 중 어느 하나의 접점(CP)이 하부 금속층(LM)에서 형성되는 것을 중심으로 설명하였으나, 도 7c와 같이 상기 접점(CP)이 중간 금속층(IM)에서 형성되거나 도 7d와 같이 상기 접점(CP)이 상부 금속층(TM)에 형성될 수도 있다. 도 10은 본 명세서의 일 실시예에 따라 COG 방식으로 부착된 소스 드라이브 IC를 상세히 보여주는 예시도면이다.
도 10을 참조하면, 본 명세서의 일 실시예에 따라 COG 방식으로 제1 기판(11) 상에 직접 부착된 소스 드라이브 IC(20)는 입력 범프들(IB1~IBm, m은 2 이상의 양의 정수)을 갖는 입력 패드부(IPA), 출력 범프들(OB1~OBn, n은 2 이상의 양의 정수)을 갖는 출력 패드부(OPA), 및 더미 범프들(DB1~DBp, p는 2 이상의 양의 정수)을 각각 갖는 제1 및 제2 더미 패드부들(DPA1, DPA2)을 포함한다.
제1 및 제2 더미 패드부들(DPA1, DPA2) 각각에서는 제q 더미 범프(DBq, q는 1≤q≤p를 만족하는 양의 정수)에 접속된 정전기 보호 회로(Cesd)가 회로적으로 동작하지 않도록 구성될 수 있다. 예를 들어, 제q 더미 범프(DBq)에 접속된 정전기 보호 회로(Cesd)의 제1 더미 다이오드와 제2 더미 다이오드 각각의 애노드와 캐소드는 플로팅되거나 제1 더미 다이오드와 제2 더미 다이오드 각각의 애노드와 캐소드에는 동일한 전압이 인가될 수 있다. 또한, 제q 더미 범프(DBq)에 접속된 정전기 보호 회로(Cesd)의 더미 저항은 접점(CP)에 연결되지 않을 수 있다.
소스 드라이브 IC(20)에 입력되는 입력 신호들의 개수에 비해, 소스 드라이브 IC(20)가 출력하는 출력 신호들의 개수가 많으므로, 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)의 개수는 입력 범프들(IB1~IBm)의 개수보다 많다. 이로 인해, 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)이 배치되는 면적이 입력 범프들(IB1~IBm)이 배치되는 면적보다 더 넓다. 또한, 소스 드라이브 IC(20)의 각 입력 범프의 피치(P1)는 각 출력 범프의 피치(P3)보다 클 수 있다.
또한, COG 방식에서 소스 드라이브 IC(20)의 출력 범프들(OB1~OBm)을 소스 드라이브 IC(20)의 상하측이 아닌 좌우측에 배치한다면, 소스 드라이브 IC(20)에 연결되는 제1 기판(11)의 배선들이 소스 드라이브 IC(20)에 연결되지 않는 배선들과 간섭된다. 이에 따라, 도 10과 같이 소스 드라이브 IC(20)의 입력 패드부(IPA)의 입력 범프들(IB1~IBm)은 소스 드라이브 IC(20)의 제1 측(S1) 중앙에 배치되고, 출력 패드부(OPA)의 출력 범프들(OB1~OBn)은 소스 드라이브 IC(20)의 제1 측(S1)과 마주보는 제2 측(S2)에 배치되며, 제1 및 제2 더미 패드부들(DPA1, DPA2) 각각의 더미 범프들(DB1~DBm)은 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제1 측(S1)의 일 단과 제2 측(S2)의 일 단을 연결하는 제3 측(S3), 및 제1 측(S1)의 타 단과 제2 측(S2)의 타 단을 연결하는 제4 측(S4)에 배치될 수 있다. 도 10에서는 소스 드라이브 IC(20)의 제1 측(S1), 제2 측(S2), 제3 측(S3), 및 제4 측(S4)이 각각 상측, 하측, 좌측, 및 우측인 것을 예시하였다.
도 4와 같이 COF 방식에서는 소스 드라이브 IC(20)의 출력 패드부(OPA)의 출력 범프들이 소스 드라이브 IC(20)의 좌우측에 해당하는 제3 측(S3)과 제4 측(S4)뿐만 아니라 입력 패드부(IPA)의 입력 범프들(IB1~IBm)이 배치되는 제1 측(S1)의 양 가장자리들에도 배치될 수 있다. 이로 인해, COF 방식에서는 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 범프들을 출력 범프들로 형성한다.
이에 비해, 도 10과 같이 COG 방식에서는 출력 패드부(OPA)의 출력 범프들이 소스 드라이브 IC(20)의 제2 측(S2)에만 배치될 수 있다. 이로 인해, COG 방식에서는 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 범프들을 더미 범프들(DB1~DBp)로 형성한다. 소스 드라이브 IC(20)의 각 더미 범프의 피치(P4)는 각 출력 범프의 피치(P3)와 실질적으로 동일할 수 있다.
이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 소스 드라이브 IC(20)가 COF 방식으로 부착되는지 COG 방식으로 부착되는지에 따라 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 각 범프를 출력 범프와 더미 범프 중 어느 하나로 형성한다. 즉, 본 명세서의 일 실시예는 COF 방식인지 COG 방식인지에 따라 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 각 범프의 설계만 변경하면 된다. 따라서, 본 명세서의 일 실시예는 COF 방식과 COG 방식 모두에 사용할 수 있는 소스 드라이브 IC(20)를 제공할 수 있다.
도 11은 COG 방식의 경우 소스 드라이브 IC의 출력 패드부의 일 예를 보여주는 평면도이다.
도 11에서는 설명의 편의를 위해 소스 드라이브 IC(20)의 출력 패드부(OPA)의 하나의 저항군(RG), 하나의 제1 다이오드군(D1G), 하나의 제2 다이오드군(D2G), 및 이들에 중첩되는 제k, 제k+1, 및 제k+2 출력 범프들(OBk, OBk+1, OBk+2)만을 예시하였다. 하지만, 소스 드라이브 IC(20)의 출력 패드부(OPA)는 복수의 저항군(RG)들, 복수의 제1 다이오드군(D1G)들, 복수의 제2 다이오드군(D2G)들, 및 복수의 출력 범프들(OB1~OBn)을 포함한다.
도 11에 도시된 코어부(CA), 저항군(RG)의 복수의 저항부들(R1, R2, R3), 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13), 제2 다이오드군(D2G)의 복수의 제2 다이오드부들(D21, D22, D23)은 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
또한, COG 방식에서는 소스 드라이브 IC(20)의 저항군(RG)의 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 제2 다이오드군(D2G)의 제2 다이오드부들(D21, D22, D23)의 개수가 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1)의 개수와 동일하거나 많을 수 있다. 하지만, 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 제2 다이오드군(D2G)의 제2 다이오드부들(D21, D22, D23)의 개수가 많아질수록 출력 패드부(OPA)의 제2 방향(Y축 방향)의 폭(W1)이 넓어질 수 있다. 따라서, 출력 패드부(OPA)의 제2 방향(Y축 방향)의 폭(W1)을 고려한다면, COG 방식에서는 소스 드라이브 IC(20)의 저항군(RG)의 복수의 저항부들(R1, R2, R3)의 개수, 제1 다이오드군(D1G)의 복수의 제1 다이오드부들(D11, D12, D13)의 개수, 및 제2 다이오드군(D2G)의 제2 다이오드부들(D21, D22, D23)의 개수가 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1)의 개수와 동일한 것이 바람직하다.
또한, 도 5와 같이 COF 방식에서는 소스 드라이브 IC(20)의 출력 범프들(OB1~OBn)이 제2 측(S2)뿐만 아니라, 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에도 배치됨에 비해, COG 방식에서는 제2 측(S2)에만 배치된다. 즉, 동일한 개수의 출력 범프들(OB1~OBn)이 COG 방식에서는 COF 방식에서보다 더 좁은 면적에 배치된다. 이로 인해, 도 10과 같이 COG 방식에서는 소스 드라이브 IC(20)의 각 출력 범프의 피치(P4)는 도 4와 같이 COF 방식으로 부착된 소스 드라이브 IC(20)의 각 출력 범프의 피치(P2)보다 작다. 이에 따라, 도 11과 같이 COG 방식의 소스 드라이브 IC(20)의 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1, OBk+2)의 개수가 도 6과 같이 COF 방식의 소스 드라이브 IC(20)의 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩된 출력 범프들(OBk, OBk+1)의 개수보다 많다.
또한, 도 11에서는 저항군(RG)이 3 개의 저항부들(R1, R2, R3)을 포함하고, 제1 다이오드군(D1G)이 3 개의 제1 다이오드부들(D11, D12, D13)을 포함하며, 제2 다이오드군(D2G)이 3 개의 제2 다이오드부들(D21, D22, D23)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 또한, 도 11에서는 3 개의 출력 범프들(OBk, OBk+1, OBk+2)이 저항군(RG), 제1 다이오드군(D1G), 및 제2 다이오드군(D2G)에 중첩되는 것을 예시하였으나, 이에 한정되지 않는다.
제k 출력 범프(OBk)는 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다. 제k 출력 범프(OBk)에 인접한 제k+1 출력 범프(OBk+1)는 제k 출력 범프(OBk)에 접속되지 않은 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 제k 출력 범프(OBk)에 접속되지 않은 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다. 제k+1 출력 범프(OBk+1)에 인접한 제k+2 출력 범프(OBk+2)는 제k 출력 범프(OBk)와 제k+1 출력 범프(OBk+1)에 접속되지 않은 복수의 제1 다이오드부들(D11, D12, D13) 중 적어도 어느 하나와 제k 출력 범프(OBk)와 제k+1 출력 범프(OBk+1)에 접속되지 않은 복수의 제2 다이오드부들(D21, D22, D23) 중 적어도 어느 하나에 접속된다.
예를 들어, 도 11과 같이 제k 출력 범프(OBk)는 제1-1 다이오드부(D11)와 제2-1 다이오드부(D21)에 접속될 수 있다. 제k 출력 범프(OBk)는 제1 비아(V1)를 통해 제1-1 다이오드부(D11)에 접속되고, 제2 비아(V2)를 통해 제2-1 다이오드부(D21)에 접속될 수 있다. 또한, 제k+1 출력 범프(OBk+1)는 제1-2 다이오드부(D12)와 제2-2 다이오드부(D22)에 접속될 수 있다. 제k+1 출력 범프(OBk+1)는 제3 비아(V3)를 통해 제1-2 다이오드부(D12)에 접속되고, 제4 비아(V4)를 통해 제2-2 다이오드부(D22)에 접속될 수 있다. 또한, 제k+2 출력 범프(OBk+2)는 제1-3 다이오드부(D13)와 제2-3 다이오드부(D23)에 접속될 수 있다. 제k+2 출력 범프(OBk+2)는 제5 비아(V5)를 통해 제1-3 다이오드부(D13)에 접속되고, 제6 비아(V6)를 통해 제2-3 다이오드부(D23)에 접속될 수 있다.
복수의 제1 다이오드부들(D11, D12, D13) 각각 및 복수의 제2 다이오드부들(D21, D22, D23) 각각은 제1 방향(X축 방향)으로 길게 형성될 수 있으며, 이 경우 제k 출력 범프(OBk), 제k+1 출력 범프(OBk+1), 및 제k+2 출력 범프(OBk+2) 각각은 제2 방향(Y축 방향)으로 길게 형성될 수 있다.
한편, 도 11에 도시된 Ⅲ-Ⅲ'의 단면도는 도 7a 내지 도 7d, 및 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
도 12는 COG 방식의 경우 소스 드라이브 IC의 제1 더미 패드부의 일 예를 보여주는 평면도이다.
도 12에서는 설명의 편의를 위해 소스 드라이브 IC의 제1 더미 패드부(DPA1) 의 하나의 더미 저항군(DRG), 하나의 제1 더미 다이오드군(DD1G), 하나의 제2 더미 다이오드군(DD2G), 및 이들에 중첩되는 제q 더미 범프(DBq), 제q+1 더미 범프(DBq+1), 및 제q+2 더미 범프(DBq+2)만을 예시하였다. 하지만, 소스 드라이브 IC(20)의 제1 더미 패드부(DPA1)는 복수의 더미 저항군(DRG)들, 복수의 제1 더미 다이오드군(D1G)들, 복수의 제2 더미 다이오드군(D2G)들, 및 복수의 더미 범프들(DB1~DBp)을 포함할 수 있다.
더미 저항군(DRG)의 복수의 더미 저항부들(DR1, DR2, DR3) 각각에는 더미 저항이 형성될 수 있다. 또한, 제1 더미 다이오드군(DD1G)의 복수의 제1 더미 다이오드부들(DD11, DD12, DD13)과 제2 더미 다이오드군(DD2G)의 복수의 제2 더미 다이오드부들(DD21, DD22, DD23) 각각에는 더미 다이오드가 형성될 수 있다. 더미 저항과 더미 다이오드는 회로적으로 동작하지 않는 구성일 수 있다. 예를 들어, 더미 다이오드의 애노드와 캐소드는 플로팅되거나 더미 다이오드의 애노드와 캐소드에는 동일한 전압이 인가될 수 있다. 또한, 더미 저항은 접점(CP)에 더미 다이오드에 연결되지 않을 수 있다.도 12에 도시된 코어부(CA), 더미 저항군(DRG)의 복수의 더미 저항부들(DR1, DR2, DR3), 제1 더미 다이오드군(DD1G)의 복수의 제1 더미 다이오드부들(DD11, DD12, DD13), 제2 더미 다이오드군(DD2G)의 복수의 제2 더미 다이오드부들(DD21, DD22, DD23)은 도 6을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.
또한, COG 방식에서는 소스 드라이브 IC(20)의 더미 저항군(DRG)의 복수의 저항부들(DR1, DR2, DR3)의 개수, 제1 더미 다이오드군(DD1G)의 복수의 제1 더미 다이오드부들(DD11, DD12, DD13)의 개수, 및 제2 더미 다이오드군(DD2G)의 제2 더미 다이오드부들(DD21, DD22, DD23)의 개수가 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 더미 범프들(DBq, DBq+1, DBq+2)의 개수와 동일하거나 많을 수 있다. 하지만, 복수의 더미 저항부들(DR1, DR2, DR3)의 개수, 제1 더미 다이오드군(DD1G)의 복수의 제1 더미 다이오드부들(DD11, DD12, DD13)의 개수, 및 제2 더미 다이오드군(DD2G)의 제2 더미 다이오드부들(DD21, DD22, DD23)의 개수가 많아질수록 제1 더미 패드부(DPA1)의 제2 방향(Y축 방향)의 폭(W2)이 넓어질 수 있다. 따라서, 제1 더미 패드부(DPA1)의 제2 방향(Y축 방향)의 폭(W2)을 고려한다면, COG 방식에서는 소스 드라이브 IC(20)의 더미 저항군(DRG)의 복수의 더미 저항부들(DR1, DR2, DR3)의 개수, 제1 더미 다이오드군(DD1G)의 복수의 제1 더미 다이오드부들(DD11, DD12, DD13)의 개수, 및 제2 더미 다이오드군(DD2G)의 제2 더미 다이오드부들(DD21, DD22, DD23)의 개수가 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 더미 범프들(DBq, DBq+1, DBq+2)의 개수와 동일한 것이 바람직하다.
또한, 도 10과 같이 COG 방식에서는 소스 드라이브 IC(20)의 각 출력 범프의 피치(P4)가 도 6과 같이 COF 방식으로 부착된 소스 드라이브 IC(20)의 각 출력 범프의 피치(P2)보다 작다. 또한, 도 10과 같이 COG 방식에서는 소스 드라이브 IC(20)의 각 출력 범프의 피치(P4)가 각 더미 범프의 피치(P4)와 실질적으로 동일하다. 이로 인해, 도 12와 같이 COG 방식의 소스 드라이브 IC(20)의 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 더미 범프들(DBq, DBq+1, DBq+2)의 개수가 COF 방식의 소스 드라이브 IC(20)의 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 출력 범프들(OBk, OBk+1)의 개수보다 많다. 또한, COG 방식에서 소스 드라이브 IC(20)의 소스 드라이브 IC(20)의 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 출력 범프들(OBk, OBk+1, OBk+2)의 개수가 소스 드라이브 IC(20)의 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩된 더미 범프들(DBq, DBq+1, DBq+2)의 개수와 동일하다.
또한, 도 12에서는 더미 저항군(DRG)이 3 개의 더미 저항부들(DR1, DR2, DR3)을 포함하고, 제1 더미 다이오드군(DD1G)이 3 개의 제1 더미 다이오드들(DD11, DD12, DD13)을 포함하며, 제2 더미 다이오드군(D2G)이 3 개의 더미 다이오드들(DD21, DD22, DD23)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 또한, 도 12에서는 3 개의 더미 범프들(DBq, DBq+1, DBq+2)이 더미 저항군(DRG), 제1 더미 다이오드군(DD1G), 및 제2 더미 다이오드군(DD2G)에 중첩되는 것을 예시하였으나, 이에 한정되지 않는다.
제q 더미 범프(DBq), 제q+1 더미 범프(DBq+1), 및 제q+2 더미 범프(DBq+2) 각각은 더미 저항군(DRG)의 복수의 더미 저항부들(DR1, DR2, DR3), 제1 더미 다이오드군(DD1G)의 제1 더미 다이오드부들(DD11, DD12, DD13), 및 제2 더미 다이오드군(DD2G)의 제2 더미 다이오드부들(DD21, DD22, DD23) 중 어느 것에도 접속되지 않는다.
복수의 제1 더미 다이오드부들(DD11, DD12, DD13) 각각 및 복수의 제2 더미 다이오드부들(DD21, DD22, DD23) 각각은 제1 방향(X축 방향)으로 길게 형성될 수 있으며, 이 경우 제q 더미 범프(DBq), 제q+1 더미 범프(DBq+1), 및 제q+2 더미 범프(DBq+2) 각각은 제2 방향(Y축 방향)으로 길게 형성될 수 있다.
한편, 제2 더미 패드부(DPA2) 역시 도 12에 도시된 바와 실질적으로 동일하게 형성되므로, 이에 대한 자세한 설명은 생략한다.
또한, 도 12에 도시된 Ⅳ-Ⅳ'의 단면도는 도 7a 내지 도 7d, 및 도 9를 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 명세서의 일 실시예는 소스 드라이브 IC(20)가 COF 방식으로 부착되는지 COG 방식으로 부착되는지에 따라 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 각 범프를 출력 범프와 더미 범프 중 어느 하나로 형성한다. 즉, 본 명세서의 일 실시예는 COF 방식인지 COG 방식인지에 따라 소스 드라이브 IC(20)의 제1 측(S1)의 양 가장자리들, 제3 측(S3), 및 제4 측(S4)에 배치된 각 범프의 설계만 변경하면 된다. 따라서, 본 명세서의 일 실시예는 COF 방식과 COG 방식 모두에 사용할 수 있는 소스 드라이브 IC(20)를 제공할 수 있다. 따라서, 본 명세서의 일 실시예는 COF 방식과 COG 방식 모두에 사용할 수 있는 소스 드라이브 IC를 제공할 수 있다.
또한, 본 명세서의 일 실시예에서는 설명의 편의를 위해 COF 방식과 COG 방식에 따른 소스 드라이브 IC(20)를 중심으로 설명하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 본 명세서의 일 실시예에 따른 소스 드라이브 IC(20)에 대한 설명은 본 명세서의 일 실시예에 따른 게이트 드라이브 IC(30)에도 당업자가 변경 가능한 범위 내에서 변경하여 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 20: 소스 드라이브 IC
30: 게이트 드라이브 IC 50: 타이밍 제어부
60: 전원 공급부 70: 회로보드
80: 소스 연성필름 90: 게이트 연성필름
IPA: 입력 패드부 IP1~IPm: 입력 범프들
OPA: 출력 패드부 OB1~OBn: 출력 범프들
DPA1: 제1 더미 패드부 DPA2: 제2 더미 패드부
DB1~DBp: 더미 범프들 D1: 제1 다이오드
D2: 제2 다이오드 Resd: 저항
Cesd: 정전기 보호 회로 CA: 코어부
RG: 저항군 R1: 제1 저항부
R2: 제2 저항부 R3: 제3 저항부
D1G: 제1 다이오드군 D11: 제1-1 다이오드부
D12: 제1-2 다이오드부 D13: 제1-3 다이오드부
D2G: 제2 다이오드군 D21: 제2-1 다이오드부
D22: 제2-2 다이오드부 D23: 제2-3 다이오드부
LM: 하부 금속층 IM: 중간 금속층
TM: 상부 금속층 CV1: 제1 콘택 비아
CV2: 제2 콘택 비아 CV3: 제3 콘택 비아
IV1: 제1 중간 비아 IV2: 제2 중간 비아
TV1: 제1 상부 비아 TV2: 제2 상부 비아
V1: 제1 비아 V2: 제2 비아
V3: 제3 비아 V4: 제4 비아
V5: 제5 비아 V6: 제6 비아
INS1: 제1 절연막 INS2: 제2 절연막
INS3: 제3 절연막 INS4: 제4 절연막

Claims (20)

  1. 입력 범프들을 포함하는 입력 패드부; 및
    복수의 제1 다이오드부들, 복수의 제2 다이오드부들, 및 복수의 출력 범프들을 포함하는 출력 패드부를 구비하고,
    상기 복수의 출력 범프들 중 적어도 두 개의 출력 범프들은 상기 복수의 제1 다이오드부들과 상기 복수의 제2 다이오드부들에 중첩되며,
    상기 적어도 두 개의 출력 범프들 중 제1 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 어느 하나와 상기 복수의 제2 다이오드부들 중 적어도 어느 하나에 접속되고,
    상기 적어도 두 개의 출력 범프들 중 제2 출력 범프는 상기 제1 출력 범프에 접속되지 않은 제1 다이오드부들 중 적어도 어느 하나와 상기 제1 출력 범프에 접속되지 않은 제2 다이오드부들 중 적어도 어느 하나에 접속되는 것을 특징으로 하는 드라이브 IC.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 출력 범프 또는 상기 제2 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 두 개와 상기 복수의 제2 다이오드부들 중 적어도 두 개에 접속되는 것을 특징으로 하는 드라이브 IC.
  4. 제 1 항에 있어서,
    각 출력 범프의 피치는 각 입력 범프의 피치보다 작은 것을 특징으로 하는 드라이브 IC.
  5. 제 1 항에 있어서,
    상기 복수의 제1 다이오드부들의 개수와 상기 복수의 제2 다이오드부들의 개수는 상기 복수의 제1 다이오드부들 및 상기 복수의 제2 다이오드부들과 중첩된 출력 범프들의 개수보다 많은 것을 특징으로 하는 드라이브 IC.
  6. 제 1 항에 있어서,
    상기 복수의 제1 다이오드부들 각각과 상기 복수의 제2 다이오드부들 각각은 제1 방향으로 길게 형성되고, 상기 출력 범프들 각각은 상기 제1 방향과 교차되는 제2 방향으로 길게 형성되는 것을 특징으로 하는 드라이브 IC.
  7. 제 1 항에 있어서,
    상기 입력 패드부는 상기 드라이브 IC의 제1 측에 배치되고,
    상기 출력 패드부는 상기 드라이브 IC의 제1 측과 마주보는 제2 측, 상기 제1 측의 일 단과 제2 측의 일 단을 연결하는 제3 측, 상기 제1 측의 타 단과 상기 제2 측의 타단을 연결하는 제4 측에 배치되는 것을 특징으로 하는 드라이브 IC.
  8. 제 1 항에 있어서,
    상기 출력 패드부는 복수의 저항부들을 더 포함하고,
    상기 제1 출력 범프는 상기 복수의 저항부들 중 어느 하나에 접속되는 것을 특징으로 하는 드라이브 IC.
  9. 제 1 항에 있어서,
    복수의 제1 더미 다이오드부들, 복수의 제2 더미 다이오드부들, 및 복수의 더미 범프들을 포함하는 더미 패드부를 더 구비하는 드라이브 IC.
  10. 제 9 항에 있어서,
    상기 더미 범프들 중 제1 더미 범프는 상기 복수의 제1 더미 다이오드부들과 상기 복수의 제2 더미 다이오드부들에 중첩되고, 상기 복수의 제1 더미 다이오드부들 중 어느 하나와 상기 복수의 제2 더미 다이오드부들 중 어느 하나에 접속되는 것을 특징으로 하는 드라이브 IC.
  11. 제 9 항에 있어서,
    각 더미 범프의 피치는 각 출력 범프의 피치와 동일한 것을 특징으로 하는 드라이브 IC.
  12. 제 9 항에 있어서,
    각 더미 범프의 피치는 각 입력 범프의 피치보다 작은 것을 특징으로 하는 드라이브 IC.
  13. 제 9 항에 있어서,
    상기 복수의 제1 다이오드부들의 개수와 상기 복수의 제2 다이오드부들의 개수는 상기 복수의 제1 다이오드부들 및 상기 복수의 제2 다이오드부들과 중첩된 출력 범프들의 개수와 동일한 것을 특징으로 하는 드라이브 IC.
  14. 제 9 항에 있어서,
    상기 입력 패드부는 상기 드라이브 IC의 제1 측에 배치되고,
    상기 출력 패드부는 상기 드라이브 IC의 제1 측과 마주보는 제2 측에 배치되며,
    상기 더미 패드부는 상기 드라이브 IC의 상기 제1 측의 일 단과 제2 측의 일 단을 연결하는 제3 측, 상기 제1 측의 타 단과 상기 제2 측의 타단을 연결하는 제4 측에 배치되는 것을 특징으로 하는 드라이브 IC.
  15. 제 9 항에 있어서,
    상기 복수의 제1 더미 다이오드부들 각각과 상기 복수의 제2 더미 다이오드부들 각각은 제1 방향으로 길게 형성되고, 상기 더미 범프들 각각은 상기 제1 방향과 교차되는 제2 방향으로 길게 형성되는 것을 특징으로 하는 드라이브 IC.
  16. 제 9 항에 있어서,
    상기 더미 패드부는 복수의 더미 저항부들을 더 포함하고,
    제1 더미 범프는 상기 복수의 더미 저항부들 중 어느 하나에 접속되는 것을 특징으로 하는 드라이브 IC.
  17. 하부 기판;
    상기 하부 기판 상에 형성된 게이트 라인들과 데이터 라인들; 및
    상기 게이트 라인들 또는 상기 데이터 라인들에 전기적으로 접속되는 드라이브 IC를 구비하고,
    상기 드라이브 IC는,
    입력 범프들을 포함하는 입력 패드부; 및
    복수의 제1 다이오드부들, 복수의 제2 다이오드부들, 및 복수의 출력 범프들을 포함하는 출력 패드부를 구비하고,
    상기 출력 범프들 중 제1 출력 범프는 상기 복수의 제1 다이오드부들과 상기 복수의 제2 다이오드부들에 중첩되며,
    상기 제1 출력 범프는 상기 복수의 제1 다이오드부들 중 적어도 어느 하나와 상기 복수의 제2 다이오드부들 중 적어도 어느 하나에 접속되고,
    상기 적어도 두 개의 출력 범프들 중 제2 출력 범프는 상기 제1 출력 범프에 접속되지 않은 제1 다이오드부들 중 적어도 어느 하나와 상기 제1 출력 범프에 접속되지 않은 제2 다이오드부들 중 적어도 어느 하나에 접속되는 것을 특징으로 하는 표시장치.
  18. 제 17 항에 있어서,
    상기 드라이브 IC가 실장되는 연성 필름을 더 구비하고,
    상기 연성 필름은 상기 하부 기판 상에 형성된 패드부 상에 부착되는 것을 특징으로 하는 표시장치.
  19. 제 17 항에 있어서,
    복수의 제1 더미 다이오드부들, 복수의 제2 더미 다이오드부들, 및 복수의 더미 범프들을 포함하는 더미 패드부를 더 구비하는 표시장치.
  20. 제 19 항에 있어서,
    상기 드라이브 IC는 상기 하부 기판 상에 형성된 패드부 상에 부착되는 것을 특징으로 하는 표시장치.
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